CN108538256B - 移位寄存单元及其驱动方法、扫描驱动电路和显示装置 - Google Patents

移位寄存单元及其驱动方法、扫描驱动电路和显示装置 Download PDF

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Abstract

本发明提供一种移位寄存单元及其驱动方法、扫描驱动电路和显示装置，涉及显示技术领域。该移位寄存单元中，第一节点控制模块根据输入信号、第一时钟信号、第二时钟信号、第一信号和第二节点的电平，控制第一节点的电平，第二节点控制模块根据输入信号、低电平信号、高电平信号和第一节点的电平，控制第二节点的电平，第二节点控制模块包括的第一晶体管的控制端电连接输入信号端，第一端电连接低电平信号端，第二端电连接第二节点，输出控制模块根据第一节点的电平、第二节点的电平、第二时钟信号和高电平信号，提供扫描信号至扫描信号输出端。本发明的技术方案能够在不额外设置常开晶体管的同时，保护第一晶体管，防止第一晶体管击穿。

Description

移位寄存单元及其驱动方法、扫描驱动电路和显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种移位寄存单元及其驱动方法、扫描驱动电路和显示装置。
背景技术
随着平面显示器技术的蓬勃发展，有机发光显示装置(Organic Light EmittingDisplay，简称OLED)由于其具有自发光、高亮度、广视角、快速反应等优良特性，应用越来越广泛。
为驱动有机发光显示装置中的有机发光器件发光，有机发光显示面板包括扫描驱动电路，在OLED面板的设计制造中，如何设计出结构简单且运行稳定的扫描驱动电路，是提高面板可靠性和生产良率不可忽略的因素，也是业内当前所面临的重要技术难题。
发明内容
本发明实施例提供一种移位寄存单元及其驱动方法、扫描驱动电路和显示装置，可以在不额外设置常开晶体管的同时，保护第一晶体管，防止第一晶体管击穿。
第一方面，本发明实施例提供一种移位寄存单元，所述移位寄存单元包括：
第一节点控制模块，电连接输入信号端、第一时钟信号端、第二时钟信号端、第一信号端和第二节点，用于根据输入信号、第一时钟信号、第二时钟信号、第一信号和第二节点的电平，控制第一节点的电平；
第二节点控制模块，电连接所述输入信号端、低电平信号端、所述高电平信号端和所述第一节点，用于根据所述输入信号、低电平信号、高电平信号和所述第一节点的电平，控制所述第二节点的电平，其中，所述第二节点控制模块包括第一晶体管，所述第一晶体管的控制端电连接所述输入信号端，第一端电连接所述低电平信号端，第二端电连接所述第二节点；
输出控制模块，电连接所述第二时钟信号端、所述高电平信号端、扫描信号输出端、所述第一节点和所述第二节点，用于根据所述第一节点的电平、所述第二节点的电平、所述第二时钟信号和所述高电平信号，提供扫描信号至所述扫描信号输出端。
第二方面，本发明实施例提供一种扫描驱动电路，所述扫描驱动电路包括：第一信号线、第二信号线和级联的多级移位寄存单元，每级所述移位寄存单元为以上任一项所述的移位寄存单元；其中，
各奇数级移位寄存单元的第一时钟信号端、以及各偶数级移位寄存单元的第二时钟信号端均电连接至所述第一信号线；
各奇数级移位寄存单元的第二时钟信号端、以及各偶数级移位寄存单元的第一时钟信号端均电连接所述第二信号线。
第三方面，本发明实施例提供一种显示装置，所述显示装置包括以上任一项所述的扫描驱动电路。
第四方面，本发明实施例提供一种移位寄存单元的驱动方法，适用于以上任一项所述的移位寄存单元，所述移位寄存单元的驱动方法包括：
第一阶段，所述输入信号端提供的输入信号为低电平、所述第一时钟信号端提供的第一时钟信号为低电平、所述第二时钟信号端提供的第二时钟信号为高电平、所述第一信号端提供的第一信号为高电平，所述第一节点控制模块提供高电平至所述第一节点，且所述第二节点控制模块中的所述第一晶体管导通，提供低电平至所述第二节点，所述输出控制模块提供高电平的扫描信号至所述扫描信号输出端；
第二阶段，所述输入信号端提供的输入信号为高电平、所述第一时钟信号端提供的第一时钟信号为高电平、所述第二时钟信号端提供的第二时钟信号为低电平、所述第一信号端提供的第一信号为高电平或低电平，所述第一节点控制模块提供高电平至所述第一节点，且所述第二节点控制模块维持所述第二节点在第一阶段的低电平状态，所述输出控制模块提供低电平的扫描信号至所述扫描信号输出端；
第三阶段，所述输入信号端提供的输入信号为高电平、所述第一时钟信号端提供的第一时钟信号为低电平、所述第二时钟信号端提供的第二时钟信号为高电平、所述第一信号端提供的第一信号为高电平，所述第一节点控制模块提供低电平至所述第一节点，且所述第二节点控制模块提供高电平至所述第二节点，所述输出控制模块提供高电平的扫描信号至所述扫描信号输出端；
第四阶段，所述输入信号端提供的输入信号为高电平、所述第一时钟信号端提供的第一时钟信号为高电平、所述第二时钟信号端提供的第二时钟信号为低电平、所述第一信号端提供的第一信号为高电平，所述第一节点控制模块维持所述第一节点在第三阶段的低电平状态，且所述第二节点控制模块维持所述第二节点在第三阶段的高电平状态，所述输出控制模块提供高电平的扫描信号至所述扫描信号输出端。
本发明实施例提供一种移位寄存单元及其驱动方法、扫描驱动电路和显示装置，其中，移位寄存单元包括第一节点控制模块、第二节点控制模块和输出控制模块，第一节点控制模块根据输入信号、第一时钟信号、第二时钟信号、第一信号和第二节点的电平，控制第一节点的电平，第二节点控制模块根据输入信号、低电平信号、高电平信号和第一节点的电平，控制第二节点的电平，输出控制模块根据第一节点的电平、第二节点的电平、第二时钟信号和高电平信号，提供扫描信号至扫描信号输出端。由于第二节点控制模块包括第一晶体管，第一晶体管的控制端电连接输入信号端，第一端电连接低电平信号端，第二端电连接第二节点，从而使得第一晶体管的第一端和第二端之间的跨压为第二节点的电平与低电平信号的低电平之间的差值，且低电平信号的低电平恒定，即使第二节点的电平为很低的低电平，也不会使得该差值过大，从而可以在不额外设置常开晶体管的同时，保护第一晶体管，防止第一晶体管击穿，极大地提升驱动电路的稳定性，并有助于简化移位寄存单元的电路结构，降低工艺难度。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术提供的移位寄存单元的电路结构图；
图2为现有技术提供的移位寄存单元的工作时序仿真图；
图3为本发明实施例提供的一种移位寄存单元的电路结构图；
图4为本发明实施例提供的又一种移位寄存单元的电路结构图；
图5为本发明实施例提供的图3和图4中的移位寄存单元的工作时序图；
图6为本发明实施例提供的扫描驱动电路的示意图；
图7为本发明实施例提供的扫描驱动电路的工作时序图；
图8为本发明实施例提供的显示装置的示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
现有技术提供了一种移位寄存单元，如图1所示，图1为现有技术提供的移位寄存单元的电路结构图，该移位寄存单元包括晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、电容C1、电容C2和电容C3，各晶体管和电容具有如图1所示的电连接关系，且各晶体管均为PMOS晶体管，在控制端为低电平时导通，控制端为高电平时截止。其中，晶体管T7的控制端电连接低电平信号输入端VGL，晶体管T7为常开晶体管(即晶体管T7一直处于导通状态)。
如图2所示，图2为现有技术提供的移位寄存单元的工作时序仿真图，该移位寄存单元的工作过程包括以下几个阶段：
在阶段P1，输入信号端IN提供的输入信号为低电平，第一时钟信号端CK提供的第一时钟信号为低电平，第二时钟信号端XCK提供的第二时钟信号为高电平，由输入信号控制的晶体管T2导通，高电平信号到达节点N3，节点N3为高电平，晶体管T3截止，由第一时钟信号控制的晶体管T4和晶体管T6导通，节点N5为低电平，晶体管T5导通，高电平信号到达节点N2，节点N2为高电平，节点N2的高电平经晶体管T4到达节点N4，节点N4为高电平，输入信号经晶体管T6和晶体管T7到达节点N1，节点N1为低电平，由第二时钟信号控制的晶体管T1截止，节点N1的低电平使晶体管T8导通，节点N2的高电平使晶体管T9截止，扫描信号输出端OUT输出第二时钟信号的高电平。
在阶段P2，输入信号端IN提供的输入信号为高电平，第一时钟信号端CK提供的第一时钟信号为高电平，第二时钟信号端XCK提供的第二时钟信号为低电平，由输入信号控制的晶体管T2截止，由第一时钟信号控制的晶体管T4和晶体管T6截止，由第二时钟信号控制的晶体管T1导通，低电平信号到达节点N3，节点N3为低电平，晶体管T3导通，低电平信号到达节点N4，节点N4为低电平，电容C3使节点N1维持阶段P1的低电平，节点N1的低电平经晶体管T7到达节点N5，节点N5为低电平，晶体管T5导通，高电平信号到达节点N2，节点N2为高电平，节点N1的低电平使晶体管T8导通，节点N2的高电平使晶体管T9截止，扫描信号输出端OUT输出第二时钟信号的低电平，扫描信号输出端OUT通过电容C3的耦合，进一步拉低节点N1的低电平。
在阶段P3，输入信号端IN提供的输入信号为高电平，第一时钟信号端CK提供的第一时钟信号为低电平，第二时钟信号端XCK提供的第二时钟信号为高电平，由输入信号控制的晶体管T2截止，由第一时钟信号控制的晶体管T4和晶体管T6导通，输入信号到达节点N5，节点N5为高电平，晶体管T5截止，节点N5的高电平经晶体管T7到达节点N1，节点N1为高电平，由第二时钟信号控制的晶体管T1截止，电容C1使节点N3维持阶段P2的低电平，晶体管T3导通，低电平信号经晶体管T3到达节点N4，节点N4为低电平，节点N4的低电平经晶体管T4到达节点N2，节点N2为低电平，节点N1的高电平使晶体管T8截止，节点N2的低电平使晶体管T9导通，扫描信号输出端OUT输出高电平信号的高电平。
在阶段P4，输入信号端IN提供的输入信号为高电平，第一时钟信号端CK提供的第一时钟信号为高电平，第二时钟信号端XCK提供的第二时钟信号为低电平，由输入信号控制的晶体管T2截止，由第一时钟信号控制的晶体管T4和晶体管T6截止，由第二时钟信号控制的晶体管T1导通，低电平信号到达节点N3，节点N3为低电平，晶体管T3导通，低电平信号到达节点N4，节点N4为低电平，电容C3使节点N1维持阶段P3的高电平，节点N1的高电平经晶体管T7到达节点N5，节点N5为高电平，晶体管T5截止，电容C2使节点N2维持阶段P3的低电平，节点N1的高电平使晶体管T8截止，节点N2的低电平使晶体管T9导通，扫描信号输出端OUT输出高电平信号的高电平。
需要说明的是，在仿真过程中，输入信号端IN提供的输入信号的高电平为8.00000V，低电平为-7.00000V，第一时钟信号端CK提供的第一时钟信号的高电平为8.00000V，低电平为-7.00000V，第二时钟信号端XCK提供的第二时钟信号的高电平为8.00000V，低电平为-7.00000V，高电平信号端VGH提供的高电平信号的高电平为8.00000V，低电平信号端VGL提供的低电平信号的低电平为-7.00000V。
在阶段P2，扫描信号输出端OUT输出第二时钟信号的低电平，由于电容C3的一端电连接扫描信号输出端OUT，另一端电连接节点N1，从而使得电容C3的耦合作用下，节点N1的低电平会被进一步拉低，如图2所示，从阶段P1中的-4.48480V拉低至阶段P2中的-19.53447V。
为了防止晶体管T6的第一端和第二端之间的跨压较大，造成晶体管T6击穿，如图1所示，在晶体管T6的第二端和晶体管T8的控制端之间电连接晶体管T7，晶体管T7为常开晶体管，且晶体管T7为PMOS晶体管，可以减小晶体管T6的第一端和第二端之间的跨压，对晶体管T6起到一定的保护作用。以晶体管T7的阈值电压为-2V为例，在阶段P2节点N1的低电平为-19.53447V，该低电平经晶体管T7传输至节点N5，节点N5的低电平为-17.53447V，此时，晶体管T6的第一端的电平(即输入信号的电平)为8.00000V，第二端的电平(即节点N5的低电平)为-17.53447V，晶体管T6的第一端和第二端之间的跨压为25.53447V。
发明人发现，现有技术中需要额外设置晶体管T7才能减小晶体管T6的第一端和第二端之间的跨压，使得移位寄存单元的电路结构复杂，且即使设置了晶体管T7，在阶段P2，晶体管T6的第一端和第二端之间的跨压仍然较大，晶体管T6击穿的风险仍然较高。
为了解决现有技术中的上述问题，本发明实施例提供一种移位寄存单元，如图3、图4和图5所示，图3为本发明实施例提供的一种移位寄存单元的电路结构图，图4为本发明实施例提供的又一种移位寄存单元的电路结构图，图5为本发明实施例提供的图3和图4中的移位寄存单元的工作时序图，移位寄存单元包括第一节点控制模块1、第二节点控制模块2和输出控制模块3，其中，
第一节点控制模块1电连接输入信号端IN、第一时钟信号端CK、第二时钟信号端XCK、第一信号端V1和第二节点N2，用于根据输入信号、第一时钟信号、第二时钟信号、第一信号和第二节点N2的电平，控制第一节点N1的电平；
第二节点控制模块2电连接输入信号端IN、低电平信号端VGL、高电平信号端和第一节点N1，用于根据输入信号、低电平信号、高电平信号和第一节点N1的电平，控制第二节点N2的电平，其中，第二节点控制模块2包括第一晶体管M1，第一晶体管M1的控制端电连接输入信号端IN，第一端电连接低电平信号端VGL，第二端电连接第二节点N2；
输出控制模块3电连接第二时钟信号端XCK、高电平信号端VGH、扫描信号输出端OUT、第一节点N1和第二节点N2，用于根据第一节点N1的电平、第二节点N2的电平、第二时钟信号和高电平信号，提供扫描信号至扫描信号输出端OUT。
其中，本发明实施例中上述第一晶体管M1为PMOS晶体管，PMOS晶体管的控制端为低电平时导通，控制端为高电平时截止。如无特殊说明，本发明实施例中后续提及的晶体管均以PMOS晶体管为例进行说明，但本申请不以此为限。
本发明实施例中第二节点控制模块2包括的第一晶体管M1用于对第二节点N2的电平进行控制，由于第一晶体管M1的控制端电连接输入信号端IN，第一端电连接低电平信号端VGL，第二端电连接第二节点N2，从而使得第一晶体管M1的第一端和第二端之间的跨压为第二节点N2的电平与低电平信号的低电平之间的差值，且低电平信号的低电平恒定，即使第二节点N2的电平为很低的低电平，也不会使得该差值过大，从而可以在不额外设置常开晶体管的同时，保护第一晶体管M1，防止第一晶体管M1击穿，使得扫描驱动电路在阈值漂移严重的情况下，也能正常输出，极大地提升电路运行的稳定性，并有助于简化移位寄存单元的电路结构，降低工艺难度，使得OLED面板制作有更大的工艺窗口，显著提升面板制造的工艺良率。
仍然以输入信号端IN提供的输入信号的高电平为8.00000V，低电平为-7.00000V，第一时钟信号端CK提供的第一时钟信号的高电平为8.00000V，低电平为-7.00000V，第二时钟信号端XCK提供的第二时钟信号的高电平为8.00000V，低电平为-7.00000V，高电平信号端VGH提供的高电平信号的高电平为8.00000V，低电平信号端VGL提供的低电平信号的低电平为-7.00000V为例，当第二节点N2的低电平低至-19.53447V时，第一晶体管M1的第一端的电平(即低电平信号的低电平)为-7.00000V，第二端的电平(即第二节点N2的低电平)为-19.53447V，第一晶体管M1的第一端和第二端之间的跨压为12.53447V，远小于现有技术中的25.53447V。由以上所述可知，不仅可以在不额外设置常开晶体管的同时，保护第一晶体管M1，防止第一晶体管M1击穿，有助于简化移位寄存单元的电路结构，而且保护效果还远远优于现有技术中额外设置晶体管T7的保护效果。
可选地，第一节点控制模块1具体用于：在第一阶段P1、根据输入信号的低电平、第一时钟信号的低电平、第二时钟信号的高电平和第一信号的高电平，提供高电平至第一节点N1；在第二阶段P2，根据输入信号的高电平、第一时钟信号的高电平、第二时钟信号的低电平和第一信号的高电平或低电平，提供高电平至第一节点N1；在第三阶段P3，根据输入信号的高电平、第一时钟信号的低电平、第二时钟信号的高电平和第一信号的高电平，提供低电平至第一节点N1；在第四阶段P4，根据输入信号的高电平、第一时钟信号的高电平、第二时钟信号的低电平和第一信号的高电平，维持第一节点N1在第三阶段P3的低电平状态。
可选地，第二节点控制模块2具体用于：在第一阶段P1，根据,输入信号的低电平、第一时钟信号的低电平、第二时钟信号的高电平和第一信号的高电平，提供低电平至第二节点N2；在第二阶段P2，根据输入信号的高电平、第一时钟信号的高电平、第二时钟信号的低电平和第一信号的高电平或低电平，维持第二节点N2在第一阶段P1的低电平状态；在第三阶段P3，根据输入信号的高电平、第一时钟信号的低电平、第二时钟信号的高电平和第一信号的高电平，提供高电平至第二节点N2；在第四阶段P4，根据输入信号的高电平、第一时钟信号的高电平、第二时钟信号的低电平和第一信号的高电平，维持第二节点N2在第三阶段P3的高电平状态。
可选地，输出控制模块3具体用于：在第一阶段P1，根据第一节点N1的高电平、第二节点N2的低电平和第二时钟信号的高电平，使扫描信号输出端OUT输出高电平的扫描信号；在第二阶段P2，根据第一节点N1的高电平、第二节点N2的低电平和第二时钟信号的低电平，使扫描信号输出端OUT输出低电平的扫描信号；在第三阶段P3，根据第一节点N1的低电平、第二节点N2的高电平和第二时钟信号的高电平，使扫描信号输出端OUT输出高电平的扫描信号；在第四阶段P4，根据第一节点N1的低电平、第二节点N2的高电平和第二时钟信号的低电平，使扫描信号输出端OUT输出高电平的扫描信号。
需要说明的是，本发明实施例中虽未特别说明，但必然高电平信号端VGH在第一阶段P1至第四阶段P4均提供高电平信号，低电平信号端VGL在第一阶段P1至第四阶段P4均提供低电平信号。
为了便于本领域技术人员更好地理解和实现上述移位寄存单元的有益效果，本发明实施例提供一种针对以上所述的移位寄存单元的驱动方法，请参照图3、图4和图5，该驱动方法包括：
第一阶段P1，输入信号端IN提供的输入信号为低电平、第一时钟信号端CK提供的第一时钟信号为低电平、第二时钟信号端XCK提供的第二时钟信号为高电平，第一信号端V1提供的第一信号为高电平，第一节点控制模块1提供高电平至第一节点N1，且第二节点控制模块2中的第一晶体管M1导通，提供低电平至第二节点N2，输出控制模块3提供高电平的扫描信号至扫描信号输出端OUT；
第二阶段P2，输入信号端IN提供的输入信号为高电平、第一时钟信号端CK提供的第一时钟信号为高电平、第二时钟信号端XCK提供的第二时钟信号为低电平，第一信号端V1提供的第一信号为高电平或低电平，第一节点控制模块1提供高电平至第一节点N1，且第二节点控制模块2维持第二节点N2在第一阶段P1的低电平状态，输出控制模块3提供低电平的扫描信号至扫描信号输出端OUT；
第三阶段P3，输入信号端IN提供的输入信号为高电平、第一时钟信号端CK提供的第一时钟信号为低电平、第二时钟信号端XCK提供的第二时钟信号为高电平，第一信号端V1提供的第一信号为高电平，第一节点控制模块1提供低电平至第一节点N1，且第二节点控制模块2提供高电平至第二节点N2，输出控制模块3提供高电平的扫描信号至扫描信号输出端OUT；
第四阶段P4，输入信号端IN提供的输入信号为高电平、第一时钟信号端CK提供的第一时钟信号为高电平、第二时钟信号端XCK提供的第二时钟信号为低电平，第一信号端V1提供的第一信号为高电平，第一节点控制模块1维持第一节点N1在第三阶段P3的低电平状态，且第二节点控制模块2维持第二节点N2在第三阶段P3的高电平状态，输出控制模块3提供高电平的扫描信号至扫描信号输出端OUT。
可选地，第一时钟信号的低电平和第二时钟信号的低电平，均与低电平信号的低电平相同，且，第一时钟信号的高电平和第二时钟信号的高电平，均与高电平信号的高电平相同，从而使得通过同一条信号线即可同时为第一时钟信号和第二时钟信号提供低电平，且提供低电平信号，通过同一条信号线即可同时为第一时钟信号和第二时钟信号提供高电平，且提供高电平信号，有助于简化包括上述移位寄存单元的扫描驱动电路的驱动方法，并简化显示装置的结构。
下面本发明实施例结合图3和图4对移位寄存单元的第一节点控制模块1、第二节点控制模块2和输出控制模块3的具体电路结构进行举例说明。需要说明的是，以下描述内容同时适用于本发明实施例中的移位寄存单元及其驱动方法。
发明人发现，晶体管的沟道的宽长比越小(即沟道的长度越大，宽度越小)，晶体管的抗压能力越好，能承受的跨压越大，越不易被击穿，因此，本发明实施例中选择第一晶体管M1的沟道的宽长比小于1，以有效提高第一晶体管M1的抗压能力，防止第一晶体管M1被击穿。可选地，第一晶体管M1的沟道的宽长比为4:8。
可选地，如图3和图4所示，第二节点控制模块2还包括第一电容C1，第一电容C1的第一端电连接扫描信号输出端OUT，第二端电连接第二节点N2。在第二阶段P2，扫描信号输出端OUT输出低电平，此时，在第一电容C1的耦合作用下，第二节点N2的低电平更低，可以更有效地对输出控制模块3进行控制，使移位寄存单元的输出效果更好。
进一步地，第一电容C1的电容量为60F～150F，例如100F，以使得第一电容C1不仅可以维持第二节点N2的电平，还不会在第二阶段P2过大拉低第二节点N2的低电平，有助于防止第一晶体管M1的第一端和第二端之间的跨压过大，还可以避免第一电容C1占据的面积过大。
可选地，如图3和图4所示，第二节点控制模块2还包括第二晶体管M2，第二晶体管M2的控制端电连接第一节点N1，第一端电连接高电平信号端VGH，第二端电连接第二节点N2。从而使得通过第一节点N1的电平即可控制第二晶体管M2的导通，将高电平信号端VGH提供的高电平信号提供给第二节点N2，有助于简化移位寄存单元的电路结构。
可选地，如图3和图4所示，第一节点控制模块1包括第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第二电容C2和第三电容C3；其中，第三晶体管M3的控制端电连接第二时钟信号端XCK，第一端电连接第二时钟信号端XCK，第二端电连接第三节点N3；第四晶体管M4的控制端电连接第三节点N3，第一端电连接第一时钟信号端CK，第二端电连接第四节点N4；第五晶体管M5的控制端电连接输入信号端IN，第一端电连接第一信号端V1，第二端电连接第三节点N3；第六晶体管M6的控制端电连接第二节点N2，第一端电连接高电平信号端VGH，第二端电连接第一节点N1；第七晶体管M7的控制端电连接第一时钟信号端CK，第一端电连接第四节点N4，第二端电连接第一节点N1；第二电容C2的第一端电连接第三节点N3，第二端电连接第四节点N4；第三电容C3的第一端电连接高电平信号端VGH，第二端电连接第一节点N1。
在现有技术中的移位寄存单元具有图1所示的电路结构和图2所示的工作时序时，在阶段P3内将节点N2的电平写低，具体为，由输入信号控制的晶体管T2截止，由第一时钟信号控制的晶体管T4导通，由第二时钟信号控制的晶体管T1截止，电容C1使节点N3维持阶段P2的低电平，晶体管T3导通，低电平信号经晶体管T3到达节点N4，节点N4为低电平，节点N4的低电平经晶体管T4到达节点N2，节点N2为低电平，节点N2的低电平使晶体管T9导通，扫描信号输出端OUT输出高电平信号的高电平。发明人发现，由于晶体管T1和晶体管T3均为PMOS晶体管，其在传输低电平时有阈值损耗，使得低电平信号端VGL提供的低电平信号无法完全传输至节点N2，节点N2的低电平不够低，例如，以之前所述的仿真过程中的各信号的高电平和低电平为例，在晶体管T1和晶体管T3的阈值电压均为-2V时，节点N2的低电平仅为-2.6V，若在使用过程中晶体管T1和晶体管T3的阈值电压发生偏移使得节点N2的电平升高，则会出现节点N2的电平无法使晶体管T9导通的情况，使得移位寄存单元的输出有误。
而本发明实施例中，由于如图3、图4和图5所示，第一节点控制模块1包括第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第二电容C2和第三电容C3，其在第三阶段P3内将第一节点N1(本发明实施例中第一节点N1对扫描信号输出端OUT的控制作用相当于现有技术中的节点N2)写低，具体为，由第一时钟信号控制的第七晶体管M7导通，由第二时钟信号控制的第三晶体管M3截止，由输入信号控制的第五晶体管M5截止，第二电容C2使第三节点N3维持第二阶段P2的低电平，第四晶体管M4导通，第二时钟信号经第四晶体管M4到达第四节点N4，第四节点N4由第二阶段P2的高电平变为低电平，在第二电容C2的耦合作用下，第三节点N3的低电平更低，使得第四晶体管M4导通更完全进而可以更好地传输低电平的第二时钟信号，从而有效保证第四节点N4具有较低的低电平，进而使得第四节点N4的低电平经第七晶体管M7到达第一节点N1时，第一节点N1可以有较低的低电平，即使在使用过程中晶体管的阈值电压发生偏移使得第一节点N1的电平升高，也不会出现第一节点N1的电平无法使第八晶体管M8导通的情况，使得移位寄存单元可以正常输出。
由于晶体管的沟道的宽长比越大，驱动性能越好，本发明实施例中选择第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6和第七晶体管M7的沟道的宽长比均大于1。但若晶体管的沟道的宽长比过大，则在沟道的长度固定时，晶体管的沟道的宽度过大，移位寄存单元的尺寸较大，不利于显示装置的窄边框，在沟道的宽度固定时，晶体管的沟道的长度过小，容易断开，因此，本发明实施例中选择第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6和第七晶体管M7的沟道的宽长比的大小均为1～5，例如8:4。
可选地，第二电容C2的电容量为60F～150F，例如100F，以使得第二电容C2不仅可以维持第三节点N3和第四节点N4的电平，还不会使得电节点N3和第四节点N4之间的耦合作用过大，还可以避免第二电容C2占据的面积过大。
可选地，第三电容C3的电容量为60F～150F，例如100F，以使得第三电容C3不仅可以维持第一节点N1的电平，还可以避免第三电容C3占据的面积过大。
可选地，如图3所示，第一信号端V1与高电平信号端VGH电连接，或者，如图4所示，第一信号端V1与扫描信号输出端OUT电连接，从而有助于简化移位寄存单元的驱动方式，有助于简化显示装置的结构。其中，第一信号端V1与高电平信号端VGH电连接时，在第一阶段P1至第四阶段P4内，第一信号端V1提供的第一信号均为高电平，第一信号端V1与扫描信号输出端OUT电连接时，在第一阶段P1、第三阶段P3和第四阶段P4内，第一信号端V1提供的第一信号均为高电平，在第二阶段P2内第一信号端V1提供的第一信号为低电平。虽然针对以上两种连接方式在第二阶段P2内第一信号端V1提供的第一信号的电平状态不同，但由于第二阶段P2内第一信号端V1电连接的第五晶体管M5均处于截止状态，因此，上述电平状态的不同并不会对移位寄存单元的驱动方法产生影响。
可选地，如图3和图4所示，输出控制模块3包括第八晶体管M8和第九晶体管M9；其中，第八晶体管M8的控制端电连接第一节点N1，第一端电连接高电平信号端VGH，第二端电连接扫描信号输出端OUT；第九晶体管M9的控制端电连接第二节点N2，第一端电连接第二时钟信号端XCK，第二端电连接扫描信号输出端OUT。
类似地，由于晶体管的沟道的宽长比越大，驱动性能越好，本发明实施例中选择第八晶体管M8和第九晶体管M9的沟道的宽长比均大于1。同样考虑到晶体管的尺寸和沟道断开难易程度，本发明实施例中进一步选择第八晶体管M8和第九晶体管M9的沟道的宽长比的大小均为1～5，例如8:4。
下面本发明实施例以移位寄存单元具有图3所示的电路结构为例，结合图5所示的移位寄存单元的工作时序，对移位寄存单元在各个阶段中，各个晶体管和电容的具体工作状态进行详细说明。
第一阶段P1，输入信号端IN提供的输入信号为低电平，第一时钟信号端CK提供的第一时钟信号为低电平，第二时钟信号端XCK提供的第二时钟信号为高电平，第一信号端V1提供的第一信号为高电平，由输入信号控制的第五晶体管M5和第一晶体管M1导通，高电平信号经第五晶体管M5到达第三节点N3，第三节点N3为高电平，第四晶体管M4截止，低电平信号经第一晶体管M1到达第二节点N2，第二节点N2为低电平，第六晶体管M6导通，高电平信号经第六晶体管M6到达第一节点N1，第一节点N1为高电平，第二晶体管M2截止，由第一时钟信号控制的第七晶体管M7导通，第一节点N1的高电平经第七晶体管M7到达第四节点N4，第四节点N4为高电平，由第二时钟信号控制的第三晶体管M3截止，第一节点N1的高电平使第八晶体管M8截止，第二节点N2的低电平使第九晶体管M9导通，高电平的第二时钟信号经第九晶体管M9到达扫描信号输出端OUT，扫描信号输出端OUT输出高电平。
第二阶段P2，输入信号端IN提供的输入信号为高电平，第一时钟信号端CK提供的第一时钟信号为高电平，第二时钟信号端XCK提供的第二时钟信号为低电平，第一信号端V1提供的第一信号为高电平，由输入信号控制的第五晶体管M5和第一晶体管M1截止，第一电容C1使第二节点N2维持第一阶段P1的低电平，第六晶体管M6导通，高电平信号经第六晶体管M6到达第一节点N1，第一节点N1为高电平，第二晶体管M2截止，由第一时钟信号控制的第七晶体管M7截止，由第二时钟信号控制的第三晶体管M3导通，第二时钟信号经第三晶体管M3到达第三节点N3，第三节点N3为低电平，第四晶体管M4导通，第一时钟信号经第四晶体管M4到达第四节点N4，第四节点N4为高电平，第一节点N1的高电平使第八晶体管M8截止，第二节点N2的低电平使第九晶体管M9导通，低电平的第二时钟信号经第九晶体管M9到达扫描信号输出端OUT，扫描信号输出端OUT输出低电平，在第一电容C1的耦合作用下，第二节点N2的电平更低。
第三阶段P3，输入信号端IN提供的输入信号为高电平，第一时钟信号端CK提供的第一时钟信号为低电平，第二时钟信号端XCK提供的第二时钟信号为高电平，第一信号端V1提供的第一信号为高电平，由输入信号控制的第五晶体管M5和第一晶体管M1截止，由第二时钟信号控制的第三晶体管M3截止，第三电容C3使第三节点N3维持第二阶段P2的低电平，第四晶体管M4导通，第二时钟信号经第四晶体管M4到达第四节点N4，第四节点N4由第二阶段P2的高电平变为低电平，在第三电容C3的耦合作用下第三节点N3的低电平更低，由第一时钟信号控制的第七晶体管M7导通，第四节点N4的低电平经第七晶体管M7到达第一节点N1，第一节点N1为低电平，第二晶体管M2导通，高电平信号经第二晶体管M2到达第二节点N2，第二节点N2为高电平，第六晶体管M6截止，第一节点N1的低电平使第八晶体管M8导通，第二节点N2的高电平使第九晶体管M9截止，高电平信号经第八晶体管M8到达扫描信号输出端OUT，扫描信号输出端OUT输出高电平。
第四阶段P4，输入信号端IN提供的输入信号为高电平，第一时钟信号端CK提供的第一时钟信号为高电平，第二时钟信号端XCK提供的第二时钟信号为低电平，第一信号端V1提供的第一信号为高电平，由输入信号控制的第五晶体管M5和第一晶体管M1截止，由第一时钟信号控制的第七晶体管M7截止，第三电容C3使第一节点N1维持第三阶段P3的低电平，第二晶体管M2导通，高电平信号经第二晶体管M2到达第二节点N2，第二节点N2为高电平，第六晶体管M6截止，由第二时钟信号控制的第三晶体管M3导通，第二时钟信号经第三晶体管M3到达第三节点N3，第三节点N3为低电平，第四晶体管M4导通，第一时钟信号经第四晶体管M4到达第四节点N4，第四节点N4为高电平，第一节点N1的低电平使第八晶体管M8导通，第二节点N2的高电平使第九晶体管M9截止，高电平信号经第八晶体管M8到达扫描信号输出端OUT，扫描信号输出端OUT输出高电平。
此外，本发明实施例提供一种扫描驱动电路，如图6和图7所示，图6为本发明实施例提供的扫描驱动电路的示意图，图7为本发明实施例提供的扫描驱动电路的工作时序图，扫描驱动电路包括：第一信号线L1、第二信号线L2和级联的多级移位寄存单元，每级所述移位寄存单元为以上任一项所述的移位寄存单元；其中，
各奇数级移位寄存单元的第一时钟信号端CK、以及各偶数级移位寄存单元的第二时钟信号端XCK均电连接至第一信号线L1；
各奇数级移位寄存单元的第二时钟信号端XCK、以及各偶数级移位寄存单元的第一时钟信号端CK均电连接第二信号线L2。
可选地，如图6所示，第n级移位寄存单元的输入信号端IN电连接第n-1级移位寄存单元的扫描信号输出端OUTn-1，n的取值范围为2、3、4、…、N，其中N为扫描驱动电路中移位寄存单元的数量。
其中，第1级移位寄存单元的输入信号端IN的连接方式可以有多种：
第一种，如图6所示，扫描驱动电路还包括输入信号线STV，第1级移位寄存单元的输入信号端IN电连接输入信号线STV；第二种，扫描驱动电路还包括前置扫描单元，前置扫描单元的结构与移位寄存单元的结构相同，前置扫描单元的扫描信号输出端电连接第1级移位寄存单元的输入信号端IN；第三种，第1级移位寄存单元的输入信号端IN连接第N级移位寄存单元的输出端OUT。其中，如图6所示，第1级移位寄存单元的输入信号端IN电连接输入信号线STV时，扫描驱动电路的电路结构比较简单，驱动方法比较简单。
此外，本发明实施例还提供一种显示装置，如图8所示，图8为本发明实施例提供的显示装置的示意图，显示装置包括以上任一项所述的扫描驱动电路。本发明实施例提供的显示装置可以是例如智能手机、可穿戴式智能手表、智能眼镜、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪、车载显示器、电子书等任何具有显示功能的产品或部件。本申请实施例提供的显示面板和显示装置可以为柔性，也可以为非柔性，本申请对此不做限定。
可选地，显示装置为有机发光显示装置，有机发光显示装置包括有机发光显示面板，有机发光显示面板包括多个像素电路，还包括设置于显示面板上的多个有机发光二极管(Organic Light-Emitting Diode，OLED)，每个有机发光二极管的阳极与对应的像素电路电连接，多个发光二极管包括用于发红光的发光二极管、用于发绿光的发光二极管和用于发蓝光的发光二极管。此外，有机发光显示面板还包括覆盖于多个有机发光二极管上的封装层。
本发明实施例提供一种移位寄存单元及其驱动方法、扫描驱动电路和显示装置，其中，移位寄存单元包括第一节点控制模块1、第二节点控制模块2和输出控制模块3，第一节点控制模块1根据输入信号、第一时钟信号、第二时钟信号、第一信号和第二节点N2的电平，控制第一节点N1的电平，第二节点控制模块2根据输入信号、低电平信号、高电平信号和第一节点N1的电平，控制第二节点N2的电平，输出控制模块3根据第一节点N1的电平、第二节点N2的电平、第二时钟信号和高电平信号，提供扫描信号至扫描信号输出端。由于第二节点控制模块2包括第一晶体管M1，第一晶体管M1的控制端电连接输入信号端IN，第一端电连接低电平信号端VGL，第二端电连接第二节点N2，从而使得第一晶体管M1的第一端和第二端之间的跨压为第二节点N2的电平与低电平信号的低电平之间的差值，且低电平信号的低电平恒定，即使第二节点N2的电平为很低的低电平，也不会使得该差值过大，从而可以在不额外设置常开晶体管的同时，保护第一晶体管M1，防止第一晶体管M1击穿，使得扫描驱动电路在阈值漂移严重的情况下，也能正常输出，极大地提升电路运行的稳定性，并有助于简化移位寄存单元的电路结构，降低工艺难度，使得OLED面板制作有更大的工艺窗口，显著提升面板制造的工艺良率。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (16)

1.一种移位寄存单元，其特征在于，包括：
第一节点控制模块，电连接输入信号端、第一时钟信号端、第二时钟信号端、第一信号端和第二节点，用于根据输入信号、第一时钟信号、第二时钟信号、第一信号和第二节点的电平，控制第一节点的电平；
第二节点控制模块，电连接所述输入信号端、低电平信号端、高电平信号端和所述第一节点，用于根据所述输入信号、低电平信号、高电平信号和所述第一节点的电平，控制所述第二节点的电平，其中，所述第二节点控制模块包括第一晶体管，所述第一晶体管的控制端电连接所述输入信号端，第一端电连接所述低电平信号端，第二端电连接所述第二节点；
输出控制模块，电连接所述第二时钟信号端、所述高电平信号端、扫描信号输出端、所述第一节点和所述第二节点，用于根据所述第一节点的电平、所述第二节点的电平、所述第二时钟信号和所述高电平信号，提供扫描信号至所述扫描信号输出端；
所述第一节点控制模块包括第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第二电容和第三电容，其中，
所述第三晶体管的控制端电连接所述第二时钟信号端，第一端电连接所述第二时钟信号端，第二端电连接第三节点；
所述第四晶体管的控制端电连接所述第三节点，第一端电连接所述第一时钟信号端，第二端电连接第四节点；
所述第五晶体管的控制端电连接所述输入信号端，第一端电连接所述第一信号端，第二端电连接所述第三节点；
所述第六晶体管的控制端电连接所述第二节点，第一端电连接所述高电平信号端，第二端电连接所述第一节点；
所述第七晶体管的控制端电连接所述第一时钟信号端，第一端电连接所述第四节点，第二端电连接所述第一节点；
所述第二电容的第一端电连接所述第三节点，第二端电连接所述第四节点；
所述第三电容的第一端电连接所述高电平信号端，第二端电连接所述第一节点；
所述第一晶体管的沟道的宽长比小于1。
2.根据权利要求1所述的移位寄存单元，其特征在于，所述第二节点控制模块还包括第一电容，所述第一电容的第一端电连接所述扫描信号输出端，第二端电连接所述第二节点。
3.根据权利要求2所述的移位寄存单元，其特征在于，所述第一电容的电容量为60F～150F。
4.根据权利要求1所述的移位寄存单元，其特征在于，所述第二节点控制模块还包括第二晶体管，所述第二晶体管的控制端电连接所述第一节点，第一端电连接所述高电平信号端，第二端电连接所述第二节点。
5.根据权利要求1所述的移位寄存单元，其特征在于，所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管和所述第七晶体管的沟道的宽长比均大于1。
6.根据权利要求5所述的移位寄存单元，其特征在于，所述第二电容和所述第三电容的电容量均为60F～150F。
7.根据权利要求5所述的移位寄存单元，其特征在于，所述第一信号端与所述高电平信号端电连接，或者，所述第一信号端与所述扫描信号输出端电连接。
8.根据权利要求1所述的移位寄存单元，其特征在于，所述输出控制模块包括第八晶体管和第九晶体管，其中，
所述第八晶体管的控制端电连接所述第一节点，第一端电连接所述高电平信号端，第二端电连接所述扫描信号输出端；
所述第九晶体管的控制端电连接所述第二节点，第一端电连接所述第二时钟信号端，第二端电连接所述扫描信号输出端。
9.根据权利要求8所述的移位寄存单元，其特征在于，所述第八晶体管和所述第九晶体管的沟道的宽长比均大于1。
10.一种扫描驱动电路，其特征在于，包括：第一信号线、第二信号线和级联的多级移位寄存单元，每级所述移位寄存单元为如权利要求1至9中任一项所述的移位寄存单元；其中，
各奇数级移位寄存单元的第一时钟信号端、以及各偶数级移位寄存单元的第二时钟信号端均电连接至所述第一信号线；
各奇数级移位寄存单元的第二时钟信号端、以及各偶数级移位寄存单元的第一时钟信号端均电连接所述第二信号线。
11.根据权利要求10所述的扫描驱动电路，其特征在于，
第n级所述移位寄存单元的输入信号端电连接第n-1级所述移位寄存单元的扫描信号输出端，n的取值范围为2、3、4、…、N，其中N为所述扫描驱动电路中所述移位寄存单元的数量。
12.根据权利要求11所述的扫描驱动电路，其特征在于，所述扫描驱动电路还包括输入信号线，第1级所述移位寄存单元的输入信号端电连接所述输入信号线。
13.根据权利要求11所述的扫描驱动电路，其特征在于，所述扫描驱动电路还包括前置扫描单元，所述前置扫描单元的结构与所述移位寄存单元的结构相同，所述前置扫描单元的扫描信号输出端电连接第1级移位寄存单元的输入信号端。
14.一种显示装置，其特征在于，包括如权利要求11～13任一项所述的扫描驱动电路。
15.一种移位寄存单元的驱动方法，适用于如权利要求1～9任一项所述的移位寄存单元，其特征在于，
所述移位寄存单元的驱动方法包括：
第一阶段，所述输入信号端提供的输入信号为低电平、所述第一时钟信号端提供的第一时钟信号为低电平、所述第二时钟信号端提供的第二时钟信号为高电平、所述第一信号端提供的第一信号为高电平，所述第一节点控制模块提供高电平至所述第一节点，且所述第二节点控制模块中的所述第一晶体管导通，提供低电平至所述第二节点，所述输出控制模块提供高电平的扫描信号至所述扫描信号输出端；
第二阶段，所述输入信号端提供的输入信号为高电平、所述第一时钟信号端提供的第一时钟信号为高电平、所述第二时钟信号端提供的第二时钟信号为低电平、所述第一信号端提供的第一信号为高电平或低电平，所述第一节点控制模块提供高电平至所述第一节点，且所述第二节点控制模块维持所述第二节点在第一阶段的低电平状态，所述输出控制模块提供低电平的扫描信号至所述扫描信号输出端；
第三阶段，所述输入信号端提供的输入信号为高电平、所述第一时钟信号端提供的第一时钟信号为低电平、所述第二时钟信号端提供的第二时钟信号为高电平、所述第一信号端提供的第一信号为高电平，所述第一节点控制模块提供低电平至所述第一节点，且所述第二节点控制模块提供高电平至所述第二节点，所述输出控制模块提供高电平的扫描信号至所述扫描信号输出端；
第四阶段，所述输入信号端提供的输入信号为高电平、所述第一时钟信号端提供的第一时钟信号为高电平、所述第二时钟信号端提供的第二时钟信号为低电平、所述第一信号端提供的第一信号为高电平，所述第一节点控制模块维持所述第一节点在第三阶段的低电平状态，且所述第二节点控制模块维持所述第二节点在第三阶段的高电平状态，所述输出控制模块提供高电平的扫描信号至所述扫描信号输出端。
16.根据权利要求15所述的移位寄存单元的驱动方法，其特征在于，所述第一时钟信号的低电平和所述第二时钟信号的低电平，均与所述低电平信号的低电平相同；且，所述第一时钟信号的高电平和所述第二时钟信号的高电平，均与所述高电平信号的高电平相同。
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