JP2012215899A - ゲート線駆動回路 - Google Patents

ゲート線駆動回路 Download PDF

Info

Publication number
JP2012215899A
JP2012215899A JP2012146786A JP2012146786A JP2012215899A JP 2012215899 A JP2012215899 A JP 2012215899A JP 2012146786 A JP2012146786 A JP 2012146786A JP 2012146786 A JP2012146786 A JP 2012146786A JP 2012215899 A JP2012215899 A JP 2012215899A
Authority
JP
Japan
Prior art keywords
stage
signal
transistor
dummy
node
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2012146786A
Other languages
English (en)
Other versions
JP5496270B2 (ja
Inventor
Yoichi Hida
洋一 飛田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2012146786A priority Critical patent/JP5496270B2/ja
Publication of JP2012215899A publication Critical patent/JP2012215899A/ja
Application granted granted Critical
Publication of JP5496270B2 publication Critical patent/JP5496270B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Liquid Crystal (AREA)
  • Shift Register Type Memory (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

【課題】１種類のスタート信号のみを用いて動作可能な双方向シフトレジスタにおいて、それを構成するトランジスタのしきい値電圧シフトに起因する誤動作の発生を抑制する。
【解決手段】ゲート線駆動回路は、ゲート線を駆動する多段のシフトレジスタと、その前段および後段にそれぞれ設けられたダミー段ＳＲＤ１，ＳＲＤ２とを備える。ダミー段ＳＲＤ１は、順方向走査時には信号を出力せず、逆方向走査時には、最前段の単位シフトレジスタＳＲ１の出力信号Ｇ１に応じて第１ダミー信号Ｄ１を出力し、ダミー段ＳＲＤ２は、逆方向走査時には信号を出力せず、順方向走査時には、最後段の単位シフトレジスタＳＲｎの出力信号Ｇｎに応じて第２ダミー信号Ｄ２を出力する。
【選択図】図２

Description

本発明は、例えば画像表示装置の走査線駆動回路などに使用される同一導電型の電界効果トランジスタのみにより構成されるシフトレジスタ回路に関するものであり、特に、信号をシフトさせる向きを反転可能な双方向シフトレジスタに関するものである。
液晶表示装置等の画像表示装置（以下「表示装置」）では、複数の画素が行列状に配列された表示パネルの画素行（画素ライン）ごとにゲート線（走査線）が設けられ、表示信号の１水平期間の周期でそのゲート線を順次選択して駆動することにより表示画像の更新が行われる。そのように画素ラインすなわちゲート線を順次選択して駆動するためのゲート線駆動回路（走査線駆動回路）としては、表示信号の１フレーム期間で一巡するシフト動作を行うシフトレジスタを用いることができる。
ゲート線駆動回路に使用されるシフトレジスタは、表示装置の製造プロセスにおける工程数を少なくするために、同一導電型の電界効果トランジスタのみで構成されることが望ましい。このため、Ｎ型またはＰ型の電界効果トランジスタのみで構成されたシフトレジスタおよびそれを搭載する表示装置が種々提案されている。電界効果トランジスタとしては、ＭＯＳ（Metal Oxide Semiconductor）トランジスタや薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）などが用いられる。
ゲート線駆動回路は複数の段（ステージ）から成るシフトレジスタ（多段のシフトレジスタ）により構成される。即ち、ゲート線駆動回路は、１つの画素ラインすなわち１つのゲート線ごとに設けられた複数のシフトレジスタ回路が縦続接続（カスケード接続）して構成される。本明細書では、多段のシフトレジスタの各段を構成する個々のシフトレジスタ回路を「単位シフトレジスタ」と称する。
液晶画素が行列状に配設されたマトリクス型の液晶表示装置において、その表示画像を上下および左右に反転させたり、表示の際の表示順序を変更する等の、表示パターン変更の要望はたびたび生じる。
例えば表示反転は、液晶表示装置をＯＨＰ（Overhead Projector）用の投影装置に適用し、透過式スクリーンを用いる場合に望まれる。透過式スクリーンを用いる場合には、視聴者から見てスクリーンの裏側から映像を投写するため、スクリーンの表側から投写する場合に対してスクリーン上の映像が反転するためである。また、表示順序の変更は、表示画像がその上から下へ徐々に現れるようにしたり、逆に下から上へ徐々に現れるようにするなどして、棒グラフやヒストグラム等の表示に演出的効果を得たい場合に望まれる。
このような表示装置の表示パターン変更を行う手法の一つとして、ゲート線駆動回路における信号のシフト方向（走査方向）を切り換えることが挙げられる。そのため、信号のシフト方向を切り替え可能なシフトレジスタが提案されている（例えば、下記の特許文献１〜３）。以下、信号のシフト方向を切り替え可能なシフトレジスタを「双方向シフトレジスタ」と、その各段を「双方向単位シフトレジスタ」とそれぞれ称することもある。
特許文献１の図１３には、Ｎチャネル型の電界効果トランジスタのみにより構成されたｎ段の双方向シフトレジスタが開示されている。この双方向シフトレジスタには、信号のシフト動作の開始および終了を制御する信号として、第１段目の単位シフトレジスタ（ＲＳ（１））に第１制御信号（Ｄ１）が、第ｎ段目の単位シフトレジスタ（ＲＳ（ｎ））に第２制御信号（Ｄ２）がそれぞれ入力される。
第１段目から第ｎ段目への方向に信号をシフトさせる「順方向走査」を行う場合、第１制御信号（Ｄ１）は順方向走査の初段である第１段目の動作を開始させるスタート信号（スタートパルス）となり、第２の制御信号（Ｄ２）は順方向走査の最終段である第ｎ段目の動作を停止させるエンド信号（エンドパルス）となる。また第ｎ段目から第１段目に向かう方向に信号をシフトさせる「逆方向走査」を行う場合、第２の制御信号（Ｄ２）は逆方向走査の初段である第ｎ段目の動作を開始させるスタート信号となり、第１の制御信号（Ｄ１）は逆方向走査の最終段である第１段目の動作を停止させるエンド信号となる。
このように特許文献１の図１３における第１および第２制御信号（Ｄ１，Ｄ２）は、互いに異なるタイミングで活性化される２種類の信号である。これら第１および第２制御信号は、ゲート線駆動回路の外部に設けられた駆動制御回路から供給されるが、駆動制御回路から供給される信号の数は、表示装置のコスト低減の観点からできるだけ少ないことが好ましい。
一方、特許文献２の図１６には、１種類の制御信号すなわちスタート信号のみを用いて動作させることが可能な双方向シフトレジスタが開示されている。同図１６の双方向シフトレジスタは、同図１７の双方向単位シフトレジスタが縦続接続することにより構成される。
当該単位シフトレジスタは、出力信号（ＧＯＵＴ［Ｎ］）の出力端子にクロック信号（ＣＫＶ）を供給する第１トランジスタ（Ｍ１）（出力プルアップトランジスタ）と、当該出力端子に基準電圧（ＶＳＳ）を供給して当該出力端子を放電する第２トランジスタ（Ｍ２）（出力プルダウントランジスタ）とを備えている。ここで、第１トランジスタ（Ｍ１）のゲートが接続するノード（ゲートノード）を「第１ノード」、第２トランジスタ（Ｍ２）のゲートノードを「第２ノード」と定義する。
第１トランジスタ（Ｍ１）は、次の第３および第４トランジスタ（Ｍ３，Ｍ５）により駆動される。第３トランジスタ（Ｍ３）は、前段の出力信号（ＧＯＵＴ［Ｎ−１］）に基づいて、所定の第１電圧信号（Ｖｂｕｆ）を第１ノードへ供給するものである。第４トランジスタ（Ｍ５）は、次段の出力信号（ＧＯＵＴ［Ｎ＋１］）に基づいて、所定の第２電圧信号（Ｖｄｉｓ）を第１ノードへ供給するものである。この第１および第２電圧信号（Ｖｂｕｆ，Ｖｄｉｓ）は、その一方の電圧レベル（以下、単に「レベル」）がＨ（High）レベルのとき他方がＬ（Low）レベルになる、互いに相補な信号である。
一方、第２トランジスタ（Ｍ２）は、第１ノードを入力端とするインバータ（Ｍ６，Ｍ７）により駆動される。即ち第２トランジスタのゲートノード（第２ノード）は、当該インバータ（Ｍ６，Ｍ７）の出力端に接続される。
当該単位シフトレジスタが出力信号を出力する期間（選択期間）には、第３および第４トランジスタが第１ノードをＨレベルにして、第１トランジスタをオンにする。第１ノードがＨレベルになるとインバータが第２ノードをＬレベルにするので、第２トランジスタはオフになる。そして、この状態で当該単位シフトレジスタにクロック信号が入力されることによって、当該クロック信号が第１トランジスタを通して出力端子へ伝達されその結果、出力信号が出力される。
一方、当該単位シフトレジスタが出力信号を出力しない期間（非選択期間）は、第３および第４トランジスタが第１ノードをＬレベルにして、第１トランジスタをオフにする。その間、インバータは第２ノードをＨレベルにするので、第２トランジスタはオンにされ、出力端子（出力信号）はＬレベルに保持される。なお特許文献２の図１７において、ゲートが第２ノードに接続し、第１ノードに基準電圧（ＶＳＳ）を供給する第５トランジスタ（Ｍ４）は、非選択期間に第１ノードを確実にＬレベルに維持し、誤動作を防止する働きをしている。
例えば第１電圧信号（Ｖｂｕｆ）がＨレベル、第２電圧信号（Ｖｄｉｓ）がＬレベルの場合、各単位シフトレジスタにおいては、自己の前段の出力信号が活性化したときに、第１ノードがＨレベル、第２ノードがＬレベルになって、第１トランジスタがオン、第２トランジスタがオフの状態になる。よってその次にクロック信号が入力されると、それが出力端子に伝達され、当該シフトレジスタ回路から出力信号が出力される。つまり、第１電圧信号がＨレベル、第２電圧信号がＬレベルである場合には、各単位シフトレジスタは自己の前段の出力信号を時間的にシフトし、それを自己の出力信号として次段へと出力するように動作する。その結果、多段の双方向シフトレジスタ（引用文献３の図１６）は、順方向走査を行うことになる。
逆に、第１電圧信号（Ｖｂｕｆ）がＬレベル、第２電圧信号（Ｖｄｉｓ）がＨレベルの場合、各単位シフトレジスタにおいては、自己の次段の出力信号が活性化したときに、第１ノードがＨレベル、第２ノードがＬレベルになって、第１トランジスタがオン、第２トランジスタがオフの状態になる。よってその次にクロック信号が入力されると、それが出力端子に伝達され、出力信号が出力される。つまり、第１電圧信号がＬレベル、第２電圧信号がＨレベルである場合には、各単位シフトレジスタは自己の次段の出力信号を時間的にシフトし、それを自己の出力信号として前段へと出力するように動作する。その結果、多段の双方向シフトレジスタは、逆方向走査を行うことになる。
このように、従来の双方向単位シフトレジスタ（特許文献２の図１７）は、第３および第４トランジスタ（Ｍ３，Ｍ５）を通して第１トランジスタ（Ｍ１）のゲートに供給される第１および第２電圧信号（Ｖｂｕｆ，Ｖｄｉｓ）のレベルを切り替えることによって、信号のシフト方向が切り替わるようになっている。
先に述べたように、特許文献２の図１６の双方向シフトレジスタは、１種類の制御信号（スタート信号）のみを用いて動作させることが可能である。それを可能にするために、第１段目（ＳＲＣ１）のさらに前段に第１ダミー段（０）が設けられ、最後段（ＳＲＣ４）のさらに後段に第２ダミー段（１）が設けられている。第１ダミー段（０）の出力信号は、逆方向走査時のエンド信号として利用でき、第２ダミー段（１）の出力信号は順方向走査時のエンド信号として利用できる。
第１段目（ＳＲＣ１）の第３トランジスタのゲートには、スタート信号（ＳＴＶ）または第１ダミー段の出力信号（逆方向走査時のエンド信号）が、走査方向に応じて選択的に入力されるように、第１および第２電圧信号（Ｖｂｕｆ，Ｖｄｉｓ）で制御される２つの選択トランジスタ（Ｍ８，Ｍ９）が設けられる（同図１９参照）。また同様に、最後段（ＳＲＣ４）の第４トランジスタのゲートには、スタート信号（ＳＴＶ）または第２ダミー段の出力信号（順方向走査時のエンド信号）の片方が、走査方向に応じて選択的に入力されるように、第１および第２電圧信号（Ｖｂｕｆ，Ｖｄｉｓ）で制御される２つの選択トランジスタ（Ｍ１０，Ｍ１１）が設けられる（同図２０参照）。
特開２００１−３５０４３８号公報 特開２００４−１５７５０８号公報 特表平１１−５０２３５５号公報
ゲート線駆動回路のシフトレジスタを非晶質シリコンＴＦＴ（ａ−Ｓｉ ＴＦＴ）で構成した表示装置は、大面積化が容易で且つ生産性が高く、例えばノート型ＰＣの画面や大画面ディスプレイ装置などに広く採用されている。しかしその反面、ａ−Ｓｉ ＴＦＴはゲート電極が継続的に正バイアスされた場合に、そのしきい値電圧が正方向にシフトして駆動能力（電流を流す能力）が小さくなる傾向がある。
特許文献２の図１７の各単位シフトレジスタでは、その非選択期間の間、第２ノードがＨレベルに固定される。つまり各単位シフトレジスタにおいては、上記の第２トランジスタ（Ｍ２）（出力プルダウントランジスタ）並びに第５トランジスタ（Ｍ４）ゲートが約１フレーム期間（約１６ｍｓ）、直流的に正バイアスされる動作が連続的に行われる。よって、それらの駆動能力が次第に低下する。
第２トランジスタの駆動能力が低下すると、ノイズ等に起因して出力端子に不要に電荷が供給されたときに、その電荷を放電することができず、ゲート線が誤って活性化されるという誤動作が生じる。また第５トランジスタの駆動能力が低下すると、非活性期間の第１ノードのレベルが上昇しやすくなるので、第１トランジスタがオンしやすくなり、これもゲート線が誤って活性化される原因となる。
また、このしきい値電圧シフトの問題は、ａ−Ｓｉ ＴＦＴのみならず有機ＴＦＴにおいても同様に生じることが分かっている。
先に述べたように、特許文献２の図１６の双方向シフトレジスタは、スタート信号のみで動作させるために、第１段目の単位シフトレジスタ（ＳＲＣ１）の第３トランジスタのゲートに、それぞれ第１および第２電圧信号（Ｖｂｕｆ，Ｖｄｉｓ）で制御される２つの選択トランジスタ（Ｍ８，Ｍ９）が接続される。同様に、最後段の単位シフトレジスタ（ＳＲＣ４）の第４トランジスタのゲートにも、第１および第２電圧信号（Ｖｂｕｆ，Ｖｄｉｓ）で制御される２つの選択トランジスタ（Ｍ１０，Ｍ１１）が接続される。
第１段目の単位シフトレジスタに設けられる選択トランジスタは、第３トランジスタを駆動するものであり、最後段の単位シフトレジスタに設けられる選択トランジスタは、第４トランジスタを駆動するものである。第１および第２電圧信号（Ｖｂｕｆ，Ｖｄｉｓ）は、走査方向が切り換わらない限り一定レベルに維持される直流的な信号である。従って、それに制御される上記４つの選択トランジスタ（Ｍ８〜Ｍ１０）にもしきい値電圧のシフトが生じる。
選択トランジスタはソースフォロア動作するため、しきい値電圧のシフトが生じるとそのシフト分だけ第１段目の第３トランジスタおよび最後段の第４トランジスタのゲートに供給される信号のレベルが下がり、それらの駆動能力が低下する。そうなると、第１段目あるいは最後段の第１トランジスタ（Ｍ１）のゲート（第１ノード）が充分に充電されなくなり、当該第１トランジスタの駆動能力が低下する。その結果、第１段目あるいは最後段の単位シフトレジスタにおいて、ゲート線の充電能力が低下してしまう。またそれによって信号のシフト動作が正常に行われなくなることも懸念される。
トランジスタのしきい値電圧シフトは、特許文献２の図１６のダミー段（ダミーステージ０，１）の回路においても問題を生じさせる。例えば第１ダミー段（同図１８）では、その第１トランジスタ（Ｍ１）のゲートは、第１段目の出力信号が入力されると充電され、スタート信号が入力されたときに放電される。よって順方向走査時には、第１ダミー段の第１トランジスタのゲートが約１フレーム期間（約１６ｍｓ）、直流的に正バイアスされる動作が連続的に行われ、次第にその駆動能力が低下する。
そうなると、その後に逆方向走査に切り換わったとき、第１ダミー段は、第１段目の第３トランジスタのゲートへ、充分な充電能力を有する信号（逆方向走査時のエンド信号）を供給することができない。その結果、第１段目の第１トランジスタのゲート（第１ノード）を充分に放電することができなくなり、当該第１トランジスタがオフにならずに第１段目から誤信号が出力される。なお、逆方向走査時には、第２ダミー段（図２１）にて同様の問題が生じるため、逆方向走査から順方向走査に切り換わったときに、最後段から誤信号が出力されるようになる。
本発明は以上のような課題を解決するために成されたものであり、１種類のスタート信号のみを用いて動作可能な双方向シフトレジスタにおいて、それを構成するトランジスタのしきい値電圧シフトに起因する誤動作の発生を抑制することを目的とする。
本発明に係るゲート線駆動回路は、表示パネルのゲート線を駆動し、信号のシフト方向を変更可能な多段のシフトレジスタと、前記多段のシフトレジスタの最前段のさらに前段に設けられたダミーのシフトレジスタである第１ダミー段と、前記多段のシフトレジスタの最後段のさらに次段に設けられたダミーのシフトレジスタである第２ダミー段とを備えるゲート線駆動回路であって、前記第１ダミー段は、前記最前段から前記最後段へ向けて信号をシフトさせる順方向走査時には信号を出力せず、前記最後段から前記最前段へ向けて信号をシフトさせる逆方向走査時には、前記最前段の出力信号に応じて第１ダミー信号を出力し、前記第２ダミー段は、前記逆方向走査時には信号を出力せず、前記順方向走査時には、前記最後段の出力信号に応じて第２ダミー信号を出力し、前記第１ダミー信号は、前記逆方向走査時に、前記最前段の動作を終了させるエンド信号として用いられ、前記第２ダミー信号は、前記順方向走査時に、前記最後段の動作を終了させるエンド信号として用いられるものである。
本発明によれば、第１ダミー段は、順方向走査時には信号を出力せず、第２ダミー段は、逆方向走査時には信号を出力しないので、第１および第２ダミー段の出力端子を充電するトランジスタのしきい値電圧シフトを抑えることができる。
本発明の実施の形態に係る表示装置の構成を示す概略ブロック図である。 実施の形態１に係る双方向単位シフトレジスタを用いたゲート線駆動回路の構成例を示すブロック図である。 実施の形態１に係る単位シフトレジスタおよびダミー段の回路構成を示す図である。 実施の形態１に係る単位シフトレジスタの回路構成を示す図である。 実施の形態１に係る単位シフトレジスタおよびダミー段の回路構成を示す図である。 実施の形態１に係るゲート線駆動回路の順方向走査時の動作を示すタイミング図である。 実施の形態１に係るゲート線駆動回路の逆方向走査時の動作を示すタイミング図である。 実施の形態２に係るダミー段の回路構成を示す図である。 実施の形態３に係るダミー段の回路構成を示す図である。 実施の形態３に係るゲート線駆動回路の順方向走査時の動作を示すタイミング図である。 実施の形態３に係るゲート線駆動回路の逆方向走査時の動作を示すタイミング図である。 実施の形態４に係るダミー段の回路構成を示す図である。 実施の形態５に係る双方向単位シフトレジスタを用いたゲート線駆動回路の構成例を示すブロック図である。 実施の形態５に係る単位シフトレジスタおよびダミー段の回路構成を示す図である。 実施の形態５に係る単位シフトレジスタの回路構成を示す図である。 実施の形態５に係る単位シフトレジスタおよびダミー段の回路構成を示す図である。 実施の形態５に係る単位シフトレジスタの変形例を説明するための図である。 実施の形態５に係るダミー段の変形例を示す図である。 実施の形態５に係るダミー段の変形例を示す図である。 実施の形態５に係るダミー段の変形例を示す図である。 実施の形態６に係る単位シフトレジスタおよびダミー段の回路構成を示す図である。 実施の形態６に係る単位シフトレジスタの回路構成を示す図である。 実施の形態６に係る単位シフトレジスタおよびダミー段の回路構成を示す図である。 実施の形態６に係るダミー段の変形例を示す図である。 実施の形態６に係るダミー段の変形例を示す図である。 実施の形態６に係るダミー段の変形例を示す図である。 実施の形態７に係るダミー段の変形例を説明するための図である。
以下、本発明の実施の形態を図面を参照しながら説明する。なお、説明が重複して冗長になるのを避けるため、各図において同一または相当する機能を有する要素には同一符号を付してある。
＜実施の形態１＞
図１は、本発明の実施の形態１に係る表示装置の構成を示す概略ブロック図であり、表示装置の代表例として液晶表示装置１０の全体構成を示している。
液晶表示装置１０は、液晶アレイ部２０と、ゲート線駆動回路（走査線駆動回路）３０と、ソースドライバ４０とを備える。後の説明により明らかになるが、本発明の実施の形態に係る双方向シフトレジスタはゲート線駆動回路３０に搭載される。
液晶アレイ部２０は、行列状に配設された複数の画素２５を含む。画素の行（以下「画素ライン」とも称する）の各々にはそれぞれゲート線ＧＬ1，ＧＬ2，…（総称「ゲート線ＧＬ」）が配設され、また、画素の列（以下「画素列」とも称する）の各々にはそれぞれデータ線ＤＬ1，ＤＬ2，…（総称「データ線ＤＬ」）がそれぞれ設けられる。図１には、第１行の第１列および第２列の画素２５、並びにこれに対応するゲート線ＧＬ1およびデータ線ＤＬ1，ＤＬ2が代表的に示されている。
各画素２５は、対応するデータ線ＤＬと画素ノードＮｐとの間に設けられる画素スイッチ素子２６と、画素ノードＮｐおよび共通電極ノードＮＣの間に並列に接続されるキャパシタ２７および液晶表示素子２８とを有している。画素ノードＮｐと共通電極ノードＮＣとの間の電圧差に応じて、液晶表示素子２８中の液晶の配向性が変化し、これに応答して液晶表示素子２８の表示輝度が変化する。これにより、データ線ＤＬおよび画素スイッチ素子２６を介して画素ノードＮｐへ伝達される表示電圧によって、各画素の輝度をコントロールすることが可能となる。即ち、最大輝度に対応する電圧差と最小輝度に対応する電圧差との間の中間的な電圧差を、画素ノードＮｐと共通電極ノードＮＣとの間に印加することによって、中間的な輝度を得ることができる。従って、上記表示電圧を段階的に設定することにより、階調的な輝度を得ることが可能となる。
ゲート線駆動回路３０は、所定の走査周期に基づき、ゲート線ＧＬを順に選択して駆動する。本実施の形態では、ゲート線駆動回路３０は双方向シフトレジスタにより構成されており、ゲート線ＧＬを活性化させる順番の向きを切り替えることができる。画素スイッチ素子２６のゲート電極は、それぞれ対応するゲート線ＧＬと接続される。特定のゲート線ＧＬが選択されている間は、それに接続する各画素において、画素スイッチ素子２６が導通状態になり画素ノードＮｐが対応するデータ線ＤＬと接続される。そして、画素ノードＮｐへ伝達された表示電圧がキャパシタ２７によって保持される。一般的に、画素スイッチ素子２６は、液晶表示素子２８と同一の絶縁体基板（ガラス基板、樹脂基板等）上に形成されるＴＦＴで構成される。
ソースドライバ４０は、Ｎビットのデジタル信号である表示信号ＳＩＧによって段階的に設定される表示電圧を、データ線ＤＬへ出力するためのものである。ここでは一例として、表示信号ＳＩＧは６ビットの信号であり、表示信号ビットＤＢ０〜ＤＢ５から構成されるものとする。６ビットの表示信号ＳＩＧに基づくと、各画素において、２6＝６４段階の階調表示が可能となる。さらに、Ｒ（Red）、Ｇ（Green）およびＢ（Blue）の３つの画素により１つのカラー表示単位を形成すれば、約２６万色のカラー表示が可能となる。
また、図１に示すように、ソースドライバ４０は、シフトレジスタ５０と、データラッチ回路５２，５４と、階調電圧生成回路６０と、デコード回路７０と、アナログアンプ８０とから構成されている。
表示信号ＳＩＧにおいては、各々の画素２５の表示輝度に対応する表示信号ビットＤＢ０〜ＤＢ５がシリアルに生成される。すなわち、各タイミングにおける表示信号ビットＤＢ０〜ＤＢ５は、液晶アレイ部２０中のいずれか１つの画素２５における表示輝度を示している。
シフトレジスタ５０は、表示信号ＳＩＧの設定が切り換わる周期に同期したタイミングで、データラッチ回路５２に対して、表示信号ビットＤＢ０〜ＤＢ５の取り込みを指示する。データラッチ回路５２は、シリアルに生成される表示信号ＳＩＧを順に取り込み、１つの画素ライン分の表示信号ＳＩＧを保持する。
データラッチ回路５４に入力されるラッチ信号ＬＴは、データラッチ回路５２に１つの画素ライン分の表示信号ＳＩＧが取り込まれるタイミングで活性化する。データラッチ回路５４はそれに応答して、そのときデータラッチ回路５２に保持されている１つの画素ライン分の表示信号ＳＩＧを取り込む。
階調電圧生成回路６０は、高電圧ＶＤＨおよび低電圧ＶＤＬの間に直列に接続された６３個の分圧抵抗で構成され、６４段階の階調電圧Ｖ１〜Ｖ６４をそれぞれ生成する。
デコード回路７０は、データラッチ回路５４に保持されている表示信号ＳＩＧをデコードし、当該デコード結果に基づいて各デコード出力ノードＮｄ1，Ｎｄ2，…（総称「デコード出力ノードＮｄ」）に出力する電圧を、階調電圧Ｖ１〜Ｖ６４のうちから選択して出力する。
その結果、デコード出力ノードＮｄには、データラッチ回路５４に保持された１つの画素ライン分の表示信号ＳＩＧに対応した表示電圧（階調電圧Ｖ１〜Ｖ６４のうちの１つ）が同時に（パラレルに）出力される。なお、図１においては、第１列目および第２列目のデータ線ＤＬ1，ＤＬ2に対応するデコード出力ノードＮｄ1，Ｎｄ2が代表的に示されている。
アナログアンプ８０は、デコード回路７０からデコード出力ノードＮｄ1，Ｎｄ2，…に出力された各表示電圧に対応したアナログ電圧を、それぞれデータ線ＤＬ1，ＤＬ2，…に出力する。
ソースドライバ４０が、所定の走査周期に基づいて、一連の表示信号ＳＩＧに対応する表示電圧を１画素ライン分ずつデータ線ＤＬへ出力し、ゲート線駆動回路３０がその走査周期に同期してゲート線ＧＬ1，ＧＬ2，…をこの順あるいはその逆順に駆動することにより、液晶アレイ部２０に表示信号ＳＩＧに基づいた画像あるいはその反転画像の表示が成される。
なお、図１には、ゲート線駆動回路３０およびソースドライバ４０が液晶アレイ部２０と一体的に形成された液晶表示装置１０の構成例を示したが、ゲート線駆動回路３０と液晶アレイ部２０とを一体的に形成し、ソースドライバ４０については液晶アレイ部２０の外部回路として設ける、あるいはゲート線駆動回路３０、およびソースドライバ４０については液晶アレイ部２０の外部回路として設けることも可能である。
図２は、ゲート線駆動回路３０の構成を示す図である。このゲート線駆動回路３０は、１種類のスタート信号を用いて動作可能であり、複数段の双方向シフトレジスタにより構成されている。即ち、当該ゲート線駆動回路３０は縦続接続（カスケード接続）したｎ個の双方向単位シフトレジスタＳＲ1，ＳＲ2，ＳＲ3，ＳＲ4，…，ＳＲnから成っている（以下、縦続接続するシフトレジスタＳＲ1，ＳＲ2，…，ＳＲnを「単位シフトレジスタＳＲ」と総称する）。
単位シフトレジスタＳＲは、１つの画素ライン即ち１つのゲート線ＧＬ毎に１つずつ設けられ、それぞれのゲート線ＧＬは、対応する単位シフトレジスタＳＲの出力端子ＯＵＴに接続される。つまり、単位シフトレジスタＳＲの出力端子ＯＵＴに出力される信号（出力信号）が、ゲート線ＧＬを活性化するための垂直（水平）走査パルスとなる。
ゲート線駆動回路３０では、それらｎ個の単位シフトレジスタＳＲ1〜ＳＲnがゲート線を駆動することになる。第１段目の単位シフトレジスタＳＲ1のさらに前段には、ダミーのシフトレジスタであるダミー段ＳＲＤ１が接続され、また最後段の単位シフトレジスタＳＲnのさらに次段には、ダミーのシフトレジスタであるダミー段ＳＲＤ２が接続される。以下、ダミー段ＳＲＤ１，ＳＲＤ２を除くゲート線を駆動するための単位シフトレジスタＳＲ1〜ＳＲnを、「ゲート線駆動段」と総称することもある。
図２の如く、ゲート線駆動段の単位シフトレジスタＳＲのそれぞれは、第１入力端子ＩＮ１、第２入力端子ＩＮ２、出力端子ＯＵＴ、第１クロック端子ＣＫ１、第２クロック端子ＣＫ２、第１電圧信号端子Ｔ１および第２電圧信号端子Ｔ２を有している。
但し、ゲート線駆動段の最前段および最後段である単位シフトレジスタＳＲ1，ＳＲnは、さらにリセット端子ＲＳＴを備えている。また、ダミー段ＳＲＤ１，ＳＲＤ２はそれぞれ、入力端子ＩＮ、出力端子ＯＵＴ、第１クロック端子ＣＫ１、第２クロック端子ＣＫ２およびリセット端子ＲＳＴを有している。単位シフトレジスタＳＲ1，ＳＲnおよびダミー段ＳＲＤ１，ＳＲＤ２に設けられたリセット端子ＲＳＴは、それら各々を後述の「リセット状態」にするための制御端子である。
クロック発生器３１は、互いに位相が異なる２相のクロック信号ＣＬＫ，／ＣＬＫを、ゲート線駆動段およびダミー段ＳＲＤ１，ＳＲＤ２に供給するものである。これらクロック信号ＣＬＫ，／ＣＬＫは、互いに相補関係にあり、表示装置の走査周期に同期したタイミングで交互に活性化するよう制御されている（互いの活性期間は重ならない）。
ゲート線駆動段の各単位シフトレジスタＳＲおよびダミー段ＳＲＤ１，ＳＲＤ２の第１および第２クロック端子ＣＫ１，ＣＫ２には、クロック発生器３１が出力するクロック信号ＣＬＫ，／ＣＬＫが供給される。奇数段の単位シフトレジスタＳＲ1，ＳＲ3，…，ＳＲn-1とダミー段ＳＲＤ２では、第１クロック端子ＣＫ１にクロック信号ＣＬＫが、第２クロック端子ＣＫ２にクロック信号／ＣＬＫがそれぞれ入力される。偶数段の単位シフトレジスタＳＲ2，ＳＲ4，…，ＳＲnおよびダミー段ＳＲＤ１では、反対に第１クロック端子ＣＫ１にクロック信号／ＣＬＫが、第２クロック端子ＣＫ２にクロック信号ＣＬＫがそれぞれ入力される。
電圧信号発生器３３は、双方向シフトレジスタにおける信号のシフト方向（走査方向）を決定する第１電圧信号Ｖｎおよび第２電圧信号Ｖｒを生成する。電圧信号発生器３３は、前段から後段への向き（順方向）すなわち単位シフトレジスタＳＲ1，ＳＲ2，ＳＲ3，…の順に信号をシフトさせる場合に、第１電圧信号ＶｎをＨレベルにし（活性化）、第２電圧信号ＶｒをＬレベルにする。逆に、後段から前段への向き（逆方向）すなわち単位シフトレジスタＳＲn，ＳＲn-1，ＳＲn-2，…の順に信号をシフトさせる場合には、第２電圧信号ＶｒをＨレベル（活性化）、第１電圧信号ＶｎをＬレベルにする。つまり第１および第２電圧信号Ｖｎ，Ｖｒは互いに相補な関係になる。第１電圧信号Ｖｎは、各単位シフトレジスタＳＲの第１電圧信号端子Ｔ１に入力され、第２電圧信号Ｖｒは、各単位シフトレジスタＳＲの第２電圧信号端子Ｔ２に入力される。
スタート信号発生器３２は、第１および第２制御信号ＳＴｎ，ＳＴｒを生成する。第１および第２制御信号ＳＴｎ，ＳＴｒは、走査方向に応じて片方がスタート信号となり、他方はＬレベルに固定される信号である。第１制御信号ＳＴｎは、ゲート線駆動段の最前段である単位シフトレジスタＳＲ1の第１入力端子ＩＮ１に入力され、第２制御信号ＳＴｒは、ゲート線駆動段の最後段である単位シフトレジスタＳＲnの第２入力端子ＩＮ２に入力される。順方向走査時には、第１制御信号ＳＴｎがスタート信号となり、第２制御信号ＳＴｒはＬレベルに固定される。逆方向走査時には、第２制御信号ＳＴｒがスタート信号となり、第１制御信号ＳＴｎはＬレベルに固定される。
Ｌレベルに固定される信号は低電位側電源（後述の電位ＶＳＳの供給源）から供給することができるので、スタート信号発生器３２は、順方向走査時および逆方向走査時に、それぞれ１種類のスタート信号のみを生成することになる。つまり、この双方向シフトレジスタの動作には、信号のシフト動作を終了させるためのエンド信号が不要である。その理由は、順方向走査時にはダミー段ＳＲＤ２の出力信号Ｄ２（以下「ダミー信号Ｄ２」）がエンド信号として機能し、逆方向走査時にはダミー段ＳＲＤ１の出力信号Ｄ１（以下「ダミー信号Ｄ１」）がエンド信号として機能するからである。
クロック発生器３１、スタート信号発生器３２、電圧信号発生器３３が生成するクロック信号ＣＬＫ，／ＣＬＫ、第１および第２制御信号ＳＴｎ，ＳＴｒおよび第１および第２電圧信号Ｖｎ，Ｖｒは、各々のプログラムあるいは配線の接続変更により、走査方向に応じて互いに交換できるようになっている。配線の接続変更による交換は、表示装置の製造前に走査方向を固定するような場合に有効である。またプログラムによる交換は、表示装置の製造後にシフト方向を固定する、あるいは表示装置の使用中に走査方向を変更可能にする場合に有効である。
図２のように、各単位シフトレジスタＳＲの出力端子ＯＵＴは、自己の次段の第１入力端子ＩＮ１、および自己の前段の第２入力端子ＩＮ２に接続する。言い換えれば、各単位シフトレジスタＳＲの第１入力端子ＩＮ１は、自己の前段の出力端子ＯＵＴに接続され、第２入力端子ＩＮ２は自己の後段の出力端子ＯＵＴに接続される。それにより単位シフトレジスタＳＲは双方向に縦続接続することになる。
但し、単位シフトレジスタＳＲ1においては、出力端子ＯＵＴが単位シフトレジスタＳＲ2の第１入力端子ＩＮ１とダミー段ＳＲＤ１の入力端子ＩＮに接続され、第１入力端子ＩＮ１には上述のとおり第１制御信号ＳＴｎが入力され、リセット端子ＲＳＴがダミー段ＳＲＤ１の出力端子ＯＵＴに接続される。またダミー段ＳＲＤ１のリセット端子ＲＳＴには、その第２クロック端子ＣＫ２と同じくクロック信号ＣＬＫが入力される。
一方、単位シフトレジスタＳＲnにおいては、出力端子ＯＵＴが単位シフトレジスタＳＲn-1の第１入力端子ＩＮ２とダミー段ＳＲＤ２の入力端子ＩＮに接続され、第１入力端子ＩＮ１には上述のとおり第２制御信号ＳＴｒが入力され、リセット端子ＲＳＴがダミー段ＳＲＤ２の出力端子ＯＵＴに接続される。またダミー段ＳＲＤ２のリセット端子ＲＳＴには、その第２クロック端子ＣＫ２と同じくクロック信号／ＣＬＫが入力される。
本実施の形態においては、ゲート線駆動段およびダミー段ＳＲＤ１，ＳＲＤ２を構成するトランジスタは、全て同一導電型の電界効果トランジスタであり、ここでは全てＮ型のａ−Ｓｉ ＴＦＴであるものとする。Ｎ型ＴＦＴは、ゲートがＨレベルになると活性（オン）状態となり、Ｌレベルで非活性（オフ）状態となる。ただし、単位シフトレジスタおよびダミーシフトレジスタはＰ型トランジスタで構成することも可能である。Ｐ型トランジスタの場合はゲートがＬレベルになると活性（オン）状態となり、Ｈレベルで非活性（オフ）状態となる。また本発明の適用はａ−Ｓｉ ＴＦＴに限定されるものではなく、例えば有機ＴＦＴ等で構成された単位シフトレジスタＳＲに対しても適用可能である。
図３〜図５は、本実施の形態に係るゲート線駆動回路３０の具体的回路構成を示す図である。図３は、ダミー段ＳＲＤ１およびゲート線駆動段の最前の２段（単位シフトレジスタＳＲ1，ＳＲ2）を示している。図４は、ゲート線駆動段の中間段として第ｋ−１段目から第ｋ＋１段目まで（単位シフトレジスタＳＲk-1，ＳＲk，ＳＲk+1）を示している。また図５は、ゲート線駆動段の最後の２段（単位シフトレジスタＳＲn-1，ＳＲn）およびダミー段ＳＲＤ２を示している。
ゲート線駆動段の最前段および最後段（単位シフトレジスタＳＲ1，ＳＲn）と、中間段（単位シフトレジスタＳＲ2〜ＳＲn-1）と、ダミー段ＳＲＤ１，ＳＲＤ２とでは、それぞれ少しずつ回路構成が異なっている。但し図３〜図５では、それらにおいて同様に機能する要素には同一の符号を付してある。
まずゲート線駆動段の中間段（第２段目〜第ｎ−１段目）の単位シフトレジスタＳＲの構成について説明する。中間段の単位シフトレジスタＳＲは、全て同じ構成を有しているので、ここでは代表的に、図４に示す単位シフトレジスタＳＲkについて説明する。
図４の如く、単位シフトレジスタＳＲkは、既に図２で示した第１，第２入力端子ＩＮ１，ＩＮ２、出力端子ＯＵＴ、第１および第２クロック端子ＣＫ１，ＣＫ２および第１，第２電圧信号端子Ｔ１，Ｔ２の他に、低電位側電源電位ＶＳＳが供給される第１電源端子Ｓ１を有している。以下の説明では、低電位側電源電位ＶＳＳを回路の基準電位（＝０Ｖ）とする。但し実使用では、画素に書き込まれるデータの電圧を基準にして基準電位が設定され、例えば高電位側電源電位（ＶＤＤ）は１７Ｖ、低電位側電源電位（ＶＳＳ）は−１２Ｖなどと設定される。
図４に示すように、単位シフトレジスタＳＲkの出力段は、出力端子ＯＵＴと第１クロック端子ＣＫ１との間に接続するトランジスタＱ１および、共に出力端子ＯＵＴと第１電源端子Ｓ１との間に接続するトランジスタＱ２，Ｑ７により構成されている。即ち、トランジスタＱ１は、第１クロック端子ＣＫ１に入力されるクロック信号を出力端子ＯＵＴに供給するものであり、トランジスタＱ２，Ｑ７はそれぞれ、第１電源端子Ｓ１の電位（低電位側電源電位ＶＳＳ）を出力端子ＯＵＴに供給することで出力端子ＯＵＴを放電するものである。ここでトランジスタＱ１のゲート（制御電極）が接続するノードを「ノードＮ１」、トランジスタＱ２のゲートが接続するノードを「ノードＮ２」と定義する。
トランジスタＱ１のゲート・ソース間すなわちノードＮ１と出力端子ＯＵＴとの間には容量素子Ｃ１が設けられている。この容量素子Ｃ１は、出力端子ＯＵＴのレベル上昇に伴うノードＮ１の昇圧効果を高めるためのものである。
ノードＮ１と第１電圧信号Ｖｎが入力される第１電圧信号端子Ｔ１との間には、ゲートが第１入力端子ＩＮ１に接続したトランジスタＱ３が接続し、またノードＮ１と第２電圧信号Ｖｒが入力される第２電圧信号端子Ｔ２との間には、ゲートが第２入力端子ＩＮ２に接続したトランジスタＱ４が接続する。即ち、トランジスタＱ３は、第１入力端子ＩＮ１に入力される信号（第１入力信号）に基づいて、第１電圧信号ＶｎをノードＮ１に供給するものである。またトランジスタＱ４は、第２入力端子ＩＮ２に入力される信号（第２入力信号）に基づいて、第２電圧信号ＶｒをノードＮ１に供給するものである。
また単位シフトレジスタＳＲkは、共にノードＮ１を入力端とする２つのインバータを備えている。その一つはトランジスタＱ６と容量素子Ｃ２とから成るインバータ（以下「第１インバータ」）であり、もう一つはトランジスタＱ９と容量素子Ｃ３とから成るインバータ（以下「第２インバータ」）である。
第１インバータにおいて、トランジスタＱ６は、ノードＮ２と第１電源端子Ｓ１との間に接続し、そのゲートがノードＮ１に接続する。容量素子Ｃ２は、ノードＮ２と第１クロック端子ＣＫ１との間に接続される。即ち第１インバータは、容量素子Ｃ２を負荷素子とする容量性負荷型のインバータであり、ノードＮ１を入力端とし、ノードＮ２を出力端としている。但し当該第１インバータは、第１クロック端子ＣＫ１に入力されるクロック信号が電源として供給されている点で、通常のインバータとは異なっている。つまり当該第１インバータは、第１クロック端子ＣＫ１に入力されるクロック信号により活性化される交流的な動作を行う。そのため容量素子Ｃ２は、第１インバータの負荷素子であると共に、その出力端（ノードＮ２）と第１クロック端子ＣＫ１との間の結合容量としても機能する。
一方、第２インバータにおいては、トランジスタＱ９は、当該第２インバータの出力端となるノード（「ノードＮ３」と定義する）と、第１電源端子Ｓ１との間に接続し、そのゲートがノードＮ１に接続する。容量素子Ｃ３は、ノードＮ３と第２クロック端子ＣＫ２との間に接続される。即ち第２インバータは、容量素子Ｃ３を負荷素子とする容量性負荷型のインバータであり、ノードＮ１を入力端とし、ノードＮ３を出力端としている。但し当該第２インバータは、第２クロック端子ＣＫ２に入力されるクロック信号が電源として供給される点で、通常のインバータとは異なっている。つまり当該第２インバータは、第２クロック端子ＣＫ２に入力されるクロック信号により活性化される交流的な動作を行う。そのため容量素子Ｃ３は、第２インバータの負荷素子であると共に、その出力端（ノードＮ３）と第２クロック端子ＣＫ２との間の結合容量としても機能する。
第１インバータの出力端は、ノードＮ１と第１電源端子Ｓ１との間に接続したトランジスタＱ５のゲートに接続される。また第２インバータの出力端は、同じくノードＮ１と第１電源端子Ｓ１との間に接続したトランジスタＱ８のゲートに接続される。つまりこれらトランジスタＱ５，Ｑ８は、それぞれノードＮ１のレベルを第１および第２インバータが反転させたレベルに基づいて制御され、ノードＮ１を放電するトランジスタである。
また第１インバータの出力端は、単位シフトレジスタＳＲkの出力端子ＯＵＴを放電（プルダウン）する出力プルダウントランジスタであるトランジスタＱ２のゲートノード（ノードＮ２）である。つまりトランジスタＱ２も、ノードＮ１のレベルを第１インバータが反転させたレベルに基づいて制御されている。よって第１インバータは、出力プルダウントランジスタ（トランジスタＱ２）を駆動するための「プルダウン駆動回路」（特許文献２の図１７におけるトランジスタＭ６，Ｍ７から成るインバータに相当）としても機能している。一方、トランジスタＱ２に並列に接続したもう一つの出力プルダウントランジスタであるトランジスタＱ７のゲートは、第２クロック端子ＣＫ２に接続される。
次に図３および図５を参照し、ゲート線駆動段の最前段および最後段である単位シフトレジスタＳＲ1，ＳＲnの構成について説明する。図３および図５から分かるように、単位シフトレジスタＳＲ1，ＳＲnは共に同じ回路構成を有しており、それは上で説明した中間段の単位シフトレジスタＳＲkに類似している。即ち、単位シフトレジスタＳＲ1，ＳＲnは、中間段の単位シフトレジスタＳＲkの回路に対し、ノードＮ１と第１電源端子Ｓ１との間に接続し、ゲートがリセット端子ＲＳＴに接続したトランジスタＱ１０をさらに備えるものである。
続いて、ダミー段ＳＲＤ１，ＳＲＤ２の構成について説明する。図３および図５から分かるように、ダミー段ＳＲＤ１，ＳＲＤ２は共に同じ回路構成を有しており、それらも中間段の単位シフトレジスタＳＲkに類似している。即ち、ダミー段ＳＲＤ１，ＳＲＤ２は、中間段の単位シフトレジスタＳＲkの回路に対し、第２インバータ（容量素子Ｃ３およびトランジスタＱ９）およびトランジスタＱ８が省略され、且つ、トランジスタＱ３，Ｑ４に代えて下記のトランジスタＱ３Ｄ，Ｑ４Ｄを備えるものである。
トランジスタＱ３Ｄ，Ｑ４Ｄは、共にノードＮ１と入力端子ＩＮとの間に接続している。そのうちトランジスタＱ３Ｄのゲートは入力端子ＩＮに接続する（即ちトランジスタＱ３Ｄは、入力端子ＩＮ側がアノード、ノードＮ１側がカソードとなるようにダイオード接続されている）。よってトランジスタＱ３Ｄは、入力端子ＩＮに入力される信号に応じてノードＮ１を充電するように機能する。一方、トランジスタＱ４Ｄのゲートはリセット端子ＲＳＴに接続される。よってトランジスタＱ４Ｄは、入力端子ＩＮがＬレベルのときにクロック信号ＣＬＫに応じてノードＮ１を放電するように機能する。
実施の形態１に係るゲート線駆動回路３０の動作を説明する。以下では簡単のため、クロック信号ＣＬＫ，／ＣＬＫ、第１および第２制御信号ＳＴｎ，ＳＴｒ、並びに第１および第２電圧信号Ｖｎ，ＶｒのＨレベルおよびＬレベルの電位はそれぞれ互いに等しいものとし、そのＨレベルの電位は高電位側電源電位ＶＤＤ、Ｌレベルの電位は低電位側電源電位ＶＳＳであるとする。また電位ＶＳＳは０Ｖとする。さらに、単位シフトレジスタＳＲおよびダミー段ＳＲＤ１，ＳＲＤ２を構成するトランジスタのしきい値電圧は全て等しいと仮定し、その値をＶｔｈとする。
以下では説明の便宜のため、クロック信号ＣＬＫの活性期間（Ｈレベルになる期間）とクロック信号／ＣＬＫの活性期間との間に一定の間隔を設けた例を示すが、この間隔は無くてもよい。即ち、クロック信号ＣＬＫが立ち上がるのと同時にクロック信号／ＣＬＫが立ち下がり、クロック信号ＣＬＫが立ち下がるのと同時にクロック信号／ＣＬＫが立ち上がるような２相クロックでよい。
まず図４を参照し、ゲート線駆動段の中間段である第ｋ段目の単位シフトレジスタＳＲkの順方向走査時の動作を説明する。順方向走査時には、電圧信号発生器３３から供給される第１電圧信号ＶｎはＨレベル（ＶＤＤ）であり、第２電圧信号ＶｒはＬレベル（ＶＳＳ）である。
ここで、単位シフトレジスタＳＲkの第１クロック端子ＣＫ１には、図４の如くクロック信号ＣＬＫが入力され、第２クロック端子ＣＫ２にはクロック信号／ＣＬＫが入力されるものと仮定する（図２の奇数段に相当）。また、第ｉ段目の単位シフトレジスタＳＲiの出力信号をＧiと表す。
初期状態として、単位シフトレジスタＳＲkのノードＮ１が充電されておらずＬレベルである状態（ノードＮ１がＬレベルの状態を「リセット状態」と称する）を仮定する。ノードＮ１がＬレベルのときにはトランジスタＱ６，Ｑ９はオフであるので、ノードＮ２，Ｎ３はフローティング状態になるが、初期状態ではその両者ともＬレベルであると仮定する。またこのときクロック信号ＣＬＫ，／ＣＬＫはいずれもＬレベルであるとする。
そしてクロック信号／ＣＬＫの立ち上がりのタイミングで、前段の単位シフトレジスタＳＲk-1から出力信号Ｇk-1が出力され、単位シフトレジスタＳＲ1の第１入力端子ＩＮ１に入力されたとする。
すると単位シフトレジスタＳＲkでは、トランジスタＱ３がオンし、ノードＮ１が充電されてＨレベル（ＶＤＤ−Ｖｔｈ）になる（ノードＮ１がＨレベルの状態を「セット状態」と称する）。応じてトランジスタＱ１がオンになる。この時点ではクロック信号ＣＬＫはＬレベルであるので、トランジスタＱ１がオンすることにより、出力端子ＯＵＴは低インピーダンスのＬレベルになる。またクロック信号／ＣＬＫがＨレベルであるのでトランジスタＱ７がオンになり、これも出力端子ＯＵＴを低インピーダンスでＬレベルにするように働く。
このとき、容量素子Ｃ２およびトランジスタＱ６から成る第１インバータは、電源（クロック信号ＣＬＫ）が供給されておらず非活性状態にある。しかし、ノードＮ１がＨレベルになったことで、トランジスタＱ６がオンするため、その出力端であるノードＮ２は低インピーダンスでＬレベルになる。よってトランジスタＱ２，Ｑ５はオフを維持する。
一方、容量素子Ｃ３およびトランジスタＱ９から成る第２インバータには電源（クロック信号／ＣＬＫ）が供給されるため活性状態になる。その入力端であるノードＮ１がＨレベルであるのでトランジスタＱ９はオンになり、その出力端であるノードＮ３が低インピーダンスでＬレベルになる。よってトランジスタＱ８はオフを維持する。
その後クロック信号／ＣＬＫおよび前段の出力信号Ｇk-1がＬレベルになると、トランジスタＱ３はオフになるが、ノードＮ１はフローティング状態でＨレベル（ＶＤＤ−Ｖｔｈ）に維持される。またトランジスタＱ７もオフになるが、トランジスタＱ１がオンを維持するため、出力端子ＯＵＴは低インピーダンスのＬレベルに維持される。またこのとき第１および第２インバータは非活性状態になるので、それらの出力端であるノードＮ２，Ｎ３は共にＬレベルを維持し、トランジスタＱ５，Ｑ８はオフを維持する。
次いでクロック信号ＣＬＫが立ち上がると、第１インバータが活性化されるが、ノードＮ１がＨレベルであるのでトランジスタＱ６はオンを維持し、ノードＮ２は低インピーダンスでＬレベルに維持される。つまりこのときトランジスタＱ１はオン、トランジスタＱ２，Ｑ７はオフである。よってクロック信号ＣＬＫの立ち上がりに伴い、出力端子ＯＵＴ（出力信号Ｇk）のレベルがＨレベルへと上昇する。出力端子ＯＵＴのレベルが上昇すると、トランジスタＱ１のゲート・チャネル間容量および容量素子Ｃ１を介した結合により、ノードＮ１のレベルが昇圧される。
ノードＮ１のレベルが昇圧されることによって、出力信号Ｇkが出力されている間もトランジスタＱ１の駆動能力は大きく保たれる。またトランジスタＱ１が非飽和動作を行うため、出力信号Ｇkのレベルはクロック信号ＣＬＫのＨレベルと同じＶＤＤにまで達する。その結果、ゲート線ＧＬkが選択状態となる。以下、単位シフトレジスタＳＲiが出力信号Ｇiを出力する期間を、単位シフトレジスタＳＲiまたはゲート線ＧＬiの「選択期間」、それ以外を「非選択期間」と称する。
そしてクロック信号ＣＬＫがＬレベルになると、それに追随して出力信号ＧkもＬレベル（ＶＳＳ）となり、ゲート線ＧＬkの選択期間が終了する。また出力信号Ｇkの立ち下がりに伴い、ノードＮ１のレベルはＶＤＤ−Ｖｔｈに戻る。
次にクロック信号／ＣＬＫが立ち上がると、このタイミングで次段の単位シフトレジスタＳＲk+1の出力信号Ｇk+1がＨレベルになる。すると単位シフトレジスタＳＲkのトランジスタＱ４がオンになり、ノードＮ１を放電して低インピーダンスのＬレベルにする。つまり単位シフトレジスタＳＲkはリセット状態に戻る。それによりトランジスタＱ１がオフになるが、ほぼ同時にトランジスタＱ７がオンになるので出力端子ＯＵＴは低インピーダンスのＬレベルに維持される。
このとき第１インバータは非活性状態であるので、ノードＮ１がＬレベルになってもノードＮ２はＬレベルから変化しない。よってトランジスタＱ２，Ｑ５はオフを維持する。一方、第２インバータは活性状態にあるので、その入力端であるノードＮ１がＬレベルになってトランジスタＱ９がオフになると、その出力端であるノードＮ３はＨレベルになる。よってトランジスタＱ８はオンになる。
そしてクロック信号／ＣＬＫおよび次段の出力信号Ｇk+1がＬレベルになると、トランジスタＱ４，Ｑ７がオフになる。また第２インバータも非活性状態になるので、ノードＮ３がＬレベルになり、トランジスタＱ８もオフになる。
しかしその直後にクロック信号ＣＬＫがＨレベルになると、第１インバータが活性化され、その出力端であるノードＮ２がＨレベルになってトランジスタＱ２，Ｑ５がオンになるので、出力端子ＯＵＴおよびノードＮ１は共に低インピーダンスでＬレベルにされる。
さらにその後、クロック信号ＣＬＫがＬレベルになると、第１インバータが非活性状態になりトランジスタＱ２，Ｑ５はオフするが、その直後にクロック信号／ＣＬＫがＨレベルになるとトランジスタＱ７がオンになると共に、第２インバータが活性化してトランジスタＱ８をオンになるので、出力端子ＯＵＴおよびノードＮ１は共に低インピーダンスでＬレベルになる。
これ以降は、再び第１入力端子ＩＮ１に前段の出力信号Ｇk-1が入力されるまで（即ち、次フレームにおける単位シフトレジスタＳＲkの選択期間まで）、クロック信号ＣＬＫの活性期間にトランジスタＱ２，Ｑ５がオンする動作と、クロック信号／ＣＬＫの活性期間にトランジスタＱ７，Ｑ８がオンする動作とが交互に繰り返される。つまり非選択期間の間、出力端子ＯＵＴおよびノードＮ１は共に低インピーダンスでＬレベルに維持される。
以上の順方向走査時の単位シフトレジスタＳＲkの動作をまとめて説明する。第１入力端子ＩＮ１に前段の出力信号Ｇk-1が入力されると、トランジスタＱ３がオンしてノードＮ１がＨレベルになる。つまり単位シフトレジスタＳＲkはセット状態になる。すると第１インバータ（容量素子Ｃ２およびトランジスタＱ６）の出力端であるノードＮ２、並びに第２インバータ（容量素子Ｃ３およびトランジスタＱ９）の出力端であるノードＮ３は、共にＬレベルに固定される。その結果トランジスタＱ２，Ｑ５，Ｑ８はオフになる。よって、次に第１クロック端子ＣＫ１のクロック信号ＣＬＫがＨレベルになるとき、出力端子ＯＵＴから出力信号Ｇkが出力される（第２クロック端子ＣＫ２には第１クロック端子ＣＫ１とは位相の異なるクロック信号／ＣＬＫが入力されるので、このときトランジスタＱ７はオフである）。
そして第２入力端子ＩＮ２に次段の出力信号Ｇk+1が入力されると、ノードＮ１はＬレベルになる。つまり単位シフトレジスタＳＲkはリセット状態になる。この状態では、第１インバータがクロック信号ＣＬＫにより活性化される間、ノードＮ２がＨレベルになり、また第２インバータがクロック信号／ＣＬＫにより活性化される間、ノードＮ３がＨレベルになる。つまりノードＮ２，Ｎ３はクロック信号ＣＬＫ，／ＣＬＫに同期して交互にＨレベルになる。よって非選択期間の出力端子ＯＵＴおよびノードＮ１は、クロック信号ＣＬＫの活性期間にトランジスタＱ５によって放電（プルダウン）され、クロック信号／ＣＬＫの活性期間にトランジスタＱ８によって放電される。よって非選択期間の殆どの期間ノードＮ１は低インピーダンスでＬレベルになる。
一方、出力端子ＯＵＴをプルダウンするトランジスタＱ２は、クロック信号ＣＬＫにより活性化される第１インバータにより駆動される。またトランジスタＱ７のゲートにはクロック信号／ＣＬＫが入力される。よって非選択期間では、出力端子ＯＵＴがトランジスタＱ２，Ｑ７によって交互に放電され、出力端子ＯＵＴは殆どの期間低インピーダンスでＬレベルになる。従ってその間、出力信号Ｇkは活性化されない。
このように動作する複数の単位シフトレジスタＳＲを図２のように縦続接続し、ゲート線駆動回路３０を構成すると、単位シフトレジスタＳＲ1の第１入力端子ＩＮ１に入力されたスタート信号としての第１制御パルスＳＴｎを切っ掛けにして、図６に示すタイミング図のように、クロック信号ＣＬＫ，／ＣＬＫに同期したタイミングで出力信号Ｇ1，Ｇ2，…が順に出力される。それによって、ゲート線駆動回路３０は、所定の走査周期でゲート線ＧＬ１，ＧＬ２，ＧＬ３…をこの順に駆動することができる。
以上のように本実施の形態の単位シフトレジスタＳＲkでは、非選択期間に出力端子ＯＵＴを放電するトランジスタＱ２，Ｑ７のゲートは、クロック信号ＣＬＫ，／ＣＬＫに同期して交互にＨレベルにされる。つまり直流的にバイアスされない。よってそれらのしきい値電圧のシフトは抑制され、駆動能力の低下が抑えられており、誤信号としての出力信号Ｇkの発生をより確実に防止することができる。
また非選択期間では、トランジスタＱ５，Ｑ８のゲートもクロック信号ＣＬＫ，／ＣＬＫに同期して交互にＨレベルにされる。つまりトランジスタＱ５，Ｑ８のゲートも直流的にバイアスされないので、そのしきい値電圧のシフトすなわち駆動能力の低下は抑制される。
トランジスタＱ５，Ｑ８は、非選択期間のノードＮ１を低インピーダンスのＬレベルに維持するように機能している。例えばノードＮ１が高インピーダンス状態になると、第１クロック端子ＣＫ１に入力されるクロック信号ＣＬＫの立ち上がり時に、トランジスタＱ１のドレイン・ゲート間のオーバラップ容量を介した結合によって、ノードＮ１のレベルが不要に上昇する。その上昇によってトランジスタＱ１がオンすると、誤信号としての出力信号Ｇｋが出力される。本実施の形態では、トランジスタＱ５，Ｑ８の駆動能力の低下が抑制されるので、この誤信号の発生をより確実に防止できる。
次に、逆方向走査時の単位シフトレジスタＳＲkの動作について説明する。ゲート線駆動回路３０が逆方向走査を行う場合には、電圧信号発生器３３は、第１電圧信号ＶｎをＬレベル（ＶＳＳ）にし、第２電圧信号ＶｒをＨレベル（ＶＤＤ）にする。つまり逆方向走査時には、順方向シフトのときとは反対に、単位シフトレジスタＳＲkのトランジスタＱ３がノードＮ１を放電（プルダウン）するトランジスタとして機能し、トランジスタＱ４がノードＮ１を充電（プルアップ）するトランジスタとして機能する。このようにトランジスタＱ３，Ｑ４の機能が入れ代わるが、単位シフトレジスタＳＲkは順方向走査時とほぼ同様の動作を行う。
即ち、逆方向走査時の単位シフトレジスタＳＲkでは、第２入力端子ＩＮ2に次段の出力信号Ｇk+1が入力されると、トランジスタＱ４がオンしてノードＮ１がＨレベルになる。つまり単位シフトレジスタＳＲkはセット状態になる。すると順方向走査時と同様に、第１インバータ（容量素子Ｃ２およびトランジスタＱ６）の出力端であるノードＮ２、並びに第２インバータ（容量素子Ｃ３およびトランジスタＱ９）の出力端であるノードＮ３は、共にＬレベルに固定される。その結果トランジスタＱ２，Ｑ５，Ｑ８はオフになる。よって、次に第１クロック端子ＣＫ１のクロック信号ＣＬＫがＨレベルになるとき、出力端子ＯＵＴから出力信号Ｇkが出力される（第２クロック端子ＣＫ２には第１クロック端子ＣＫ１とは位相の異なるクロック信号／ＣＬＫが入力されるので、このときトランジスタＱ７はオフである）。
そして第１入力端子ＩＮ１に前段の出力信号Ｇk-1が入力されると、ノードＮ１はＬレベルになる。つまり単位シフトレジスタＳＲkはリセット状態になる。この状態では、順方向走査時と同様に、第１インバータがクロック信号ＣＬＫにより活性化される間、ノードＮ２がＨレベルになり、また第２インバータがクロック信号／ＣＬＫにより活性化される間、ノードＮ３がＨレベルになる。つまりノードＮ２，Ｎ３はクロック信号ＣＬＫ，／ＣＬＫに同期して交互にＨレベルになる。よって非選択期間の出力端子ＯＵＴおよびノードＮ１は、クロック信号ＣＬＫの活性期間にトランジスタＱ５によって放電（プルダウン）され、クロック信号／ＣＬＫの活性期間にトランジスタＱ８によって放電される。よって非選択期間の殆どの期間ノードＮ１は低インピーダンスでＬレベルになる。
従って、逆方向走査時のゲート線駆動回路３０では、単位シフトレジスタＳＲnの第２入力端子ＩＮ２に入力されたスタート信号としての第２制御パルスＳＴｒを切っ掛けにして、図７に示すタイミング図のように、クロック信号ＣＬＫ，／ＣＬＫに同期したタイミングで出力信号Ｇn，Ｇn-1，Ｇn-2，…が順に出力される。それによって、ゲート線駆動回路３０は、所定の走査周期でゲート線ＧＬn，ＧＬn-1，ＧＬn-2，…をこの順に、即ち順方向シフトとは逆の順に駆動することができる。
以上説明した中間段の単位シフトレジスタＳＲkの動作を踏まえ、順方向走査時における、最前段および最後段の単位シフトレジスタＳＲ1，ＳＲnおよびダミー段ＳＲＤ１，ＳＲＤ２の動作を説明する。
ダミー信号Ｄ１がＬレベルのとき、単位シフトレジスタＳＲ1のトランジスタＱ１０はオフであり、その間の単位シフトレジスタＳＲ1は、中間段の単位シフトレジスタＳＲkと同様に動作する。よって図６の如く、クロック信号／ＣＬＫの立ち上がりと共に、スタート信号としての第１制御信号ＳＴｎが単位シフトレジスタＳＲ1の入力端子ＩＮに入力されると、次にクロック信号ＣＬＫがＨレベルになるタイミングで、単位シフトレジスタＳＲ1から出力信号Ｇ1が出力される。出力信号Ｇ1は、単位シフトレジスタＳＲ2の第１入力端子ＩＮ１に入力されると共に、ダミー段ＳＲＤ１の入力端子ＩＮにも入力される。
クロック信号ＣＬＫの立ち上がり時に、ダミー段ＳＲＤ１の入力端子ＩＮに出力信号Ｇ1が入力されると、トランジスタＱ３Ｄがオンになる。トランジスタＱ４Ｄのゲートには、リセット端子ＲＳＴを介してクロック信号ＣＬＫが入力されるが、ソースにそれと同相の出力信号Ｇ1が入力されるためこのときトランジスタＱ４Ｄはオンしない。従って、ノードＮ１はトランジスタＱ３ＤによってＨレベル（ＶＤＤ−Ｖｔｈ）に充電され、トランジスタＱ１がオンする。つまりダミー段ＳＲＤ１はセット状態になる。このときダミー段ＳＲＤ１の第１インバータ（容量素子Ｃ２およびトランジスタＱ６）は非活性状態であるが、ノードＮ１がＨレベルになったことにより、トランジスタＱ６がオンするためノードＮ２は低インピーダンスでＬレベルになる。よってトランジスタＱ２がオフになる。
クロック信号ＣＬＫおよび出力信号Ｇ1がＬレベルになると、トランジスタＱ３Ｄ，Ｑ４Ｄはオフになる。また第１インバータ（容量素子Ｃ２およびトランジスタＱ６）は非活性状態であり、ノードＮ２はＬレベルなので、トランジスタＱ５もオフである。よってダミー段ＳＲＤ１のノードＮ１はフローティング状態でＨレベルに維持される。
次いでクロック信号／ＣＬＫがＨレベルになると、ダミー段ＳＲＤ１からダミー信号Ｄ１が出力される。ダミー信号Ｄ１は単位シフトレジスタＳＲ1のリセット端子ＲＳＴに入力され、単位シフトレジスタＳＲ1のトランジスタＱ１０がオンになる。その結果、単位シフトレジスタＳＲ1のノードＮ１はＬレベルになり、当該単位シフトレジスタＳＲ1はリセット状態に戻る。その結果、次フレームにおける単位シフトレジスタＳＲ1の選択期間まで、出力信号Ｇ1はＬレベルに維持される。
ダミー信号Ｄ１を出力した後のダミー段ＳＲＤ１においては、クロック信号／ＣＬＫの活性化タイミングで、第１インバータがトランジスタＱ２，Ｑ５をオンにする。またクロック信号ＣＬＫの活性化タイミングで、トランジスタＱ７，Ｑ４Ｄがオンになる。つまり次のフレーム期間に出力信号Ｇ1がＨレベルになるまでの期間、ダミー段ＳＲＤ１のノードＮ１はトランジスタＱ４Ｄ，Ｑ５によって交互に放電されてＬレベルに維持され、同じく出力端子ＯＵＴはトランジスタＱ２，Ｑ７によって交互に放電されてＬレベルに維持される。よってその間、ダミー信号Ｄ１は出力されない。
なお、ダミー信号Ｄ１が単位シフトレジスタＳＲ1のリセット端子ＲＳＴに入力されるのと同じタイミングで、単位シフトレジスタＳＲ1の第２入力端子ＩＮ２には、単位シフトレジスタＳＲ2の出力信号Ｇ2が入力される。よって、単位シフトレジスタＳＲ1のノードＮ１は、トランジスタＱ４によっても放電される。従って、理論的には順方向走査時にダミー段ＳＲＤ１がダミー信号Ｄ１を出力するまでもなく、単位シフトレジスタＳＲ1をリセット状態にすることはできる。本実施の形態において、そのような動作が行われる理由については後述する。
その後、単位シフトレジスタＳＲ1から出力信号Ｇ1が出力された後は、図６に示したように、クロック信号ＣＬＫ，／ＣＬＫに同期したタイミングで、単位シフトレジスタＳＲ2，ＳＲ3，…，ＳＲnから、順番に出力信号Ｇ2，Ｇ3，…，Ｇnが出力される。
ダミー信号Ｄ２がＬレベルのとき、単位シフトレジスタＳＲnのトランジスタＱ１０はオフであり、その間の単位シフトレジスタＳＲnは、中間段の単位シフトレジスタＳＲkと同様に動作する。よって図６の如く、クロック信号ＣＬＫの立ち上がりと共に、出力信号Ｇn-1が単位シフトレジスタＳＲnの入力端子ＩＮに入力されると、次にクロック信号／ＣＬＫがＨレベルになるタイミングで、単位シフトレジスタＳＲnから出力信号Ｇnが出力される。出力信号Ｇnは、単位シフトレジスタＳＲn-1の第２入力端子ＩＮ２に入力されると共に、ダミー段ＳＲＤ２の入力端子ＩＮにも入力される。
ダミー段ＳＲＤ２の入力端子ＩＮに出力信号Ｇnが入力されると、ダミー段ＳＲＤ２では、トランジスタＱ３ＤがオンになりノードＮ１が充電される。ダミー段ＳＲＤ２のトランジスタＱ４Ｄのゲートには、リセット端子ＲＳＴに供給されるクロック信号／ＣＬＫが入力されるが、トランジスタＱ４Ｄのソースには当該クロック信号／ＣＬＫと同相の出力信号Ｇnが入力されるので、このときトランジスタＱ４Ｄはオンしない。従って、ダミー段ＳＲＤ２のノードＮ１はトランジスタＱ３ＤによってＨレベル（ＶＤＤ−Ｖｔｈ）に充電される。即ちダミー段ＳＲＤ２はセット状態になり、そのトランジスタＱ１がオンになる。
そしてクロック信号／ＣＬＫおよび出力信号ＧnがＬレベルになると、ダミー段ＳＲＤ２のトランジスタＱ３Ｄ，Ｑ４Ｄはオフになる。また第１インバータ（容量素子Ｃ２およびトランジスタＱ６）は非活性状態であるので、トランジスタＱ５もオフである。よってダミー段ＳＲＤ２のノードＮ１はフローティング状態でＨレベルに維持される。
次いでクロック信号ＣＬＫがＨレベルになると、ダミー段ＳＲＤ２からダミー信号Ｄ２が出力される。ダミー信号Ｄ２は単位シフトレジスタＳＲnのリセット端子ＲＳＴに入力され、単位シフトレジスタＳＲnのトランジスタＱ１０がオンになる。その結果、単位シフトレジスタＳＲnのノードＮ１はＬレベルになり、当該単位シフトレジスタＳＲnはリセット状態に戻る。
ダミー信号Ｄ２を出力した後のダミー段ＳＲＤ２においては、クロック信号ＣＬＫの活性化タイミングで、第１インバータがトランジスタＱ２，Ｑ５をオンにする。またクロック信号／ＣＬＫの活性化タイミングで、トランジスタＱ７，Ｑ４Ｄがオンになる。つまり次のフレーム期間に出力信号ＧnがＨレベルになるまでの期間、ダミー段ＳＲＤ１のノードＮ１はトランジスタＱ４Ｄ，Ｑ５によって交互に放電されてＬレベルに維持され、同じく出力端子ＯＵＴはトランジスタＱ２，Ｑ７によって交互に放電されてＬレベルに維持される。よってその間、ダミー信号Ｄ２は出力されない。
このように単位シフトレジスタＳＲnが、それをリセット状態にするためのリセット端子ＲＳＴおよびトランジスタＱ１０を備えており、ダミー段ＳＲＤ２が出力するダミー信号Ｄ２がそれに入力されるので、当該ダミー信号Ｄ２を順方向走査時のエンド信号として機能させることができる。その結果、当該ゲート線駆動回路３０はスタート信号のみで動作することができる。
また、ダミー信号Ｄ１，Ｄ２をそれぞれ出力しない期間のダミー段ＳＲＤ１，ＳＲＤ２においては、ノードＮ１を放電するトランジスタＱ４Ｄ，Ｑ５のゲートおよび、出力端子ＯＵＴを放電するトランジスタＱ２，Ｑ７のゲートは、クロック信号ＣＬＫ，／ＣＬＫに同期して交互にバイアスされる。つまり継続的にバイアスされないので、それらのしきい値電圧シフトすなわち駆動能力の低下は抑えられる。よって、ノードＮ１および出力端子ＯＵＴをより確実に低インピーダンスでＬレベルに維持することができ、誤信号としてのダミー信号Ｄ２の発生を防止することができる。
なお、ゲート線駆動回路３０が逆方向走査を行う場合には、第１電圧信号ＶｎがＬレベル（ＶＳＳ）になり、第２電圧信号ＶｒがＨレベル（ＶＤＤ）になり、また第２制御パルスＳＴｒがスタート信号として、単位シフトレジスタＳＲnの第２入力端子ＩＮ２に入力される。それにより、ゲート先駆動段における信号のシフトが逆方向になるが、基本的にダミー段ＳＲＤ１，ＳＲＤ２自体は走査方向を問わず同じ動作を行う。
即ち、逆方向走査時においても、ダミー段ＳＲＤ１は、出力信号Ｇ1が出力された次のタイミングでダミー信号Ｄ１を出力し、ダミー段ＳＲＤ２は、出力信号Ｇnが出力された次のタイミングでダミー信号Ｄ２を出力する。逆方向走査時のダミー信号Ｄ１は、逆方向走査の最終段となる単位シフトレジスタＳＲ1のトランジスタＱ１０をオンにして当該単位シフトレジスタＳＲ1リセット状態にするエンド信号として機能する。
以上のように本実施の形態では、単位シフトレジスタＳＲ1，ＳＲnが、それら各々をリセット状態にするためのリセット端子ＲＳＴを備えており、それらのダミー信号Ｄ１，Ｄ２がそれぞれ入力される。よって順方向走査時には、ダミー信号Ｄ２を、単位シフトレジスタＳＲnをリセット状態にするためのエンド信号として機能させることができ、また逆方向走査時には、単位シフトレジスタＳＲ1をリセット状態にするためエンド信号として機能させることができる。その結果、当該ゲート線駆動回路３０は、順方向走査時でも逆方向走査時でも、１種類のスタート信号のみで動作することができる。
なお逆方向走査時には、ダミー信号Ｄ２が単位シフトレジスタＳＲnのリセット端子ＲＳＴに入力されるのと同じタイミングで、単位シフトレジスタＳＲnの第１入力端子ＩＮ２には、単位シフトレジスタＳＲn-1の出力信号Ｇn-1が入力される。よって、単位シフトレジスタＳＲnのノードＮ１は、トランジスタＱ３によっても放電される。従って、理論的には逆方向走査時にダミー段ＳＲＤ２がダミー信号Ｄ２を出力するまでもなく、単位シフトレジスタＳＲ1をリセット状態にすることはできる。
先に述べたように、このことは順方向走査時のダミー信号Ｄ１についても同様であった。つまり、順方向走査時のダミー信号Ｄ１並びに逆方向走査時のダミー信号Ｄ２は、必ずしもゲート先駆動段の動作に必要なものではない。しかし本実施の形態では、それらをあえて出力させている。そのようにした理由を以下に説明する。
例えば順方向走査時において、ダミー段ＳＲＤ１からダミー信号Ｄ１が出力されないようにした場合、ダミー段ＳＲＤ１のトランジスタＱ１のソースである出力端子ＯＵＴは、トランジスタＱ２、Ｑ７によって常にＬレベルに固定されることになる。また当該トランジスタＱ１のゲート（ノードＮ１）は、トランジスタＱ５によって常にＬレベルに固定される。従って、ダミー段ＳＲＤ１のトランジスタＱ１のゲートがＨレベルにバイアスされることはなく、当該トランジスタＱ１にしきい値電圧のシフトは生じない。
それに対し、ダミー段ＳＲＤ１のトランジスタＱ５は、ノードＮ１をＬレベルに維持させるために、クロック信号／ＣＬＫに応じてオン、オフを繰り返す。つまりトランジスタＱ５のゲートはクロック信号／ＣＬＫにより交流的に正バイアスされる。トランジスタＱ５はゲートが直流的にバイアスされないので、上記のとおりしきい値電圧のシフトは抑制されるが、ある程度のシフトは生じる。その結果、トランジスタＱ５の駆動能力、すなわちノードＮ１を放電（プルダウン）する能力は若干低下する。
ダミー段ＳＲＤ１において、トランジスタＱ５によるノードＮ１の放電は、第１クロック端子ＣＫ１に入力されるクロック信号／ＣＬＫの立ち上がり時に、トランジスタＱ１のドレイン・ゲート間のオーバラップ容量を介した結合によってノードＮ１のレベルが不要に上昇することを、防止するためのものである。よって、トランジスタＱ５におけるノードＮ１の放電能力が低下すると、そのクロック信号／ＣＬＫの立ち上がりに伴うノードＮ１のレベル上昇を抑制できなくなり、トランジスタＱ１がオンして誤信号としてのダミー信号Ｄ１が発生するようになる。
そうなると、単位シフトレジスタＳＲ1において、スタート信号としての第１制御信号ＳＴｎに応じてのノードＮ１の充電が、誤信号としてのダミー信号Ｄ１でトランジスタＱ１０Ｄがオンすることによって妨げられる。また、その後に逆方向走査に切り換えた場合にも、単位シフトレジスタＳＲ1において、出力信号Ｇ2に応じてのノードＮ１の充電が、誤信号としてのダミー信号Ｄ１でトランジスタＱ１０Ｄがオンすることで妨げられる。その結果、単位シフトレジスタＳＲ1が誤動作するという問題が生じる。
この問題は、逆方向走査時にダミー段ＳＲＤ２からダミー信号Ｄ２が出力されないようにした場合でも、ダミー段ＳＲＤ２において同様に生じ、その場合には単位シフトレジスタＳＲnの誤動作が生じやすくなる。
一方、ゲート線駆動段の各段においては、トランジスタＱ１のゲート（ノードＮ１）は、トランジスタＱ３又はＱ４を介した充電と、出力信号Ｇの出力時における昇圧により、定期的にＨレベルにバイアスされるため、しきい値電圧に一定のシフトが生じる。トランジスタＱ１にしきい値電圧のシフトが生じることは問題を生じさせるようにも思われるが、トランジスタＱ１が若干オンし難くなるため、上記のようなトランジスタＱ５の僅かな放電能力の低下に起因する誤動作が防止されるように作用するという利点がある。
ゲート線駆動段の各段では、トランジスタＱ１，Ｑ５の両方でしきい値電圧のシフトが生じることを前提にして、上記の誤動作が起こらないように、それらの寸法（ゲート幅、すなわちチャネル幅）が決定される。トランジスタＱ１のオーバラップ容量は、そのゲート幅に比例するためである。またトランジスタＱ１のドレイン・ゲート間のオーバラップ容量によるノードＮ１のレベル上昇の現象には、昇圧容量Ｃ１の容量値も関係している。容量素子Ｃ１は、そのノードＮ１のレベル上昇時に、ノードＮ１のレベルの安定化容量として機能しており、その容量値が大きい程、ノードＮ１のレベル上昇は抑えられるからである。
このようにゲート線駆動段の各段においては、Ｑ１のドレイン・ゲート間のオーバラップ容量によるノードＮ１のレベル上昇対策のために、トランジスタＱ１，Ｑ５の両方でしきい値電圧のシフトが生じることを考慮した上で、トランジスタＱ１のゲート幅Ｗ（Ｑ１）、トランジスタＱ５のゲート幅Ｗ（Ｑ５）、容量素子Ｃ１の容量値Ｃ１が一定の関係になるように設定されている。
そのため、順方向走査時のダミー段ＳＲＤ１および逆方向走査時のダミー段ＳＲＤ２が、それぞれダミー信号Ｄ１，Ｄ２を出力しないようにして、ダミー段ＳＲＤ１，ＳＲＤ２のトランジスタＱ１のしきい値電圧のシフトが生じないようにすると、ゲート線駆動段の各段における上記Ｗ（Ｑ１）、Ｗ（Ｑ５）、Ｃ１の値の設定を、そのままダミー段ＳＲＤ１，ＳＲＤ２に適用することができなくなる。つまり、ゲート線駆動段とダミー段ＳＲＤ１，ＳＲＤ２とで、上記のＷ（Ｑ１）、Ｗ（Ｑ５）、およびＣ１の値を個別に設定する必要が生じる。
本実施の形態では、順方向走査時のダミー段ＳＲＤ１および逆方向走査時のダミー段ＳＲＤ２にも、ゲート線駆動段の各段と同様に１フレーム期間に一度ダミー信号Ｄ１，Ｄ２を出力させることによって、ダミー段ＳＲＤ１，ＳＲＤ２においてもゲート線駆動段と同じようにトランジスタＱ１のしきい値電圧のシフトを発生させている。
またダミー信号Ｄ１，Ｄ２は、ゲート線駆動段の出力信号Ｇと同様に、そのパルス幅はクロック信号ＣＬＫ，／ＣＬＫの１つのパルス幅と同じである。つまりダミー信号Ｄ１，Ｄ２とゲート線駆動段の出力信号Ｇの各々とは、同じ頻度で出力され、且つ、１フレーム期間内における活性時間（Ｈレベルになる時間すなわちパルス幅）すなわちデューティ比（活性時間とフレーム期間の長さとの比）が等しい。よって、ダミー段ＳＲＤ１，ＳＲＤ２とゲート線駆動段とでトランジスタＱ１のしきい値電圧のシフト量はほぼ一致することになる。
そうすることにより、ゲート線駆動段とダミー段ＳＲＤ１，ＳＲＤ２とで、上記のＷ（Ｑ１）、Ｗ（Ｑ５）、およびＣ１の値を揃えることができる。つまり、ダミー段ＳＲＤ１，ＳＲＤ２の各々とゲート線駆動段の各段との間で、Ｗ（Ｑ１）に対するＷ（Ｑ５）の比の値、およびＷ（Ｑ１）に対するＣ１の比の値を、それぞれ次の式（１）および式（２）のように互いに等しくすることができる。なお、式（１）および式（２）では、［・］DMは、ダミー段ＳＲＤ１，ＳＲＤ２での値を表し、［・］GDはゲート線駆動段での値を表している。
［Ｗ（Ｑ５）／Ｗ（Ｑ１）］DM＝［Ｗ（Ｑ５）／Ｗ（Ｑ１）］GD …式（１）
［Ｃ１／Ｗ（Ｑ１）］DM＝［Ｃｌ／Ｗ（Ｑ１）］GD …式（２）
以上説明したように、本実施の形態に係るゲート線駆動回路３０では、順方向走査時にはダミー段ＳＲＤ２が出力するダミー信号Ｄ２がエンド信号として機能するため、外部からエンド信号を入力する必要は無い。よって順方向走査時には、スタート信号発生器３２は、第１制御信号ＳＴｎをスタート信号として機能させ、第２制御信号ＳＴｒをＬレベルに固定する（図６参照）。また逆方向走査時にはダミー段ＳＲＤ１が出力するダミー信号Ｄ１がエンド信号として機能するため、外部からエンド信号を入力する必要は無い。よって逆方向走査時には、スタート信号発生器３２は第２制御信号ＳＴｒをスタート信号として機能させ、第１制御信号ＳＴｎをＬレベルに固定する（図７）。
Ｌレベルに固定される信号は低電位側電源電位ＶＳＳから供給することができるので、スタート信号発生器３２は、順方向走査時および逆方向走査時に、それぞれ１種類のスタート信号のみを生成すればよいことになる。このようにゲート線駆動回路３０を駆動させるための信号数が減ることで、コストの削減に寄与できる。
またダミー段ＳＲＤ１，ＳＲＤ２およびゲート線駆動段の各段においては、誤信号が出力されることを防止するために、それぞれの非選択期間に出力端子ＯＵＴおよびトランジスタＱ１のゲート（ノードＮ１）の放電が行われる。出力端子ＯＵＴの放電は、トランジスタＱ２，Ｑ７がクロック信号ＣＬＫ，／ＣＬＫに同期して交互にオンすることにより行われる。ノードＮ１の放電は、ゲート線駆動段の各段においてはトランジスタＱ５，Ｑ８が、ダミー段ＳＲＤ１，ＳＲＤ２にあってはトランジスタＱ５，Ｑ４Ｄが、それぞれクロック信号ＣＬＫ，／ＣＬＫに同期して交互にオンすることにより行われる。
つまりトランジスタＱ２，Ｑ５，Ｑ４Ｄ，Ｑ７，Ｑ８のゲートが継続的にバイアスされないようになっており、それらのしきい値電圧のシフトが抑制される。その結果、トランジスタＱ２，Ｑ５，Ｑ４Ｄ，Ｑ７，Ｑ８の駆動能力（放電能力）の低下が抑えられ、ゲート線駆動回路３０の誤動作を防止することができる。
なお、本実施の形態では、クロック信号ＣＬＫ，／ＣＬＫ、第１および第２制御信号ＳＴｎ，ＳＴｒ、並びに第１および第２電圧信号Ｖｎ，ＶｒのＨレベルおよびＬレベルの電位はそれぞれ互いに等しいものと仮定したが、必ずしもそうである必要はなく、ゲート線駆動回路３０の各トランジスタを充分駆動できる範囲の値であればよい。
＜実施の形態２＞
図８（ａ），（ｂ）は本発明の実施の形態２に係るダミー段ＳＲＤ１，ＳＲＤ２の構成を示す回路図である。図８（ａ），（ｂ）のダミー段ＳＲＤ１，ＳＲＤ２は、それぞれ図３に示したダミー段ＳＲＤ１および図５に示したダミー段ＳＲＤ２の回路に対し、ノードＮ１と第１電源端子Ｓ１との間に接続したトランジスタＱ１０Ｄをさらに設けたものである。
トランジスタＱ１０Ｄのゲートは、リセット端子ＲＳＴとは別に設けられたリセット端子ＲＳＴ１に接続される。以下、本実施の形態２および後述の実施の形態３では、ダミー段ＳＲＤ１，ＳＲＤ２のリセット端子ＲＳＴを「第１リセット端子」、リセット端子ＲＳＴ１を「第２リセット端子」と称する。ダミー段ＳＲＤ１の第２リセット端子ＲＳＴ１には第１制御信号ＳＴｎが入力され、ダミー段ＳＲＤ２の第２リセット端子ＲＳＴ１には第２制御信号ＳＴｒが入力される。
従って、ダミー段ＳＲＤ１のトランジスタＱ１０Ｄは、順方向走査時のスタート信号（第１制御信号ＳＴｎ）に応じてオンし、当該ダミー段ＳＲＤ１のノードＮ１を放電する。また、ダミー段ＳＲＤ２のトランジスタＱ１０Ｄは、逆方向走査時のスタート信号（第２制御信号ＳＴｒ）に応じてオンし、当該ダミー段ＳＲＤ２のノードＮ１を放電する。
例えば順方向走査時の単位シフトレジスタＳＲ1において、入力端子ＩＮにスタート信号（第１制御信号ＳＴｎ）が入力されノードＮ１が充電されているときに、誤信号としてのダミー信号Ｄ１がリセット端子ＲＳＴに入力されると、トランジスタＱ１０によりノードＮ１が放電されてしまう。そうなると単位シフトレジスタＳＲ1はセット状態になることができず、正常な動作ができない。また逆方向走査時の単位シフトレジスタＳＲnにおいても、スタート信号（第２制御信号ＳＴｒ）が入力されたときに、誤信号としてのダミー信号Ｄ２が発生すると同様の問題が生じる。
本実施の形態においては、順方向走査時には、単位シフトレジスタＳＲ1にスタート信号（第１制御信号ＳＴｎ）が入力されるタイミングで、ダミー段ＳＲＤ１のトランジスタＱ１が確実にオフになる。よってそのときに誤信号としてのダミー信号Ｄ１を出力されることが防止される。また逆方向走査時においても、単位シフトレジスタＳＲnにスタート信号（第２制御信号ＳＴｒ）が入力されるタイミングで、誤信号としてのダミー信号Ｄ２が出力されることが防止される。よって上記の問題は生じない。
但し本実施の形態では、トランジスタＱ１０Ｄおよび第１および第２制御信号ＳＴｎ，ＳＴｒの信号配線の分だけ、ダミー段ＳＲＤ１，ＳＲＤ２の回路の占有面積が大きくなることに留意すべきである。
なお、順方向走査時におけるダミー段ＳＲＤ２のトランジスタＱ１０Ｄは、常にオフになるので（順方向走査時の第２制御信号ＳＴｒはＬレベルに固定されている）、当該ダミー段ＳＲＤ２の動作には影響しない。同様に、逆方向走査時におけるダミー段ＳＲＤ１のトランジスタＱ１０Ｄは、常にオフになるので（逆方向走査時の第１制御信号ＳＴｎはＬレベルに固定されている）、当該ダミー段ＳＲＤ１の動作には影響しない。
＜実施の形態３＞
図９（ａ），（ｂ）は本発明の実施の形態３に係るダミー段ＳＲＤ１，ＳＲＤ２の構成を示す回路図である。図９（ａ），（ｂ）のダミー段ＳＲＤ１，ＳＲＤ２は、それぞれ図８（ａ），（ｂ）に示したダミー段ＳＲＤ１，ＳＲＤ２の回路に対し、ノードＮ１と第１電源端子Ｓ１との間に接続したトランジスタＱ１１Ｄがさらに設けられている。トランジスタＱ１１Ｄのゲートは、第１リセット端子ＲＳＴおよび第２リセット端子ＲＳＴ１とは別に設けられた第３リセット端子ＲＳＴ２に接続されている。ダミー段ＳＲＤ１の第３リセット端子ＲＳＴ２は、単位シフトレジスタＳＲ2の出力端子ＯＵＴに接続され、ダミー段ＳＲＤ２の第３リセット端子ＲＳＴ２は、単位シフトレジスタＳＲn-1の出力端子ＯＵＴに接続される。
またダミー段ＳＲＤ１のトランジスタＱ３Ｄのドレインは、第２電圧信号Ｖｒが供給される第２電圧信号端子Ｔ２に接続される。つまりダミー段ＳＲＤ１のトランジスタＱ３Ｄは、ノードＮ１と第２電圧信号端子Ｔ２との間に接続し、ゲートが入力端子ＩＮに接続される。一方、ダミー段ＳＲＤ２のトランジスタＱ３Ｄのドレインは、第１電圧信号Ｖｎが供給される第１電圧信号端子Ｔ１に接続されている。つまりダミー段ＳＲＤ２のトランジスタＱ３Ｄは、ノードＮ１と第１電圧信号端子Ｔ１との間に接続し、ゲートが入力端子ＩＮに接続される。
例えば順方向走査時において、ダミー段ＳＲＤ１のノードＮ１は、スタート信号（第１制御信号ＳＴｎ）に応じてトランジスタＱ１０Ｄにより放電され、続いて出力信号Ｇ1に応じてトランジスタＱ３Ｄにより放電され（順方向走査時であるので第２電圧信号ＶｒはＬレベルである）、さらに出力信号Ｇ2に応じてトランジスタＱ１１Ｄにより放電される。よって、ダミー段ＳＲＤ１はセット状態にならない。従って図１０に示すように、順方向走査時のダミー段ＳＲＤ１からダミー信号Ｄ１は出力されない。
なお順方向走査時のダミー段ＳＲＤ２のノードＮ１は、出力信号Ｇn-1に応じてトランジスタＱ１１Ｄにより放電されるが、続いて出力信号Ｇnが入力されるときにはトランジスタＱ３Ｄがオンして充電される（順方向走査時であるので第１電圧信号ＶｎはＨレベルである）。よって出力信号Ｇnの入力タイミングでセット状態になり、エンド信号としてのダミー信号Ｄ２を出力できる。
また逆方向走査時において、ダミー段ＳＲＤ２のノードＮ１は、スタート信号（第２制御信号ＳＴｒ）に応じてトランジスタＱ１０Ｄにより放電され、続いて出力信号Ｇnに応じてトランジスタＱ３Ｄにより放電され（逆方向走査時であるので第１電圧信号ＶｎはＬレベルである）、さらに出力信号Ｇn-1に応じてトランジスタＱ１１Ｄにより放電される。よって、ダミー段ＳＲＤ２はセット状態にならない。従って図１１に示すように、逆方向走査時のダミー段ＳＲＤ２からダミー信号Ｄ２は出力されない。
また逆方向走査時のダミー段ＳＲＤ１のノードＮ１は、出力信号Ｇ2に応じてトランジスタＱ１１Ｄにより放電されるが、続いて出力信号Ｇ1が入力されるときにはトランジスタＱ３Ｄがオンして充電される（逆方向走査時であるので第２電圧信号ＶｒはＨレベルである）。よって出力信号Ｇ1の入力タイミングでセット状態になり、エンド信号としてのダミー信号Ｄ１を出力できる。
実施の形態１で述べたように、順方向走査時のダミー信号Ｄ１および逆方向走査時のダミー信号Ｄ２は、必ずしも単位シフトレジスタＳＲ1，ＳＲnの動作に必要ではないので、それらが出力されなくてもゲート線駆動段の動作に影響は無い。またトランジスタＱ１０Ｄの作用については、実施の形態２で説明したとおりである。
ここで、トランジスタＱ１１Ｄの作用について説明する。実施の形態１でも説明したように、例えば順方向走査時に、ダミー段ＳＲＤ１がダミー信号Ｄ１を出力しない場合、ダミー段ＳＲＤ１ではトランジスタＱ５のしきい値電圧がシフトするが、トランジスタＱ１のしきい値電圧はシフトしない。そのためダミー段ＳＲＤ１からは、クロック信号／ＣＬＫの活性化タイミングで、誤信号としてのダミー信号Ｄ１が出力されやすくなる。そうなると、その後に逆方向走査に切り換えたとき、単位シフトレジスタＳＲ1における出力信号Ｇ2に応じてのノードＮ１の充電が妨げられ、単位シフトレジスタＳＲ1が誤動作する。
ダミー段ＳＲＤ１のトランジスタＱ１１Ｄは、この逆方向走査時の単位シフトレジスタＳＲ1の誤動作を防止する目的で設けられている。つまり、出力信号Ｇ2が出力されるタイミングで、ダミー段ＳＲＤ１のノードＮ１のレベルが上昇するのを防ぎ、誤信号としてのダミー信号Ｄ１が出力されるのを防止しているのである。
同様に、ダミー段ＳＲＤ２のトランジスタＱ１１Ｄは、順方向走査時の単位シフトレジスタＳＲnの誤動作を防止する目的で設けられている。つまり順方向走査時の出力信号Ｇn-1が出力されるタイミングで、ダミー段ＳＲＤ２のノードＮ１のレベルが上昇するのを防ぎ、誤信号としてのダミー信号Ｄ２が出力されるのを防止している。
このように、本実施の形態のダミー段ＳＲＤ１，ＳＲＤ２においては、トランジスタＱ１のゲート（ノードＮ１）が、ほぼ常に低インピーダンスのＬレベルになるので、確実にトランジスタＱ１をオフに維持することができる。よって、実施の形態１のように、あえてトランジスタＱ１のしきい値電圧シフトを起こさせずとも、誤信号としてのダミー信号Ｄ１，Ｄ２の発生を防止することができる。
但し、実施の形態１，２によりも、トランジスタＱ１１Ｄおよび第１および第２電圧信号Ｖｎ，Ｖｒの配線領域の分だけ、ダミー段ＳＲＤ１，ＳＲＤ２の回路の占有面積が大きくなること留意すべきである。
＜実施の形態４＞
図１２（ａ），（ｂ）は本発明の実施の形態４に係るダミー段ＳＲＤ１，ＳＲＤ２の構成を示す回路図である。図１２（ａ），（ｂ）のダミー段ＳＲＤ１，ＳＲＤ２は、それぞれ図９（ａ），（ｂ）に示した実施の形態３のダミー段ＳＲＤ１，ＳＲＤ２の回路に対し、トランジスタＱ１０Ｄ，Ｑ１１Ｄを除いたものである。その分だけ、実施の形態３よりもダミー段ＳＲＤ１，ＳＲＤ２の回路の占有面積を小さくすることができる。
本実施の形態のダミー段ＳＲＤ１，ＳＲＤ２では、実施の形態３と同様に、順方向走査時にはダミー段ＳＲＤ１がセット状態にならないのでダミー信号Ｄ１が出力されず、逆方向走査時にはダミー段ＳＲＤ２がセット状態にならないのでダミー信号Ｄ２が出力されない。
従ってダミー段ＳＲＤ１，ＳＲＤ２のトランジスタＱ１のしきい値電圧シフトは生じない。しかし、本実施の形態のダミー段ＳＲＤ１，ＳＲＤ２は、トランジスタＱ１０Ｄ，Ｑ１１Ｄを有していないため、トランジスタＱ１にしきい値電圧シフトが生じなければ、トランジスタＱ５のしきい値電圧シフトによるノードＮ１の放電能力の低下に起因して、誤信号としてのダミー信号Ｄ１，Ｄ２が発生しやすくなることが懸念される。
実施の形態１で説明したように、ゲート線駆動段の各段においては、それらが誤信号を発生しないように、トランジスタＱ１，Ｑ５のゲート幅（Ｗ（Ｑ１），Ｗ（Ｑ５））および容量素子Ｃ１の容量値（Ｃ１）が所定の関係になるように設定される。
そこで本実施の形態では、ダミー段ＳＲＤ１，ＳＲＤ２が、ゲート線駆動段よりも誤信号を発生し難くなるように、それらの値を設定する。即ち、ダミー段ＳＲＤ１，ＳＲＤ２においては、トランジスタＱ１のドレイン・ゲート間のオーバラップ容量（トランジスタＱ１のゲート幅に比例する）とトランジスタＱ５の駆動能力（トランジスタＱ５のゲート幅に比例する）との比を、ゲート線駆動段のそれに比べて十分大きく設定する。つまり下の式（３）の関係を満たすようにする。ここでも［・］DMは、ダミー段ＳＲＤ１，ＳＲＤ２での値を表し、［・］GDはゲート線駆動段での値を表している。
［Ｗ（Ｑ５）／Ｗ（Ｑ１）］DM＞［Ｗ（Ｑ５）／Ｗ（Ｑ１）］GD …式（３）
式（３）の関係が満たされるように各パラメータを設定すれば、ダミー段ＳＲＤ１，ＳＲＤ２におけるトランジスタＱ５の放電能力が比較的高くなる。よってダミー段ＳＲＤ１，ＳＲＤ２のトランジスタＱ１にしきい値電圧シフトが生じない場合でも、そのノードＮ１のレベルが不要に上昇することが抑制される。その結果、誤信号としてのダミー信号Ｄ１，Ｄ２が発生することを防止することができる。
あるいは、ダミー段ＳＲＤ１，ＳＲＤ２において、トランジスタＱ１のゲート幅と容量素子Ｃ１の容量値（Ｃ１）との比を、ゲート線駆動段に比べ充分大きくしてもよい。即ち、下の式（４）の関係を満たすようにする。これによってもダミー段ＳＲＤ１，ＳＲＤ２が、ゲート線駆動段よりも誤信号を発生し難くなる。
［Ｃ１／Ｗ（Ｑ１）］DM＞［Ｃ１／Ｗ（Ｑ１）］GD …式（４）
式（４）の関係が満たされるように各パラメータを設定しても、ダミー段ＳＲＤ１，ＳＲＤ２のノードＮ１のレベル上昇を抑制することができ、上記と同様の効果が得られる。
＜実施の形態５＞
図１３は、実施の形態５に係るゲート線駆動回路３０の構成を示す図である。また図１４〜図１６は、当該ゲート線駆動回路３０の具体的な回路構成を示す図である。図１４はダミー段ＳＲＤ１およびゲート線駆動段の最前段（単位シフトレジスタＳＲ1）を示しており、図１５はゲート線駆動段の中間段（単位シフトレジスタＳＲk）、図１６はゲート線駆動段の最終段（単位シフトレジスタＳＲn）およびダミー段ＳＲＤ２を示している。
図１４〜図１６から分かるように、本実施の形態のダミー段ＳＲＤ１，ＳＲＤ２およびゲート線駆動段の各段は、出力端子ＯＵＴを放電するトランジスタ（出力プルダウントランジスタ）を２つずつ（トランジスタＱ２Ａ，Ｑ２Ｂ）有している。またノードＮ１を放電するトランジスタも２つずつ（トランジスタＱ５Ａ，Ｑ５Ｂ）有している。
図１３に示すフレーム信号発生器３４は、それらトランジスタＱ２Ａ，Ｑ２Ｂ，Ｑ５Ａ，Ｑ５Ｂを切り替えて動作させるための第１および第２フレーム信号ＶＦＲ，／ＶＦＲを生成するものである。ダミー段ＳＲＤ１，ＳＲＤ２およびゲート線駆動段の各段は、第１フレーム信号ＶＦＲが入力される第１フレーム信号端子ＴＡおよび、第２フレーム信号／ＶＦＲが入力される第２フレーム信号端子ＴＢを有している。
第１フレーム信号ＶＦＲと第２フレーム信号／ＶＦＲとは互いに相補な信号である。この第１および第２フレーム信号ＶＦＲ，／ＶＦＲは、表示画像のフレーム間のブランキング期間にレベルが切り替わる（交番する）よう制御されることが望ましく、例えば、表示画像の１フレーム毎の周期でレベルが切り替わるよう制御される。当該周期は１フレーム毎でなくてもよく、その整数倍（例えば２フレーム毎、３フレーム毎など）であってもよい。ゲート線駆動回路３０は、１フレーム期間ごとにゲート線ＧＬ1〜ＧＬnを繰り返し活性化させるように動作するので、映像信号のフレーム周期がその動作周期となる。
図１５を参照し、ゲート線駆動段の中間段である双方向単位シフトレジスタＳＲkの構成について説明する。当該単位シフトレジスタＳＲkの出力段は、出力端子ＯＵＴと第１クロック端子ＣＫ１との間に接続するトランジスタＱ１と、共に出力端子ＯＵＴと第１電源端子Ｓ１との間に接続するトランジスタＱ２Ａ，Ｑ２Ｂとにより構成されている。トランジスタＱ１は、第１クロック端子ＣＫ１に入力されるクロック信号を出力端子ＯＵＴに供給するものである。トランジスタＱ２Ａ，Ｑ２Ｂは、それぞれが第１電源端子Ｓ１の電位を出力端子ＯＵＴに供給することで、当該出力端子ＯＵＴを放電するものである。
ここで図１５に示すように、トランジスタＱ１のゲートが接続するノードをノードＮ１、トランジスタＱ２Ａのゲートが接続するノードをノードＮ２Ａ、トランジスタＱ２Ｂのゲートが接続するノードをノードＮ２Ｂと定義する。
トランジスタＱ１のゲートとソースとの間すなわちノードＮ１と出力端子ＯＵＴとの間には容量素子Ｃ１が設けられている。ノードＮ１と第１電圧信号端子Ｔ１との間には、ゲートが第１入力端子ＩＮ１に接続するトランジスタＱ３が接続しており、ノードＮ１と第１電圧信号端子Ｔ１との間には、ゲートが第２入力端子ＩＮ２に接続したトランジスタＱ４が接続されている。また、ノードＮ１と第１電源端子Ｓ１との間には、ゲートがノードＮ２Ａに接続したトランジスタＱ５Ａ、並びに、ゲートがノードＮ２Ｂに接続したトランジスタＱ５Ｂが接続している。
トランジスタＱ１３Ａは、第１フレーム信号端子ＴＡとノードＮ２Ａの間に接続し、トランジスタＱ１３Ｂは、第２フレーム信号端子ＴＢとノードＮ２Ｂとの間に接続する。トランジスタＱ１３ＡのゲートはトランジスタＱ１３Ｂのドレイン（ノードＮ２Ｂ）に接続し、トランジスタＱ１３ＢのゲートはトランジスタＱ１３Ａのドレイン（ノードＮ２Ａ）に接続する。即ち、トランジスタＱ１３ＡおよびトランジスタＱ１３Ｂは、その片方の主電極（ここではドレイン）がたすき掛けに互いのゲートに接続されており、いわゆるフリップフロップ回路を構成している。
トランジスタＱ１２Ａはダイオード接続しており、ノードＮ２Ａと第１フレーム信号端子ＴＡとの間に接続している。トランジスタＱ６Ａは、ノードＮ２Ａと第１電源端子Ｓ１との間に接続し、ゲートがノードＮ１に接続している。これらトランジスタＱ６Ａ，Ｑ１２Ａは、ノードＮ１を入力端、ノードＮ２Ａを出力端とするレシオ型インバータを構成している。つまりトランジスタＱ６ＡはトランジスタＱ１２Ａよりもオン抵抗が充分低く設定されており、このインバータのＬレベル出力の電位は、それらのオン抵抗の比で決まる値となる。但し当該インバータは、通常のインバータと異なり、その電源としては第１フレーム信号ＶＦＲが供給されている。
またトランジスタＱ１２Ｂはダイオード接続しており、ノードＮ２Ｂと第２フレーム信号端子ＴＢとの間に接続している。トランジスタＱ６Ｂは、ノードＮ２Ｂと第１電源端子Ｓ１との間に接続し、ゲートがノードＮ１に接続している。これらトランジスタＱ６Ｂ，Ｑ１２Ｂは、ノードＮ１を入力端、ノードＮ２Ｂを出力端とするレシオ型の第２インバータを構成しているが、通常のインバータと異なり、その電源として第２フレーム信号／ＶＦＲが供給されている。
本実施の形態では、トランジスタＱ６Ａ，Ｑ１２Ａより成るインバータを「第１インバータ」と称し、トランジスタＱ６Ｂ，Ｑ１２Ｂより成るインバータを「第２インバータ」と称する。
第１インバータは、ノードＮ１を入力端とし、トランジスタＱ２Ａ，Ｑ５Ａのゲートが接続するノードＮ２Ａを出力端としている。よってトランジスタＱ２Ａ，Ｑ５Ａは、ノードＮ１のレベルを第１インバータが反転させたレベルに基づいて制御されることになる。また第２インバータは、ノードＮ１を入力端とし、トランジスタＱ２Ｂ，Ｑ５Ｂのゲートが接続するノードＮ２Ｂを出力端としている。よってトランジスタＱ２Ｂ，Ｑ５Ｂは、ノードＮ１のレベルを第２インバータが反転させたレベルに基づいて制御されることになる。
次に、ゲート線駆動段の最前段および最後段である単位シフトレジスタＳＲ1，ＳＲnの構成について説明する。図１４および図１６から分かるように、単位シフトレジスタＳＲ1，ＳＲnは共に同じ回路構成を有しており、それは上で説明した中間段の単位シフトレジスタＳＲkに類似している。即ち、単位シフトレジスタＳＲ1，ＳＲnは、中間段の単位シフトレジスタＳＲkの回路に対し、ノードＮ１と第１電源端子Ｓ１との間に接続し、ゲートがリセット端子ＲＳＴに接続したトランジスタＱ１０をさらに備えるものである。
ダミー段ＳＲＤ１，ＳＲＤ２の構成について説明する。図１４および図１６から分かるように、ダミー段ＳＲＤ１，ＳＲＤ２は共に同じ回路構成を有しており、それらも中間段の単位シフトレジスタＳＲkに類似している。即ち、ダミー段ＳＲＤ１，ＳＲＤ２は、中間段の単位シフトレジスタＳＲkの回路に対し、トランジスタＱ３，Ｑ４に代えて以下のトランジスタＱ３Ｄ，Ｑ４Ｄを備えるものである。
トランジスタＱ３Ｄ，Ｑ４Ｄは、共にノードＮ１と入力端子ＩＮとの間に接続している。そのうちトランジスタＱ３Ｄのゲートは入力端子ＩＮに接続する（即ちトランジスタＱ３Ｄは、入力端子ＩＮ側がアノード、ノードＮ１側がカソードとなるようにダイオード接続されている）。よってトランジスタＱ３Ｄは、入力端子ＩＮに入力される信号に応じてノードＮ１を充電するように機能する。一方、トランジスタＱ４のゲートはリセット端子ＲＳＴに接続される。よってトランジスタＱ４Ｄは、入力端子ＩＮがＬレベルのときにクロック信号ＣＬＫに応じてノードＮ１を放電するように機能する。
本実施の形態に係るゲート線駆動回路３０の動作を説明する。ここでも簡単のため、クロック信号ＣＬＫ，／ＣＬＫ、第１および第２制御信号ＳＴｎ，ＳＴｒ、第１および第２電圧信号Ｖｎ，Ｖｒ，第１および第２フレーム信号ＶＦＲ，／ＶＦＲのＨレベルおよびＬレベルの電位はそれぞれ互いに等しいものとし、そのＨレベルの電位は高電位側電源電位ＶＤＤ、Ｌレベルの電位は低電位側電源電位ＶＳＳであるとする。また電位ＶＳＳは０Ｖとする。また第１および第２フレーム信号ＶＦＲ，／ＶＦＲのレベルは、１フレーム毎のブランキング期間に切り換わるものとする。さらに各単位シフトレジスタＳＲおよびダミー段ＳＲＤ１，ＳＲＤ２を構成するトランジスタのしきい値電圧は全て等しいと仮定し、その値をＶｔｈとする。
まず図１５を参照し、ゲート線駆動段の中間段である第ｋ段目の単位シフトレジスタＳＲkの順方向走査時の動作を説明する。順方向走査時には、電圧信号発生器３３が生成する第１電圧信号ＶｎはＨレベル（ＶＤＤ）であり、第２電圧信号ＶｒはＬレベル（ＶＳＳ）である。また単位シフトレジスタＳＲkの第１クロック端子ＣＫ１には、図１５の如くクロック信号ＣＬＫが入力され、第２クロック端子ＣＫ２にはクロック信号／ＣＬＫが入力されるものと仮定する（図１３の奇数段に相当）。
ブランキング期間に、第１フレーム信号ＶＦＲがＨレベル、第２フレーム信号／ＶＦＲがＬレベルに切り換わったとする。すると単位シフトレジスタＳＲkでは、トランジスタＱ１２Ａのドレインおよびゲート（第１フレーム信号端子ＴＡ）の電位がＶＳＳからＶＤＤへ変化し、当該トランジスタＱ１２Ａがオンになる。即ち、トランジスタＱ６Ａ，Ｑ１２Ａより成る第１インバータに電源が供給され、当該第１インバータが活性化される。このときトランジスタＱ５ＢがオンしておりノードＮ１はＬレベルなので、トランジスタＱ６Ａはオンせず、ノードＮ２Ａのレベルが上昇する。
他方、トランジスタＱ１２Ｂのドレインおよびゲート（第２フレーム信号端子ＴＢ）の電位はＶＤＤからＶＳＳへ変化する。即ち、トランジスタＱ６Ｂ，Ｑ１２Ｂより成る第２インバータには電源が供給されない。トランジスタＱ１２Ｂは第２フレーム信号端子ＴＢ側をアノード、ノードＮ２Ｂ側をカソードとするダイオードとして機能するため、ノードＮ２Ｂの電荷はトランジスタＱ６を通しては放電されない。しかし上記のようにノードＮ２Ａのレベルが上昇しており、且つトランジスタＱ１３Ｂのソース（第２フレーム信号端子ＴＢ）がＬレベル（ＶＳＳ）になっているので、トランジスタＱ１３ＢがオンしてノードＮ２ＢはＬレベル（ＶＳＳ）になる。応じてトランジスタＱ１３Ａがオフとなり、ノードＮ２ＡはＨレベル（ＶＤＤ−Ｖｔｈ）となる。
このように第１フレーム信号ＶＦＲがＨレベル、第２フレーム信号／ＶＦＲがＬレベルである期間は、第２インバータが活性化せず、その出力端であるノードＮ２ＢはＬレベルに固定される。よってその間のトランジスタＱ２ＢおよびトランジスタＱ５Ｂは、ゲートがバイアスされず休止状態になる。つまりその期間、この単位シフトレジスタＳＲkにおいて、トランジスタＱ１，Ｑ２Ａ，Ｑ３，Ｑ４，Ｑ５Ａ，Ｑ６Ａ，Ｑ１２Ａの組み合わせにより、特許文献２の図１７に示した双方向単位シフトレジスタと等価な回路が構成され、それと同様の動作が可能である。
即ち、前段の出力信号Ｇk-1がＨレベルになると、それが第１入力端子ＩＮ１に入力されてトランジスタＱ３がオンする。このときトランジスタＱ５Ａもオンしているが、トランジスタＱ３のオン抵抗はトランジスタＱ５Ａのオン抵抗に比べ十分低く設定されており、ノードＮ１はＨレベル（ＶＤＤ−Ｖｔｈ）となり、トランジスタＱ１がオンになる。つまり単位シフトレジスタＳＲkはセット状態になる。
ノードＮ１がＨレベルになると、トランジスタＱ６Ａ，Ｑ１２Ａより成る第１インバータの動作により、ノードＮ２ＡがＬレベルになる。応じて、トランジスタＱ２Ａ，Ｑ５Ａがオフになる。その後、前段の出力信号Ｇk-1がＬレベルに戻るとトランジスタＱ３はオフするが、ノードＮ１はフローティング状態になるのでノードＮ１のＨレベルは維持される。
トランジスタＱ１がオン、トランジスタＱ２Ａ，Ｑ２Ｂがオフであるので、次にクロック信号ＣＬＫがＨレベルになると、そのＨレベルが出力端子ＯＵＴに伝達され、出力信号ＧkがＨレベルになる。このとき、容量素子Ｃ１およびトランジスタＱ１のゲート・チャネル間容量を介した結合により、ノードＮ１のレベルが特定の電圧だけ昇圧される。従ってトランジスタＱ１のソース・ゲート間電圧は高く保たれ、当該トランジスタＱ１が低インピーダンスに維持される。
その後、クロック信号ＣＬＫがＬレベルになり、さらにクロック信号／ＣＬＫがＨレベルになるとき、次段のシフトレジスタの出力信号Ｇk+1がＨレベルになる。それにより単位シフトレジスタＳＲkのトランジスタＱ４がオンし、ノードＮ１がＬレベルになる。つまり単位シフトレジスタＳＲkはリセット状態になる。応じてトランジスタＱ６Ａがオフし、ノードＮ２ＡがＨレベル（ＶＤＤ−Ｖｔｈ）に戻る。その後、次のブランキング期間で第１および第２フレーム信号ＶＦＲ，／ＶＦＲのレベルが反転するまでは、この状態が維持される。
そしてブランキング期間で、第１フレーム信号ＶＦＲがＬレベル、第２フレーム信号／ＶＦＲがＨレベルになると、それまでとは逆に、トランジスタＱ６Ｂ，Ｑ１２Ｂより成る第２インバータが活性化されて、ノードＮ２ＢがＨレベルになる。応じてトランジスタＱ１３Ａがオンになり、且つ第１インバータは非活性状態にあるため、ノードＮ２ＡはＬレベル（ＶＳＳ）になる。
即ち、第１フレーム信号ＶＦＲがＬレベル、第２フレーム信号／ＶＦＲがＨレベルである期間では、トランジスタＱ２Ａ，Ｑ５Ａのゲートはバイアスされず、当該トランジスタＱ２Ａ，Ｑ５Ａが休止状態になる。また、第１インバータも電源が供給されないため動作しない。よって当該単位シフトレジスタＳＲkにおいて、トランジスタＱ１，Ｑ２Ｂ，Ｑ３，Ｑ４，Ｑ５Ｂ，Ｑ６Ｂ，Ｑ１２Ｂの組み合わせによって、特許文献２の図１７に示した双方向単位シフトレジスタと等価な回路が構成され、それによって信号のシフト動作が行われる。
一方、ゲート線駆動回路３０が逆方向走査を行う場合には、電圧信号発生器３３は、第１電圧信号ＶｎをＬレベル（ＶＳＳ）にし、第２電圧信号ＶｒをＨレベル（ＶＤＤ）にする。つまり逆方向走査の場合には、順方向シフトのときとは反対に、単位シフトレジスタＳＲkのトランジスタＱ３がノードＮ１を放電（プルダウン）するトランジスタとして機能し、トランジスタＱ４がノードＮ１を充電（プルアップ）するトランジスタとして機能する。
従って逆方向走査時には、単位シフトレジスタＳＲkは、第２入力端子ＩＮ２に次段の出力信号Ｇk+1が入力されない間はリセット状態を維持する。リセット状態ではトランジスタＱ１がオフ、トランジスタＱ２Ａ，Ｑ２Ｂの片方がオンであるため、出力端子ＯＵＴ（出力信号Ｇk）は低インピーダンスのＬレベル（ＶＳＳ）に維持される。そして第２入力端子ＩＮ２に出力信号Ｇk+1が入力されると、単位シフトレジスタＳＲkはセット状態に切り替わる。セット状態ではトランジスタＱ１がオン、トランジスタＱ２Ａ，Ｑ２Ｂがオフであるため、クロック信号ＣＬＫがＨレベルになる期間、出力端子ＯＵＴがＨレベルになって出力信号Ｇkが出力される。そしてその後、第１入力端子ＩＮ１に前段の出力信号Ｇk-1が入力されると、元のリセット状態に戻る。
このように、図１５の単位シフトレジスタＳＲkは、従来の双方向単位シフトレジスタ（特許文献２の図１７）と同様の動作を行うことができる。そして、第１および第２フレーム信号ＶＦＲ，／ＶＦＲが反転する毎に、トランジスタＱ２Ａ，Ｑ５ＡのペアとトランジスタＱ２Ｂ，Ｑ５Ｂのペアとが交互に休止状態になるので、それらのゲートが継続的にバイアスされることが防止される。従って、非選択期間に出力端子ＯＵＴを放電（プルダウン）するトランジスタＱ２Ａ，Ｑ２Ｂ、およびノードＮ１を放電するトランジスタＱ５Ａ，Ｑ５Ｂのしきい値電圧のシフトを抑制することができる。その結果、当該単位シフトレジスタＳＲkから誤信号としての出力信号Ｇkが出力されることを防止することができる。
以上説明した中間段の単位シフトレジスタＳＲkの動作を踏まえ、順方向走査時における、最前段および最後段の単位シフトレジスタＳＲ1，ＳＲnおよびダミー段ＳＲＤ１，ＳＲＤ２の動作を説明する。本実施の形態のゲート線駆動回路３０の動作は、図６と同じタイミング図により表される。またここでは、第１フレーム信号ＶＦＲはＨレベル、第２フレーム信号／ＶＦＲがＬレベルであるとする。
ダミー信号Ｄ１がＬレベルのとき、単位シフトレジスタＳＲ1のトランジスタＱ１０はオフであり、その間単位シフトレジスタＳＲ1は、中間段の単位シフトレジスタＳＲkと同様に動作する。よって図６の如く、クロック信号／ＣＬＫの立ち上がりと共にスタート信号としての第１制御信号ＳＴｎが単位シフトレジスタＳＲ1の入力端子ＩＮに入力されると、次にクロック信号ＣＬＫがＨレベルになるタイミングで単位シフトレジスタＳＲ1は出力信号Ｇ1を出力する。出力信号Ｇ1は、単位シフトレジスタＳＲ2の第１入力端子ＩＮ１に入力されると共に、ダミー段ＳＲＤ１の入力端子ＩＮにも入力される。
ダミー段ＳＲＤ１においては、出力信号Ｇ1が入力されると、トランジスタＱ３Ｄがオンになる。トランジスタＱ４のゲートには、リセット端子ＲＳＴを介してクロック信号ＣＬＫが入力されるが、ソースにそれと同相の出力信号Ｇ1が入力されるためこのときトランジスタＱ４はオンしない。従って、ノードＮ１はトランジスタＱ３ＤによってＨレベル（ＶＤＤ−Ｖｔｈ）に充電され、トランジスタＱ１がオンする。つまりダミー段ＳＲＤ１はセット状態になる。
クロック信号ＣＬＫおよび出力信号Ｇ1がＬレベルになると、ダミー段ＳＲＤ１の入力端子ＩＮはＬレベルになる。しかしトランジスタＱ３Ｄ，Ｑ４Ｄはオフになり、またノードＮ１がＨレベルであるので、第１インバータ（トランジスタＱ６Ａ，Ｑ１２Ａ）の出力端であるノードＮ２ＡはＬレベルになっており、トランジスタＱ５Ａもオフである。また第２インバータ（トランジスタＱ６Ｂ，Ｑ１２Ｂ）は非活性状態であるので、その出力端であるノードＮ２ＢはＬレベルになっており、トランジスタＱ５Ｂもオフである。よってダミー段ＳＲＤ１のノードＮ１はフローティング状態でＨレベルに維持される。
またこのときダミー段ＳＲＤ１のトランジスタＱ１はオン、トランジスタＱ２Ａ，Ｑ２Ｂはオフである。よって次にクロック信号／ＣＬＫがＨレベルになると、ダミー段ＳＲＤ１からダミー信号Ｄ１が出力される。ダミー信号Ｄ１は単位シフトレジスタＳＲ1のリセット端子ＲＳＴに入力され、単位シフトレジスタＳＲ1のトランジスタＱ１０がオンになる。その結果、単位シフトレジスタＳＲ1のノードＮ１はＬレベルになり、当該単位シフトレジスタＳＲ1はリセット状態に戻る。その結果、次フレームにおける単位シフトレジスタＳＲ1の選択期間まで、出力信号Ｇ1はＬレベルに維持される。
ダミー信号Ｄ１を出力した後のダミー段ＳＲＤ１においては、リセット端子ＲＳＴに入力されるクロック信号ＣＬＫの立ち上がり時に、トランジスタＱ４ＤがオンになりノードＮ１をＬレベルにする。ノードＮ１がＬレベルになると、第１インバータの出力端であるノードＮ２ＡがＨレベルになり、トランジスタＱ５Ａがオンになるので、ノードＮ１は低インピーダンスでＬレベルに維持される。
また次のブランキング期間に第１および第２フレーム信号ＶＦＲ，／ＶＦＲのレベルが切り換わっても、第２インバータが活性化されてノードＮ２ＢをＨレベルにするので、トランジスタＱ５Ｂがオンになり、ノードＮ１をＬレベルに維持する。よって次のフレーム期間に出力信号Ｇ1がＨレベルになるまでの期間、ダミー信号Ｄ１は出力されない。
なお本実施の形態でも順方向シフト時には、ダミー信号Ｄ１が単位シフトレジスタＳＲ1のリセット端子ＲＳＴに入力されるのと同じタイミングで、単位シフトレジスタＳＲ1の第２入力端子ＩＮ２には、の出力信号Ｇ2が入力される。よって、単位シフトレジスタＳＲ1のノードＮ１は、トランジスタＱ４によっても放電される。従って、理論的には順方向走査時にダミー段ＳＲＤ１がダミー信号Ｄ１を出力するまでもなく、単位シフトレジスタＳＲ1をリセット状態になる。本実施の形態において、そのような動作が行われる理由は、実施の形態１で説明したとおりである。つまり、ダミー段ＳＲＤ１のトランジスタＱ１にあえてしきい値電圧シフトを生じさせ、それによって誤信号の発生を抑制するためである。
単位シフトレジスタＳＲ1から出力信号Ｇ1が出力された後は、図６に示したように、クロック信号ＣＬＫ，／ＣＬＫに同期したタイミングで、単位シフトレジスタＳＲ2，ＳＲ3，…，ＳＲnから、順番に出力信号Ｇ2，Ｇ3，…，Ｇnが出力される。
ダミー信号Ｄ２がＬレベルのとき、単位シフトレジスタＳＲnのトランジスタＱ１０はオフであり、その間単位シフトレジスタＳＲnは、中間段の単位シフトレジスタＳＲkと同様に動作する。よって図６の如く、クロック信号ＣＬＫの立ち上がりと共に出力信号Ｇn-1が単位シフトレジスタＳＲnの入力端子ＩＮに入力されると、次にクロック信号／ＣＬＫがＨレベルになるタイミングで、単位シフトレジスタＳＲnは出力信号Ｇnを出力する。出力信号Ｇnは、単位シフトレジスタＳＲn-1の第２入力端子ＩＮ２に入力されると共に、ダミー段ＳＲＤ２の入力端子ＩＮにも入力される。
するとダミー段ＳＲＤ２では、トランジスタＱ３Ｄがオンになり、ノードＮ１が充電される。ダミー段ＳＲＤ２のトランジスタＱ４Ｄのゲートには、リセット端子ＲＳＴに供給されるクロック信号／ＣＬＫが入力されるが、トランジスタＱ４Ｄのソースには当該クロック信号／ＣＬＫと同相の出力信号Ｇnが入力されるので、このときトランジスタＱ４Ｄはオンしない。従って、ダミー段ＳＲＤ２のノードＮ１はトランジスタＱ３ＤによってＨレベル（ＶＤＤ−Ｖｔｈ）に充電される。即ちダミー段ＳＲＤ２はセット状態になり、そのトランジスタＱ１がオンになる。
そしてクロック信号／ＣＬＫおよび出力信号ＧnがＬレベルになると、ダミー段ＳＲＤ２の入力端子ＩＮはＬレベルになる。しかしトランジスタＱ３Ｄ，Ｑ４Ｄはオフになり、またノードＮ１がＨレベルであるので、第１インバータ（トランジスタＱ６Ａ，Ｑ１２Ａ）の出力端であるノードＮ２ＡはＬレベルになっており、トランジスタＱ５Ａもオフである。また第２インバータ（トランジスタＱ６Ｂ，Ｑ１２Ｂ）は非活性状態であるので、その出力端であるノードＮ２ＢはＬレベルになっており、トランジスタＱ５Ｂもオフである。よってダミー段ＳＲＤ２のノードＮ１はフローティング状態でＨレベルに維持される。
このときダミー段ＳＲＤ２のトランジスタＱ１がオン、トランジスタＱ２Ａ，Ｑ２Ｂがオフである。よって次にクロック信号ＣＬＫがＨレベルになると、ダミー段ＳＲＤ２からダミー信号Ｄ２が出力される。ダミー信号Ｄ２は単位シフトレジスタＳＲnのリセット端子ＲＳＴに入力され、単位シフトレジスタＳＲnのトランジスタＱ１０がオンになる。その結果、単位シフトレジスタＳＲnのノードＮ１はＬレベルになり、当該単位シフトレジスタＳＲnはリセット状態に戻る。
ダミー信号Ｄ２を出力した後のダミー段ＳＲＤ２においては、リセット端子ＲＳＴに入力されるクロック信号ＣＬＫの立ち上がり時に、トランジスタＱ４ＤがオンになりノードＮ１をＬレベルにする。ノードＮ１がＬレベルになると、第１インバータの出力端であるノードＮ２ＡがＨレベルになり、トランジスタＱ５Ａがオンになるので、ノードＮ１はＬレベルに維持される。また次のブランキング期間に第１および第２フレーム信号ＶＦＲ，／ＶＦＲのレベルが切り換わっても、第２インバータが活性化してノードＮ２ＢをＨレベルにするので、トランジスタＱ５Ｂがオンになり、ノードＮ１はＬレベルに維持される。よって次のフレーム期間に出力信号ＧnがＨレベルになるまでの期間、ダミー信号Ｄ２は出力されない。
また以上では主に、第１フレーム信号ＶＦＲがＨレベル、第２フレーム信号／ＶＦＲがＬレベルの場合について説明したが、それらのレベルが切り換わっても、動作に寄与するトランジスタが入れ代わるだけであり、基本的に上記と同じ動作が行われる。
なお、ゲート線駆動回路３０が逆方向走査を行う場合には、第１電圧信号ＶｎがＬレベル（ＶＳＳ）になり、第２電圧信号ＶｒがＨレベル（ＶＤＤ）になる。また第２制御パルスＳＴｒがスタート信号として、ゲート先駆動段の最後段である単位シフトレジスタＳＲnの第２入力端子ＩＮ２に入力される。これにより、ゲート先駆動段における信号のシフトが逆方向になるが、ダミー段ＳＲＤ１，ＳＲＤ２の動作は、順方向走査時と同じである。
即ち、逆方向走査時においても、ダミー段ＳＲＤ１は、出力信号Ｇ1が出力された次のタイミングでダミー信号Ｄ１を出力し、ダミー段ＳＲＤ２は、出力信号Ｇnが出力された次のタイミングでダミー信号Ｄ２を出力する。よって、ダミー信号Ｄ１は逆方向走査の最終段となる単位シフトレジスタＳＲ1をリセット状態にするエンド信号として機能する。
本実施の形態に係るゲート線駆動回路３０では、ダミー段ＳＲＤ１，ＳＲＤ２およびゲート線駆動段の各段において、トランジスタＱ２Ａ，Ｑ５ＡとトランジスタＡ２Ｂ、Ｑ５Ｂとの切り換え周期（フレーム期間に相当）が、実施の形態１におけるトランジスタＱ２，Ｑ５とトランジスタＱ７，Ｑ８との切り換え周期（クロック信号ＣＬＫ，／ＣＬＫの周期に相当）よりも数十倍長い。そのため実施の形態１よりも消費電力を低減することができる。ただし、フレーム周期で交番する、互いに相補な第１および第２フレーム信号ＶＦＲ，／ＶＦＲを生成するためのフレーム信号生成器３４をゲート線駆動回路３０に設ける必要がある。
なお本実施の形態では、クロック信号ＣＬＫ，／ＣＬＫ、第１および第２制御信号ＳＴｎ，ＳＴｒ、第１および第２電圧信号Ｖｎ，Ｖｒ並びに第１および第２フレーム信号ＶＦＲ，／ＶＦＲのＨレベルおよびＬレベルの電位はそれぞれ互いに等しいものと仮定したが、必ずしもそうである必要はなく、ゲート線駆動回路３０の各トランジスタを充分駆動できる範囲の値であればよい。
また本実施の形態では、フリップフロップ回路を構成しているトランジスタＱ１３ＡおよびトランジスタＱ１３Ｂにおいて、一方のゲートが他方のドレインに接続された例を示したが、一方のゲートが他方のソースに接続されるようにしてもよい。即ち、図１７に示すように、トランジスタＱ１３ＡのゲートをトランジスタＱ１３Ｂのソース（第２フレーム信号端子ＴＢ）に接続させ、トランジスタＱ１３ＢのゲートはトランジスタＱ１３Ａのソース（第１フレーム信号端子ＴＡ）に接続させてもよい。このように構成しても、上記と同様の動作を行うことができる。
上記の実施の形態２〜４は、本実施の形態のダミー段ＳＲＤ１，ＳＲＤ２に対しても適用可能である。図１８（ａ），（ｂ）は実施の形態２を適用した例である。この場合、図１４に示したダミー段ＳＲＤ１および図１６に示したダミー段ＳＲＤ２の回路に対し、ノードＮ１と第１電源端子Ｓ１との間に接続したトランジスタＱ１０Ｄがさらに設けられる。
トランジスタＱ１０Ｄのゲートは、リセット端子ＲＳＴ（第１リセット端子）とは別に設けられたリセット端子ＲＳＴ１に接続（第２リセット端子）される。ダミー段ＳＲＤ１の第２リセット端子ＲＳＴ１には第１制御信号ＳＴｎが入力され、ダミー段ＳＲＤ２の第２リセット端子ＲＳＴ１には第２制御信号ＳＴｒが入力される。この構成によっても、実施の形態２と同様の効果が得られる。
図１９（ａ），（ｂ）は実施の形態３を適用した例である。この場合、ダミー段ＳＲＤ１，ＳＲＤ２は、図１８（ａ），（ｂ）に示したダミー段ＳＲＤ１，ＳＲＤ２の回路に対し、ノードＮ１と第１電源端子Ｓ１との間に接続したトランジスタＱ１１Ｄがさらに設けられる。トランジスタＱ１１Ｄのゲートは、第１リセット端子ＲＳＴおよび第２リセット端子ＲＳＴ１とは別に設けられた第３リセット端子ＲＳＴ２に接続される。ダミー段ＳＲＤ１の第３リセット端子ＲＳＴ２は、単位シフトレジスタＳＲ2の出力端子ＯＵＴに接続され、ダミー段ＳＲＤ２の第３リセット端子ＲＳＴ２は、単位シフトレジスタＳＲn-1の出力端子ＯＵＴに接続される。
またダミー段ＳＲＤ１のトランジスタＱ３Ｄのドレインは、第２電圧信号Ｖｒが供給される第２電圧信号端子Ｔ２に接続され、ダミー段ＳＲＤ２のトランジスタＱ３Ｄのドレインは、第１電圧信号Ｖｎが供給される第１電圧信号端子Ｔ１に接続される。この構成によっても、実施の形態３と同様の効果が得られる。
図２０（ａ），（ｂ）は実施の形態４を適用した例である。この場合、ダミー段ＳＲＤ１，ＳＲＤ２は、図１９（ａ），（ｂ）に示したダミー段ＳＲＤ１，ＳＲＤ２の回路に対し、トランジスタＱ１０Ｄ，Ｑ１１Ｄを除いたものとなる。
この場合にも、上記の式（３）又は式（４）の条件を満たすようにすることが望ましい。但し、本実施の形態では、実施の形態１のトランジスタＱ５の代わりに、トランジスタＱ５Ａ，Ｑ５Ｂが片方ずつ動作することになるため、式（３）におけるＷ（Ｑ５）の値は、トランジスタＱ５Ａ，Ｑ５Ｂのゲート幅のうちの小さい方とする（通常はトランジスタＱ５Ａ，Ｑ５Ｂのゲート幅は同じにする）。
＜実施の形態６＞
実施の形態５では、ダミー段ＳＲＤ１，ＳＲＤ２およびゲート線駆動段の各段において、トランジスタＱ２Ａ，Ｑ５ＡとトランジスタＱ２Ｂ，Ｑ５Ｂとの交互の駆動を、２つのインバータを用いて行っていたが、本実施の形態では同様の動作を１つのインバータを用いて行う例を示す。
図２１〜図２３は、当該ゲート線駆動回路３０の具体的な回路構成を示す図である。図２１はダミー段ＳＲＤ１およびゲート線駆動段の最前段（単位シフトレジスタＳＲ1）を示しており、図２２はゲート線駆動段の中間段（単位シフトレジスタＳＲk）、図２３はゲート線駆動段の最終段（単位シフトレジスタＳＲn）およびダミー段ＳＲＤ２を示している。なお、本実施の形態でも、ゲート線駆動回路３０の全体的な構成（ダミー段ＳＲＤ１，ＳＲＤ２およびゲート線駆動段の各段間の接続関係）は、図１３と同様である。
図２２を参照し、ゲート線駆動回路３０の中間段である双方向単位シフトレジスタＳＲkの構成について説明する。本実施の形態の単位シフトレジスタＳＲkにおいては、トランジスタＱ２Ａ，Ｑ２Ｂを駆動するプルダウン駆動回路は、トランジスタＱ６，Ｑ１２から成るインバータと、当該インバータの出力端（「ノードＮ４」と定義する）とノードＮ２Ａとの間に接続するトランジスタＱ１４Ａと、当該ノードＮ４とノードＮ２Ｂとの間に接続するトランジスタＱ１４Ｂとにより構成される。トランジスタＱ１４Ａのゲートは、第１フレーム信号ＶＦＲが入力される第１フレーム信号端子ＴＡに接続し、トランジスタＱ１４Ｂのゲートは第２フレーム信号／ＶＦＲが入力される第２フレーム信号端子ＴＢに接続する。また上記インバータにおいては、トランジスタＱ１２は、ノードＮ４と高電位側電源電位ＶＤＤ１が供給される第２電源端子Ｓ２との間に接続しており、第２電源端子Ｓ２側がアノード、ノードＮ４側がカソードになるようダイオード接続される。トランジスタＱ６はノードＮ４と第１電源端子Ｓ１との間に接続され、そのゲートは当該インバータの入力端であるノードＮ１に接続される。なお電位ＶＤＤ１は、上記の電位ＶＤＤ（各信号のＨレベル）と同じであってもよい。
この構成によれば、第１フレーム信号ＶＦＲがＨレベル、第２フレーム信号／ＶＦＲがＬレベルの期間は、トランジスタＱ１４Ａがオン、トランジスタＱ１４Ｂがオフになるので、インバータの出力端すなわちノードＮ４はノードＮ２Ａに電気的に接続される。つまりその間は、トランジスタＱ２Ａ，Ｑ５Ａが駆動され、トランジスタＱ２Ｂ，Ｑ５Ｂは休止状態になる。逆に、第１フレーム信号ＶＦＲがＬレベル、第２フレーム信号／ＶＦＲがＨレベルの期間は、トランジスタＱ１４Ａがオフ、トランジスタＱ１４Ｂがオンになるので、ノードＮ４はノードＮ２Ｂに電気的に接続される。つまりその間は、トランジスタＱ２Ｂ，Ｑ５Ｂが駆動され、トランジスタＱ２Ａ，Ｑ５Ａは休止状態になる。
このように、トランジスタＱ１４Ａ，Ｑ１４Ｂは、第１および第２フレーム信号ＶＦＲ，／ＶＦＲに基づいて、トランジスタＱ６，Ｑ１２より成るインバータの出力端（ノードＮ４）を、ノードＮ２ＡおよびノードＮ２Ｂへと交互に接続させる切替回路として機能する。
次に、ゲート線駆動段の最前段および最後段である単位シフトレジスタＳＲ1，ＳＲnの構成について説明する。図２１および図２３から分かるように、単位シフトレジスタＳＲ1，ＳＲnは共に同じ回路構成を有しており、それは上で説明した中間段の単位シフトレジスタＳＲkに類似している。即ち、単位シフトレジスタＳＲ1，ＳＲnは、中間段の単位シフトレジスタＳＲkの回路に対し、ノードＮ１と第１電源端子Ｓ１との間に接続し、ゲートがリセット端子ＲＳＴに接続したトランジスタＱ１０をさらに備えるものである。
ダミー段ＳＲＤ１，ＳＲＤ２の構成について説明する。図２１および図２３から分かるように、ダミー段ＳＲＤ１，ＳＲＤ２は共に同じ回路構成を有しており、それらも中間段の単位シフトレジスタＳＲkに類似している。即ち、ダミー段ＳＲＤ１，ＳＲＤ２は、中間段の単位シフトレジスタＳＲkの回路に対し、トランジスタＱ３，Ｑ４に代えて以下のトランジスタＱ３Ｄ，Ｑ４Ｄを備えるものである。
トランジスタＱ３Ｄ，Ｑ４Ｄは、共にノードＮ１と入力端子ＩＮとの間に接続している。そのうちトランジスタＱ３Ｄのゲートは入力端子ＩＮに接続する（即ちトランジスタＱ３Ｄは、入力端子ＩＮ側がアノード、ノードＮ１側がカソードとなるようにダイオード接続されている）。よってトランジスタＱ３Ｄは、入力端子ＩＮに入力される信号に応じてノードＮ１を充電するように機能する。一方、トランジスタＱ４のゲートはリセット端子ＲＳＴに接続される。よってトランジスタＱ４Ｄは、入力端子ＩＮがＬレベルのときにクロック信号ＣＬＫに応じてノードＮ１を放電するように機能する。
実施の形態５では、ダミー段ＳＲＤ１，ＳＲＤ２およびゲート線駆動段の各段において、トランジスタＱ２Ａ，Ｑ５ＡとトランジスタＱ２Ｂ，Ｑ５Ｂとの交互の駆動を、トランジスタＱ２Ａ，Ｑ５Ａを駆動する第１インバータと、トランジスタＱ２Ｂ，Ｑ５Ｂを駆動する第２インバータとを交互に動作させることで行っていた。それに対し本実施の形態では、単一のインバータ（トランジスタＱ６，Ｑ１２）の出力端の接続先を、トランジスタＱ２Ａのゲート（ノードＮ１）と、トランジスタＱ２Ｂのゲート（ノードＮ２）とに交互に切り替えることによって行っている。その点を除けば、本実施の形態のゲート線駆動回路３０の動作（ダミー段ＳＲＤ１，ＳＲＤ２およびゲート線駆動段の各段の動作）は実施の形態５と同様であるので、ここでの詳細な説明は省略する。
本実施の形態においても、第１および第２フレーム信号ＶＦＲ，／ＶＦＲが反転する毎に、トランジスタＱ２Ａ，Ｑ５ＡのペアとトランジスタＱ２Ｂ，Ｑ５Ｂのペアとが交互に休止状態になるので、それらのゲートが直流的にバイアスされることが防止される。従って、実施の形態５と同様にトランジスタＱ２Ａ，Ｑ２Ｂ，Ｑ５Ａ，Ｑ５Ｂのしきい値電圧シフトを防止でき、誤信号の発生を防止することができる。
また本実施の形態では、トランジスタＱ２Ａ，Ｑ２Ｂを１つのインバータを用いて駆動しているため、実施の形態５よりも消費電力を小さくできるという利点もある。さらに、実施の形態５と比較してゲートがノードＮ１に接続したトランジスタが少なく、ノードＮ１に接続されるトランジスタのゲート容量が小さくなる。よって、ノードＮ１の寄生容量が低減され、第１クロック端子ＣＫ１に入力されるクロック信号によるノードＮ１の昇圧効果が高くなり、トランジスタＱ１の駆動能力が向上するという利点もある。また使用されるトランジスタが実施の形態５より少ないため、回路の占有面積が小さくなるという利点もある。
なお図２１〜図２３では、フリップフロップ回路を構成しているトランジスタＱ１３ＡおよびトランジスタＱ１３Ｂにおいて、一方のゲートが他方のドレインに接続された例を示したが、実施の形態５で示した図１７と同様に、一方のゲートが他方のソースに接続されるようにしてもよい。
また実施の形態２〜４は、本実施の形態のダミー段ＳＲＤ１，ＳＲＤ２に対しても適用可能である。図２４（ａ），（ｂ）は実施の形態２を適用した例である。この場合、図２１に示したダミー段ＳＲＤ１および図２３に示したダミー段ＳＲＤ２の回路に対し、ノードＮ１と第１電源端子Ｓ１との間に接続したトランジスタＱ１０Ｄがさらに設けられる。
トランジスタＱ１０Ｄのゲートは、リセット端子ＲＳＴ（第１リセット端子）とは別に設けられたリセット端子ＲＳＴ１に接続（第２リセット端子）される。ダミー段ＳＲＤ１の第２リセット端子ＲＳＴ１には第１制御信号ＳＴｎが入力され、ダミー段ＳＲＤ２の第２リセット端子ＲＳＴ１には第２制御信号ＳＴｒが入力される。この構成によっても、実施の形態２と同様の効果が得られる。
図２５（ａ），（ｂ）は実施の形態３を適用した例である。この場合、ダミー段ＳＲＤ１，ＳＲＤ２は、図２４（ａ），（ｂ）に示したダミー段ＳＲＤ１，ＳＲＤ２の回路に対し、ノードＮ１と第１電源端子Ｓ１との間に接続したトランジスタＱ１１Ｄがさらに設けられる。トランジスタＱ１１Ｄのゲートは、第１リセット端子ＲＳＴおよび第２リセット端子ＲＳＴ１とは別に設けられた第３リセット端子ＲＳＴ２に接続される。ダミー段ＳＲＤ１の第３リセット端子ＲＳＴ２は、単位シフトレジスタＳＲ2の出力端子ＯＵＴに接続され、ダミー段ＳＲＤ２の第３リセット端子ＲＳＴ２は、単位シフトレジスタＳＲn-1の出力端子ＯＵＴに接続される。
またダミー段ＳＲＤ１のトランジスタＱ３Ｄのドレインは、第２電圧信号Ｖｒが供給される第２電圧信号端子Ｔ２に接続され、ダミー段ＳＲＤ２のトランジスタＱ３Ｄのドレインは、第１電圧信号Ｖｎが供給される第１電圧信号端子Ｔ１に接続される。この構成によっても、実施の形態３と同様の効果が得られる。
図２６（ａ），（ｂ）は実施の形態４を適用した例である。この場合、ダミー段ＳＲＤ１，ＳＲＤ２は、図２５（ａ），（ｂ）に示したダミー段ＳＲＤ１，ＳＲＤ２の回路に対し、トランジスタＱ１０Ｄ，Ｑ１１Ｄを除いたものとなる。
この場合にも、上記の式（３）又は式（４）の条件を満たすようにすることが望ましい。但し、本実施の形態では、実施の形態１のトランジスタＱ５の代わりに、トランジスタＱ５Ａ，Ｑ５Ｂが片方ずつ動作することになるため、式（３）におけるＷ（Ｑ５）の値は、トランジスタＱ５Ａ，Ｑ５Ｂのゲート幅のうちの小さい方とする（通常はトランジスタＱ５Ａ，Ｑ５Ｂのゲート幅は同じにする）。
＜実施の形態７＞
本実施の形態では、ダミー段ＳＲＤ１，ＳＲＤ２の変形例を示す。以下ではトランジスタＱ３Ｄのドレインの接続先の変形例を示すが、実施の形態３，４では、ダミー段ＳＲＤ１のトランジスタＱ３Ｄのドレインは第２電圧信号端子Ｔ２に、ダミー段ＳＲＤ２のトランジスタＱ３Ｄのドレインは第１電圧信号端子Ｔ１に、それぞれ接続される必要があるため、以下の変形例は適用されない。
実施の形態３，４を除いて、トランジスタＱ３Ｄは、専らノードＮ１の充電するために用いられるので、トランジスタＱ３Ｄのドレインは、図２７（ａ）の如く高電位側電源電位ＶＤＤ２が供給される第３電源端子Ｓ３に接続してもよい。電位ＶＤＤ２は、上記の電位ＶＤＤ（各信号のＨレベル）と同じであってもよいし、実施の形態６に適用する場合は電位ＶＤＤ１（インバータの電源電位）と同じであってもよい。
また図２７（ｂ）のように、トランジスタＱ３Ｄのドレインと第１電圧信号端子Ｔ１との間にダイオード接続したトランジスタＱ１５ｎを接続させると共に、当該トランジスタＱ３Ｄのドレインと第２電圧信号端子Ｔ２との間にダイオード接続したトランジスタＱ１５ｒを接続させてもよい。第１および第２電圧信号Ｖｎ，Ｖｒは互いに相補関係にあるので、トランジスタＱ３Ｄのドレインには、常に第１および第２電圧信号Ｖｎ，Ｖｒの片方によりＨレベルの電位が供給され、図２７（ａ）のように一定の電位を供給する場合とほぼ等価になる。
また実施の形態４，５においては、図２７（ｃ）のように、トランジスタＱ３Ｄのドレインと第１フレーム信号端子ＴＡとの間にダイオード接続したトランジスタＱ１５Ａを接続させると共に、当該トランジスタＱ３Ｄのドレインと第２フレーム信号端子ＴＢとの間にダイオード接続したトランジスタＱ１５Ｂを接続させてもよい。第１および第２フレーム信号ＶＦＲ，／ＶＦＲは互いに相補関係にあるので、トランジスタＱ３Ｄのドレインには、常に第１および第２フレーム信号ＶＦＲ，／ＶＦＲの片方によりＨレベルの電位が供給され、図２７（ａ）のように一定の電位を供給する場合とほぼ等価になる。
本実施の形態によれば、ダミー段ＳＲＤ１，ＳＲＤ２およびゲート線駆動段の各出力端子ＯＵＴにかかる負荷容量を軽減させることができる。また、ゲート線駆動段の最前段および最後段（単位シフトレジスタＳＲ1，ＳＲn）と中間段（単位シフトレジスタＳＲ2〜ＳＲn-1）とで、出力端子ＯＵＴにかかる負荷容量を均一化することができる。
３０ ゲート線駆動回路、３１ クロック発生器、３２ スタート信号発生器、３３ 電圧信号発生器、ＳＲ 単位シフトレジスタ、ＳＲＤ１，ＳＲＤ２ ダミー段、ＩＮ１ 第１入力端子、ＩＮ２ 第２入力端子、ＯＵＴ 出力端子、ＧＬ ゲート線、Ｓ１，Ｓ２，Ｓ３ 電源端子、ＣＫ１，ＣＫ２ クロック端子、Ｃ１〜Ｃ３ 容量素子、Ｑ１〜Ｑ１５ トランジスタ、ＲＳＴ，ＲＳＴ１，ＲＳＴ２ リセット端子、Ｔ１ 第１電圧信号端子、Ｔ２ 第２電圧信号端子、ＴＡ 第１フレーム信号端子、ＴＢ 第２フレーム信号端子。

Claims (12)

  1. 表示パネルのゲート線を駆動し、信号のシフト方向を変更可能な多段のシフトレジスタと、
    前記多段のシフトレジスタの最前段のさらに前段に設けられたダミーのシフトレジスタである第１ダミー段と、
    前記多段のシフトレジスタの最後段のさらに次段に設けられたダミーのシフトレジスタである第２ダミー段と
    を備えるゲート線駆動回路であって、
    前記第１ダミー段は、
    前記最前段から前記最後段へ向けて信号をシフトさせる順方向走査時には信号を出力せず、前記最後段から前記最前段へ向けて信号をシフトさせる逆方向走査時には、前記最前段の出力信号に応じて第１ダミー信号を出力し、
    前記第２ダミー段は、
    前記逆方向走査時には信号を出力せず、前記順方向走査時には、前記最後段の出力信号に応じて第２ダミー信号を出力し、
    前記第１ダミー信号は、
    前記逆方向走査時に、前記最前段の動作を終了させるエンド信号として用いられ、
    前記第２ダミー信号は、
    前記順方向走査時に、前記最後段の動作を終了させるエンド信号として用いられる
    ことを特徴とするゲート線駆動回路。
  2. 請求項１記載のゲート線駆動回路であって、
    前記第１ダミー信号は、
    前記逆方向走査時において、前記多段のシフトレジスタの各段の出力信号の各々と、出力される頻度およびパルス幅が同じであり、
    前記第２ダミー信号は、
    前記順方向走査時において、前記多段のシフトレジスタの各段の出力信号の各々と、出力される頻度およびパルス幅が同じである
    ことを特徴とするゲート線駆動回路。
  3. 請求項１または請求項２記載のゲート線駆動回路であって、
    第１および第２ダミー段の各々は、
    第１入力端子、第１出力端子、第１クロック端子および第１リセット端子と、
    前記第１クロック端子に入力される第１クロック信号を前記第１出力端子に供給する第１トランジスタと、
    前記第１出力端子を放電する第２トランジスタと、
    前記第１入力端子に接続した制御電極を有し、前記第１トランジスタの制御電極が接続する第１ノードを充電する第３トランジスタと、
    前記第１リセット端子に接続した制御電極を有し、前記第１ノードを放電する第４トランジスタとを備え、
    前記第２ダミー段においては、
    前記第３トランジスタの一方の主電極は前記第１ノードに接続し、他方の主電極には前記順方向走査が行われる間活性化される第１電圧信号が供給され、
    前記第１入力端子には、前記最後段の出力信号が入力されており、
    前記第１ダミー段においては、
    前記第３トランジスタの一方の主電極は前記第１ノードに接続し、他方の主電極には前記逆方向走査が行われる間活性化される第２電圧信号が供給され、
    前記第１入力端子には、前記最前段の出力信号が入力されている
    ことを特徴とするゲート線駆動回路。
  4. 請求項３記載のゲート線駆動回路であって、
    前記第１および第２ダミー段の各々において、
    前記第４トランジスタは、前記第１ノードと前記第１入力端子との間に接続し、
    前記第１リセット端子には、前記第１クロック信号とは位相の異なる第２クロック信号が入力される
    ことを特徴とするゲート線駆動回路。
  5. 請求項３または請求項４記載のゲート線駆動回路であって、
    前記第１および第２ダミー段の各々は、前記第２トランジスタを２つ備え、
    前記第１ダミー段においては、
    前記第１ダミー信号を出力しない期間、前記２つの第２トランジスタが所定の周期で交互にオン状態になり、
    前記第２ダミー段においては、
    前記第２ダミー信号を出力しない期間、前記２つの第２トランジスタが所定の周期で交互にオン状態になる
    ことを特徴とするゲート線駆動回路。
  6. 請求項５記載のゲート線駆動回路であって、
    前記所定の周期は、前記第１クロック信号の周期に対応している
    ことを特徴とするゲート線駆動回路。
  7. 請求項５記載のゲート線駆動回路であって、
    前記所定の周期は、当該ゲート線駆動回路の動作周期あるいはその整数倍に対応している
    ことを特徴とするゲート線駆動回路。
  8. 請求項３から請求項７のいずれか記載のゲート線駆動回路であって、
    前記多段のシフトレジスタの各段は、
    第２および第３入力端子、並びに第２出力端子および第２クロック端子と、
    前記第１および第２電圧信号がそれぞれ入力される第１および第２電圧信号端子と、
    前記第２クロック端子に入力される第３クロック信号を前記第２出力端子に供給する第５トランジスタと、
    前記第２出力端子を放電する第６トランジスタと、
    前記第２入力端子に接続した制御電極を有し、前記第１電圧信号を前記第５トランジスタの制御電極が接続する第２ノードに供給する第７トランジスタと、
    前記第３入力端子に接続した制御電極を有し、前記第２電圧信号を前記第２ノードに供給する第８トランジスタとを備え、
    前記多段のシフトレジスタのうち前記最前段および最後段はさらに、
    第２リセット端子と、
    前記第２リセット端子に接続した制御電極を有し、前記第２ノードを放電する第９トランジスタとをさらに備える
    ことを特徴とするゲート線駆動回路。
  9. 請求項８記載のゲート線駆動回路であって、
    前記多段のシフトレジスタのうち最前段および最後段を除く中間段では、
    前記第２入力端子は、自己の前段の前記第２出力端子に接続され、
    前記第３入力端子は、自己の次段の前記第２出力端子に接続されており、
    前記最前段では、
    前記第２入力端子に、順方向走査時に当該最前段の動作を開始させるためのスタート信号が入力され、
    前記第３入力端子は、自己の次段の前記第２出力端子に接続され、
    前記第２リセット端子は、前記第１ダミー段の前記第１出力端子に接続されており、
    前記最後段では、
    前記第２入力端子は、自己の前段の前記第２出力端子に接続され、
    前記第３入力端子に、順方向走査時に当該最後段の動作を開始させるためのスタート信号が入力され、
    前記第２リセット端子は、前記第２ダミー段の前記第１出力端子に接続されている
    ことを特徴とするゲート線駆動回路。
  10. 請求項８または請求項９記載のゲート線駆動回路であって、
    前記第１および第２ダミー段の各々は、
    負荷素子を介して電源が供給されると共に前記第１ノードに制御電極が接続したトランジスタにより放電される制御電極を有し、前記第１ノードを放電する第１０トランジスタをさらに備え、
    前記多段のシフトレジスタの各段は、
    負荷素子を介して電源が供給されると共に前記第２ノードに制御電極が接続したトランジスタにより放電される制御電極を有し、前記第２ノードを放電する第１１トランジスタをさらに備え、
    前記第１および第２ダミー段の各々における前記第１トランジスタのゲート幅に対する前記第１０トランジスタのゲート幅の比が、前記多段のシフトレジスタの各段における前記第５トランジスタのゲート幅に対する前記第１１トランジスタのゲート幅の比よりも大きい
    ことを特徴とするゲート線駆動回路。
  11. 請求項８または請求項９記載のゲート線駆動回路であって、
    前記第１および第２ダミー段の各々は、
    前記第１ノードと前記第１出力端子との間に接続した第１容量素子をさらに備え、
    前記多段のシフトレジスタの各段は、
    前記第２ノードと前記第２出力端子との間に接続した第２容量素子をさらに備え、
    前記第１および第２ダミー段の各々における前記第１トランジスタのゲート幅に対する前記第１容量素子の容量値の比が、前記多段のシフトレジスタの各段における前記第５トランジスタのゲート幅に対する前記第２容量素子の容量値の比よりも大きい
    ことを特徴とするゲート線駆動回路。
  12. 請求項４から請求項９のいずれか記載のゲート線駆動回路であって、
    前記第１および第２ダミー段の各々は、
    第３および第４リセット端子と、
    前記第３リセット端子に接続した制御電極を有し、前記第１ノードを放電する第１２トランジスタと、
    前記第４リセット端子に接続した制御電極を有し、前記第１ノードを放電する第１３トランジスタとをさらに備え、
    前記第１ダミー段においては、
    前記第３リセット端子に、前記順方向走査時に前記最前段の動作を開始させるためのスタート信号が入力され、
    前記第４リセット端子に、前記最前段の次段の出力信号が入力されており、
    前記第２ダミー段においては、
    前記第３リセット端子に、前記逆方向走査時に前記最後段の動作を開始させるためのスタート信号が入力され、
    前記第４リセット端子に、前記最後段の前段の出力信号が入力されている
    ことを特徴とするゲート線駆動回路。
JP2012146786A 2012-06-29 2012-06-29 ゲート線駆動回路 Active JP5496270B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012146786A JP5496270B2 (ja) 2012-06-29 2012-06-29 ゲート線駆動回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012146786A JP5496270B2 (ja) 2012-06-29 2012-06-29 ゲート線駆動回路

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2007264198A Division JP5078533B2 (ja) 2007-10-10 2007-10-10 ゲート線駆動回路

Publications (2)

Publication Number Publication Date
JP2012215899A true JP2012215899A (ja) 2012-11-08
JP5496270B2 JP5496270B2 (ja) 2014-05-21

Family

ID=47268642

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012146786A Active JP5496270B2 (ja) 2012-06-29 2012-06-29 ゲート線駆動回路

Country Status (1)

Country Link
JP (1) JP5496270B2 (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014137591A (ja) * 2013-01-15 2014-07-28 Giantplus Technology Co Ltd コモンコントロールノードを具えた駆動モジュール
CN104616616A (zh) * 2015-02-12 2015-05-13 京东方科技集团股份有限公司 栅极驱动电路及其驱动方法、阵列基板、显示装置
CN104900192A (zh) * 2015-07-01 2015-09-09 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置
CN106531047A (zh) * 2016-11-28 2017-03-22 京东方科技集团股份有限公司 信号反转模块、移位寄存单元、移位寄存器和显示装置
WO2018119995A1 (zh) * 2016-12-27 2018-07-05 武汉华星光电技术有限公司 栅极驱动电路及显示装置
WO2018119963A1 (zh) * 2016-12-27 2018-07-05 武汉华星光电技术有限公司 Goa电路
WO2018119993A1 (zh) * 2016-12-27 2018-07-05 武汉华星光电技术有限公司 栅极驱动电路及显示装置
CN113450692A (zh) * 2021-06-25 2021-09-28 成都天马微电子有限公司 一种栅极驱动电路及其驱动方法和显示装置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102253623B1 (ko) 2015-01-14 2021-05-21 삼성디스플레이 주식회사 게이트 구동 회로
CN104766584B (zh) * 2015-04-27 2017-03-01 深圳市华星光电技术有限公司 具有正反向扫描功能的goa电路
CN104849889B (zh) * 2015-05-12 2018-05-18 深圳市华星光电技术有限公司 液晶显示面板及液晶显示装置

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11502355A (ja) * 1996-01-11 1999-02-23 トムソン−エルセデ 同じ極性を有するｍｉｓトランジスタを用いるシフトレジスタの改良
JP2001350438A (ja) * 2000-06-06 2001-12-21 Casio Comput Co Ltd シフトレジスタ及び電子装置
JP2004005904A (ja) * 2002-03-25 2004-01-08 Sharp Corp シフトレジスタおよびそれを用いる表示装置
JP2004157508A (ja) * 2002-06-10 2004-06-03 Samsung Electronics Co Ltd シフトレジスタ、該シフトレジスタを用いた液晶表示装置、及び液晶装置のスキャンライン駆動方法
JP2004185787A (ja) * 2002-03-26 2004-07-02 Sharp Corp シフトレジスタおよびそれを備えた表示装置
JP2006024350A (ja) * 2004-06-30 2006-01-26 Samsung Electronics Co Ltd シフトレジスタ、それを有する表示装置、及び、そのシフトレジスタの駆動方法
JP2007257812A (ja) * 2006-02-23 2007-10-04 Mitsubishi Electric Corp シフトレジスタ回路およびそれを備える画像表示装置
JP2009092982A (ja) * 2007-10-10 2009-04-30 Mitsubishi Electric Corp ゲート線駆動回路

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11502355A (ja) * 1996-01-11 1999-02-23 トムソン−エルセデ 同じ極性を有するｍｉｓトランジスタを用いるシフトレジスタの改良
JP2001350438A (ja) * 2000-06-06 2001-12-21 Casio Comput Co Ltd シフトレジスタ及び電子装置
JP2004005904A (ja) * 2002-03-25 2004-01-08 Sharp Corp シフトレジスタおよびそれを用いる表示装置
JP2004185787A (ja) * 2002-03-26 2004-07-02 Sharp Corp シフトレジスタおよびそれを備えた表示装置
JP2004157508A (ja) * 2002-06-10 2004-06-03 Samsung Electronics Co Ltd シフトレジスタ、該シフトレジスタを用いた液晶表示装置、及び液晶装置のスキャンライン駆動方法
JP2006024350A (ja) * 2004-06-30 2006-01-26 Samsung Electronics Co Ltd シフトレジスタ、それを有する表示装置、及び、そのシフトレジスタの駆動方法
JP2007257812A (ja) * 2006-02-23 2007-10-04 Mitsubishi Electric Corp シフトレジスタ回路およびそれを備える画像表示装置
JP2009092982A (ja) * 2007-10-10 2009-04-30 Mitsubishi Electric Corp ゲート線駆動回路

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014137591A (ja) * 2013-01-15 2014-07-28 Giantplus Technology Co Ltd コモンコントロールノードを具えた駆動モジュール
CN104616616B (zh) * 2015-02-12 2017-12-15 京东方科技集团股份有限公司 栅极驱动电路及其驱动方法、阵列基板、显示装置
WO2016127589A1 (zh) * 2015-02-12 2016-08-18 京东方科技集团股份有限公司 栅极驱动电路及其驱动方法、阵列基板、显示装置
CN104616616A (zh) * 2015-02-12 2015-05-13 京东方科技集团股份有限公司 栅极驱动电路及其驱动方法、阵列基板、显示装置
US9905155B2 (en) 2015-02-12 2018-02-27 Boe Technology Group Co., Ltd. Gate driver circuit, its driving method, array substrate and display device
CN104900192A (zh) * 2015-07-01 2015-09-09 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置
CN104900192B (zh) * 2015-07-01 2017-10-10 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置
CN106531047A (zh) * 2016-11-28 2017-03-22 京东方科技集团股份有限公司 信号反转模块、移位寄存单元、移位寄存器和显示装置
WO2018119995A1 (zh) * 2016-12-27 2018-07-05 武汉华星光电技术有限公司 栅极驱动电路及显示装置
WO2018119963A1 (zh) * 2016-12-27 2018-07-05 武汉华星光电技术有限公司 Goa电路
WO2018119993A1 (zh) * 2016-12-27 2018-07-05 武汉华星光电技术有限公司 栅极驱动电路及显示装置
US10657918B2 (en) 2016-12-27 2020-05-19 Wuhan China Star Optoelectronics Technology Co., Ltd. Gate driving circuit and display device
CN113450692A (zh) * 2021-06-25 2021-09-28 成都天马微电子有限公司 一种栅极驱动电路及其驱动方法和显示装置

Also Published As

Publication number Publication date
JP5496270B2 (ja) 2014-05-21

Similar Documents

Publication Publication Date Title
JP5078533B2 (ja) ゲート線駆動回路
JP5496270B2 (ja) ゲート線駆動回路
JP4990034B2 (ja) シフトレジスタ回路およびそれを備える画像表示装置
US10095058B2 (en) Shift register and driving method thereof, gate driving device
JP4912186B2 (ja) シフトレジスタ回路およびそれを備える画像表示装置
US7831010B2 (en) Shift register circuit
JP5128102B2 (ja) シフトレジスタ回路およびそれを備える画像表示装置
JP4912000B2 (ja) シフトレジスタ回路およびそれを備える画像表示装置
JP5079301B2 (ja) シフトレジスタ回路およびそれを備える画像表示装置
JP5436324B2 (ja) シフトレジスタ回路
US7636412B2 (en) Shift register circuit and image display apparatus equipped with the same
US11355070B2 (en) Shift register unit, gate driving circuit and control method thereof and display apparatus
US8519764B2 (en) Shift register, scanning signal line drive circuit provided with same, and display device
JP5079350B2 (ja) シフトレジスタ回路
JP6124479B2 (ja) シフトレジスタ及び表示装置
JP2007317288A (ja) シフトレジスタ回路およびそれを備える画像表示装置
JP2010086640A (ja) シフトレジスタ回路
JP2008251094A (ja) シフトレジスタ回路およびそれを備える画像表示装置
WO2015052999A1 (ja) シフトレジスタ及び表示装置
JP2010152967A (ja) シフトレジスタ回路
JP2008140522A (ja) シフトレジスタ回路およびそれを備える画像表示装置、並びに電圧信号生成回路
JP2009134814A (ja) シフトレジスタおよびそれを備える画像表示装置
JP2008287753A (ja) シフトレジスタ回路およびそれを備える画像表示装置
JP2007207411A (ja) シフトレジスタ回路およびそれを備える画像表示装置
JP5207865B2 (ja) シフトレジスタ

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130423

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131119

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131227

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140204

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140304

R150 Certificate of patent or registration of utility model

Ref document number: 5496270

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250