JPH11502355A - 同じ極性を有するｍｉｓトランジスタを用いるシフトレジスタの改良 - Google Patents

Abstract

(57)【要約】 本発明は、多数の縦続された段（ｎ−１，ｎ，ｎ＋１）を有するシフトレジスタであり、各段ｎは、ノードＤの出力よりなり、段ｎ−１の出力及び段ｎ＋１の出力、並びに、第１及び第２のクロック信号（φ１，φ２）に接続されている。上記段は、クロック信号φ１の高い値と低い値との間で切り替わる第１の半導体装置（ＭＮ２）により構成され、第１の半導体装置はノードＧの電位により制御される。ノードＧは、段ｎ−１の出力により制御される第２の半導体装置（ＭＮ１）を介して前の段（ｎ−１）の出力に接続され、段ｎ＋１の出力により制御される第３の半導体装置（ＭＮ３）を介して負電位（Ｖ−）に接続され、キャパシタンス（Ｃ２）を介して第２のクロック信号φ２に接続される。シフトレジスタは、ノードＧと段ｎ＋１の出力との間に設けられたキャパシタンス（Ｃ３）を更に有する。上記シフトレジスタは液晶ディスプレイ用ドライバに使用される。

Description

【発明の詳細な説明】 同じ極性を有するＭＩＳトランジスタを用いる シフトレジスタの改良 本発明は、同じ極性のＭＩＳ（金属絶縁半導体の略称）トランジスタを用いる シフトレジスタに係る。本発明は、特に、制限された個数の同じ極性のＭＩＳト ランジスタを使用し、フラットスクリーンの画素のラインを選択し得るシフトレ ジスタの改良に関する。 フラットスクリーン、特に、液晶フラットスクリーンは、行及び列に配置され た多数の電気光学セルから作られ、各電気光学セルは、スイッチング装置によっ て制御され、液晶の境界を画成する２個の電極を含み、液晶の光学特性は液晶を 横切る電界の値の関数として変えられる。この組立体は、スイッチング装置、電 極、液晶、及び、“画素”又は画像ポイントと称される反対電極により構成され る。上記画素のアドレス指定は、スイッチング装置又は列のオン状態及びオフ状 態を制御する選択ライン、或いは、スイッチング装置がオン状態のとき、表示さ れるべきデータ信号、即ち、グレイスケールに対応した電極の端子に印加される 電圧を伝達するデータのラインを用いて行われる。 特に有利な実施例によれば、電極、スイッチング装置、行及び列は、スクリー ンのアクティブマトリックスを形成するように同じ基板上で被覆、食刻される。 この場合、周辺制御回路、即ち、表示されるべき水平ラインを選択する選択ライ ンスキャナ、並びに、列を制御する回路は、能動マトリックスを含む基板上に直 接集積させてもよく、能動マトリックスと同時に製造することが可能である。従 って、特に、画素数が非常に多いとき、高い製造効率を達成するため、できる限 り小さくかつ単純なな制御回路を備えることが必要である。更に、ディスプレイ の全体に亘り同じ導電性タイプを備え た画素スイッチング装置として、半導体装置を使用する点が有利である。 半導体装置の制御は、１個以上のシフトレジスタによってアドレス指定された ラインにより行われ得る。特に、上記の説明で示唆された単純さの要求条件に適 合し得るシフトレジスタ構造は、出願人ＴＨＯＭＳＯＮ−ＬＣＤによる国際特許 出願ＷＯ ９２／１５９９２に記載されている。この場合、１段のシフトレジス タは、６個のトランジスタを含み、２個のクロック信号、２個の正電源及び１個 の負電源が供給される。このレジスタの動作は、レジスタ段の出力を制御するト ランジスタのゲートが浮動状態にされ、レジスタ段の電位は、容量性の効果を介 してクロック及び出力の電位に追従する。この効果は、“ブートストラップ”効 果と称される。これにより、所望の時点に、出力をクロックの最高電位まで完全 に充電させることが可能になる。この出力トランジスタには、出力トランジスタ を予め充電させるトランジスタ及び出力トランジスタを放電させるトランジスタ が関連する。 一方、上記３個のトランジスタの動作は、“ブートストラップ”効果が出力の 適切な充電を行えるとしても、３個の補助トランジスタを使用する必要を生じさ せる漂遊効果が伴うような動作である。 他の欠点は、あるトランジスタが永久ゲートストレスを受けること、即ち、結 果的にトランジスタの閾値電圧をドリフトさせ、やがて装置全体の機能不良を生 じさせるゲート上の正電圧を受けることである。 上記の欠点を解決するため、出願人ＴＨＯＭＳＯＮ−ＬＣＤにより１９９４年 ５月１７日に出願された仏国特許出願第９４ ０５９８７号は、耐用期間が延ば された３乃至４個のトランジスタを備えた単純化された回路を提案する。 かくして、仏国特許出願第９４ ０５９８７号の図２に対応した図１に示され る如く、選択ラインを制御し得るシフトレジスタ段２ １は、３個のトランジスタＴ１、Ｔｐ及びＴｄにより構成される。この場合、ト ランジスタＴ１はラインＪ上の出力のノードＤを制御する。トランジスタＴ１は 、トランジスタＴｐにより予め充電され、トランジスタＴｄにより放電させられ る。より厳密に説明すると、段２１は、トランジスタＴｐのドレインを介して、 符号２２で示される場所で前のラインＪ−１に接続される。トランジスタＴｐの ゲートはそのドレインに接続され、一方、トランジスタＴｐのソースは、トラン ジスタＴ１のゲートに接続されたポイントＧに接続される。他方で、ポイントＧ は、放電トランジスタＴｄを介して負電圧Ｖ−に接続され、放電トランジスタＴ ｄは次の段の出力で接続されたラインＪ＋１の電位により制御される。更に、ノ ードＤは、トランジスタＴ１のソースに接続され、キャパシタンスＣｂを介して ノードＧに接続され、接地３２に接続されたキャパシタンスＣ１により充電過程 が電気的に表わされた選択されるべきラインＪに接続される。クロック信号φ１ は出力トランジスタＴ１のドレインに印加される。出力トランジスタＴ１のドレ インとゲートとの間には、上記国際特許出願ＷＯ ９２／１５９９２を引用して 説明した“ブートスト ラップ”効果を担う漂遊キャパシタンスＣｐがある。更 に、この配置において、クロックφ１に対し厳密に相補的であるクロックφ２は 、漂遊キャパシタンスＣｐの値と同じ容量値のキャパシタンスＣ２を介して ノ ードＧに接続される。 かくして、漂遊効果、即ち、“ブートストラップ”効果の影響は、（クロック φ１に対し相補的な）クロックφ２を、漂遊キャパシタンスＣｐの値と同じ容量 値ＣｔのキャパシタンスＣ２を介してトランジスタＴｐのゲートと連結すること によって相殺される。２個のクロックが厳密に相補的であるならば、それらはノ ードＧ、即ち、トランジスタＴ１のゲート上に漂遊電圧を生じさせない。等価回 路は、ノードＧと接地３２との間に、キャパシタンスＣ１＝２×Ｃｔを含む。こ のような構造は“ブートストラップ”効果を低減するの で、ゲートの電圧がソース電圧の変化の小部分に追従するように、ソースノード ＤとゲートノードＧとの間に“ブートストラップ”キャパシタンスＣｂを加える 必要がある。かくして、６０％の“ブートストラップ”比を得るためには、キャ パシタンスＣｂがキャパシタンスＣｔの３倍の値を有するだけで充分である。必 要とされるトランジスタの個数が従来技術の半分にされると共に、回路の耐用期 間、即ち、装置全体の耐用期間が長くなる。 次に、横軸に時間スケール、縦軸に電位が表わされた図２ａ乃至２ｆを参照し て上記回路の動作を説明する。前のラインＪ−１がライン２２にパルスを送ると き（図２ｃ）、予備充電トランジスタＴｐはオン状態であり、“ブートストラッ プ”キャパシタンスＣｂを充電する。ノードＧの電位（図２ｄ）は、前の段に対 応したラインＪ−１の電位からトランジスタＴｐの閾値電圧の値が差し引かれた 値まで上昇する。トランジスタＴ１はオン状態になる。次いで、クロックφ１が 上昇し（図２ａ）、出力Ｊは、“ブートストラップ”キャパシタンスによってト ランジスタＴ１のゲートを伴って追従する。トランジスタＴ１は完全にオン状態 になり、ノードＤ及びラインＪは、クロックφ１の電位が降下するまでクロック ファイ１の電位（図２ａ）に完全に追従する。この瞬間に、次のラインＪ＋１は 上昇し （図２ｆ）、トランジスタＴ１が次のクロックビートの間にオン状態で はなくなるように（図２ｄ）、“ブートストラップ”キャパシタンスＣｂを放電 させるトランジスタＴｄをターンオンする。 図１を参照して説明した上記回路は、仏国特許出願第９４ ０５９８７号にお いて、出力信号の振幅よりも５乃至１０ボルト小さい振幅を有する制御信号で動 作し得るトランジスタを付加することにより改良された。この解決法を図３に示 す。図３には、図１を参照して説明した例のトランジスタＴ１、Ｔｐ及びＴｄと 同じ３個のトランジスタＭＮ１、ＭＮ２及びＭＮ３が示され、２入力ｎ−１及び ｎ＋１はＪ−１及びＪ＋１と同じであり、２個のクロック信号φ１及びφ２は逆 位相であり、段の出力ｎは出力Ｊと同じであり、キャパシタンスＣ１、Ｃ２及び Ｃ１は、夫々、キャパシタンスＣ２、Ｃｂ及びＣ１に対応する。この例の場合に 、ノードＤを負電圧Ｖｇｏｆｆに接続するリセット・ツウ・ゼロ型トランジスタ ＭＮ４が設けられる。トランジスタＭＮ４のゲートはノードＺに接続され、ノー ドＺ自体は次の段ｎ＋１の出力、又は、ラインｎ＋２、即ち、一つおいて次の段 の出力ラインに接続される。上記仏国特許出願に記載されている如く、上記構造 によれば、単純化された回路を用いてゼロにリ セットすることが可能になる。 更に、出力ラインｎと電圧Ｖｃｏｍｐとの間に、補償容量Ｃｃｏｍｐが設けられ ている。 本発明の目的は上記回路に種々の改良を行うことである。 従って、本発明は、各段が第１のノードに出力を有し、前の段の出力、次の段 の出力、並びに、第１及び第２のクロック信号を送出する手段に接続された複数 の縦続された段を含み、 上記段は、上記第１のクロック信号の高い値と低い値との間で出力を切り替え る第１の半導体出力装置を含み、 上記第１の半導体出力装置は第２のノードの電位により制御され、 上記第２のノード自体は、 −上記前の段の出力によって制御された第２の半導体装置を介して上記前の段 の出力に接続され、 −上記次の段の出力によって制御された第３の半導体装置を介して負電位に接 続され、 −第１のキャパシタンスを介して上記第２のクロック信号を送出する手段に接 続されたシフトレジスタであって、 上記第２のノードと上記次の段の出力との間に設けられたキャパシタンスを更 に有することを特徴とするシフトレジスタである。 上記キャパシタンスは、出力トランジスタのゲートに印加された信号降下を遅 延させることが可能である。更に、このキャパシタン スは、放電トランジスタの寸法及び特性の重要性を緩和させ得る。かくして、放 電トランジスタは、出力トランジスタのゲートを非常に急速に放電させないよう に寸法を定めらるべきである。出力トランジスタのゲートがクロックパルスφ１ が降下する前に放電されるならば、クロックφ２に連結されたキャパシタンスの 放電時間は、無視し得ない態様で増加する。従って、補助的なキャパシタンスの 利用は、出力トランジスタのゲートに印加された電圧の降下を遅延させることが 可能である。 また、本発明は、各段が第１のノードに出力を有し、前の段の出力、次の段の 出力、並びに、第１及び第２のクロック信号を送出する手段に接続された複数の 縦続された段を含み、 上記段は、上記第１のクロック信号の高い値と低い値との間で出力を切り替え る第１の半導体出力装置を含み、 上記第１の半導体出力装置は第２のノードの電位により制御され、 上記第２のノード自体は、 −上記前の段の出力によって制御された第２の半導体装置を介して上記前の段 の出力に接続され、 −上記次の段の出力によって制御された第３の半導体装置を介して負電位に接 続され、 −第１のキャパシタンスを介して上記第２のクロック信号を送出する手段に接 続されたシフトレジスタであって、 上記第２の半導体装置の制御電圧をゼロ以下の値にラッチする手段を更に有す ることを特徴とするシフトレジスタである。 本発明の好ましい実施例によれば、上記手段は、上記第２の半導体装置のゲー トと上記前の段の出力との間に接続されたキャパシタンスと、上記第２の半導体 装置のゲートと負電圧との間に接続され、上記負電圧により制御される第５の半 導体装置とにより構成される。 上記第５の半導体装置を用いることにより、第２の予備充電半導体装置のゲー トを、半導体出力装置のゲートのあらゆる電圧上昇を 充分に防止し得る電圧に維持することが可能になる。 本発明は、更に、各段が第１のノードに出力を有し、前の段の出力、次の段の 出力、並びに、第１及び第２のクロック信号を送出する手段に接続された複数の 縦続された段を含み、 上記段は、上記第１のクロック信号の高い値と低い値との間で出力を切り替え る第１の半導体出力装置を含み、 上記第１の半導体出力装置は第２のノードの電位により制御され、 上記第２のノード自体は、 −上記前の段の出力によって制御された第２の半導体装置を介して上記前の段 の出力に接続され、 −上記次の段の出力によって制御された第３の半導体装置を介して負電位に接 続され、 −第１のキャパシタンスを介して上記第２のクロック信号を送出する手段に接 続されたシフトレジスタであって、 出力ラインを低いレベルに維持する手段を更に有することを特徴とするシフト レジスタである。 本発明の好ましい実施例によれば、上記手段は、上記出力ラインと負電圧Ｖｇ ｏｆｆとの間に接続された第６の半導体装置により構成され、上記第６の半導体 装置はリセット・ツウ・ゼロパルスにより制御される。 これにより、第１の半導体装置を流れるリーク電流を補償し得るようになる。 本発明は、更に、各段が第１のノードに出力を有し、前の段の出力、次の段の 出力、並びに、第１及び第２のクロック信号を送出する手段に接続された複数の 縦続された段を含み、 上記段は、上記第１のクロック信号の高い値と低い値との間で出力を切り替え る第１の半導体出力装置を含み、 上記第１の半導体出力装置は第２のノードの電位により制御され、 上記第２のノード自体は、第１のキャパシタンスを介して上記第 ２のクロック信号を送出する手段に接続されたシフトレジスタであって、 上記第２のノードは、 −上記前の段の出力によって制御された第２の半導体装置を介して第１の高電 位若しくは低電位に接続され、 −上記次の段の出力によって制御された第３の半導体装置を介して第２の高電 位若しくは低電位に接続されることを特徴とするシフトレジスタである。 かくして、双方向のライン制御回路が得られる。これにより、第１及び第２の 電位の極性に依存して、段ｎ−１から段ｎ＋１に、或いは、段ｎ＋１から段ｎ− １に、情報を移動させることが可能になる。 本発明の他の特徴及び利点は、以下の添付図面を参照した種々の実施例の説明 を読むことにより明らかになる。図面において、 図１は、上記の従来技術によるシフトレジスタの段２１を表わす図であり、 図２ａ乃至２ｆは、図１の装置の種々の信号のタイミングチャートを表わす図 であり、 図３は、上記の従来技術によるシフトレジスタ段の他の実施例を表わす図であ り、 図４乃至８は、図３に示されたシフトレジスタ段に対し行われた種々の改良を 表わす図である。 図４乃至８の記述を簡単化するため、上記の図３の素子と同じ素子には同じ参 照符号が付けられる。 以下の説明において、半導体装置は、トランジスタ、より詳しくは、ＭＯＳト ランジスタからなり、ＴＦＴにより構成してもよい。しかし、本発明は、このタ イプのトランジスタに制限されることは ない。 図４に示される如く、本発明によれば、図３のシフトレジスタ段の第１の改良 は、キャパシタンスＣ３を次の段ｎ＋１への接続用のノードＺとノードＧとの間 に設けることにより得られる。上記キャパシタンスは、出力トランジスタＭＮ２ のゲートに印加された電圧の降下を遅延させ得る。かかるキャパシタンスの使用 により、放電トランジスタＭＮ３の寸法決定に大きい余裕が得られ、ラインｎの 降下時間を最適化することが可能になる。かくして、クロックφ１が高レベルに あり、出力ラインが高レベルにあるとき、トランジスタＭＮ２のゲートに印加さ れた電圧は出力電圧に追従する傾向がある。上記ラインの選択が解除されるとき 、クロックφ１はゼロに変化する。トランジスタＭＮ２がオン状態であるならば 、出力ｎを低い電圧まで降下させることが可能である。シフトレジスタの次の段 ｎ＋１は、高レベルに変化する。この場合、トランジスタＭＮ３及びＭＮ４は活 性状態である。トランジスタＭＮ４は、ラインをゼロにさせる影響を有し、一方 、トランジスタＭＮ３は、トランジスタＭＮ２の ゲート電圧を降下させる影響 を有する。キャパシタンスＣ３を用いることにより、充電トランジスタＭＮ１が オン状態になるとき、ポイントＧの電圧は増加する。従って、トランジスタＭＮ ４はオン状態になり、容量性結合を介して、トランジスタＭＮ４はトランジスタ ＭＮ２に印加された電圧に追従する傾向がある。これにより、トランジスタＭＮ ２のゲートの放電は遅延される。 図５に示されるような他の改良によれば、第２の半導体装置のゲート電圧をゼ ロ以下の値にラッチする手段が設けられている。半導体装置ＭＮ１は、通常、図 ３に示されるように、ゲートがドレインに接続されたダイオードマウント型ＭＯ Ｓトランジスタにより構成される。図５に示された改良型の例によれば、キャパ シタンスＣ５が第１のトランジスタＭＮ１のゲートと、第１のトランジスタのド レイン、即ち、前の段ｎ−１の出力との間に設けられる。ダイ オードマウント型ＭＯＳトランジスタよりなる補助的な半導体装置ＭＮ５が更に 設けられている。このトランジスタＭＮ５の一方の電極は、キャパシタンスＣ５ とトランジスタＭＮ１のゲートとの間に接続され、他方の電極は、好ましくは、 Ｖ１≦Ｖ−≦Ｖｇｏｆｆであるように選択された電圧Ｖ１に接続される。また、 トランジスタＭＮ５の ゲートがＶ１に接続される。カップリングキャパシタン スＣ５と、リークトランジスタとして動作するトランジスタＭＮ５とを使用する ことにより、充電トランジスタＭＮ１のゲート電圧がゼロ以下になるように、充 電トランジスタＭＮ１を正確にラッチすることが可能になる。かくして、出力ラ インｎ−１とトランジスタＭＮ１のゲートとの間の容量性カップリングにより、 出力ラインｎ−１がゼロまで降下したとき、キャパシタンスＣ５はゼロ未満の電 圧になる。従って、トランジスタＭＮ１は適切にラッチされる。更に、トランジ スタＭＮ５は、トランジスタＭＮ１のゲート電圧が非常に低く降下するのを防止 するため、電圧Ｖ１の“クランプ”ダイオードとして作用する。 その上、図５に示された段の動作を最適化するため、図４を参照して説明した キャパシタンスＣ３を、ノードＧとノードＺとの間でこの段に付加してもよい。 以下、図６を参照して、図３に示されたシフトレジスタ段に対し行われた他の 改良を説明する。この場合、出力ラインｎを低レベルに維持する手段が設けられ る。図６に示される如く、上記手段は、出力ラインｎと負電圧Ｖｇｏｆｆとの間 に接続された第６の半導体装置ＭＮ７により構成される。第６の半導体装置はリ セット・ツウ・ゼロパルスにより制御される。詳述すると、第６の半導体装置は 、２個の電極が出力ラインｎと負電圧Ｖｇｏｆｆとの間に接続されたＭＯＳトラ ンジスタＭＮ７からなり、ＭＯＳトランジスタのゲートは、リセット・ツウ・ゼ ロパルスＲｅｓｅｔを受ける。 ＭＯＳトランジスタＭＮ７によれば、出力トランジスタＭＮ２を 流れるリークとは無関係に、ラインを低レベルに維持することが可能になる。実 際上、トランジスタＭＮ７は、半クロック期間毎にキャパシタンスＣ１を負電圧 Ｖｇｏｆｆにリセットする。 以下、図７を参照して、シフトレジスタ段を双方向形式で動作させ得る具体的 な実施例を説明する。この段によれば、出力トランジスタＭＮ２を充電及び放電 させるため夫々使用されるＭＯＳトランジスタＭＮ１及びＭＮ３の電極に印加さ れた電圧Ｖｈ及びＶｂの極性に依存して、段ｎ−１から段ｎ＋１に、若しくは、 段ｎ＋１から段ｎ−１に情報を移動させることが可能である。かくして、図７に 明瞭に示される如く、予備充電トランジスタＭＮ１は段ｎ−１の出力に接続され 、トランジスタＭＮ１の一方の電極は、高レベル又は低レベルに選択可能な電圧 Ｖｂに接続される。その上、放電トランジスタＭＮ３のゲートは、従来の方法で 段ｎ＋１に接続され、トランジスタＭＮ３の一方の電極は、電圧Ｖｂに依存して 低レベル又は高レベルに選択される電圧Ｖｈに接続される。図７に示された実施 例において、出力ラインｎと出力電圧Ｖｇｏｆｆとの間に接続された第６の半導 体装置ＭＮ７が使用されるが、ＭＯＳトランジスタにより構成される第６の半導 体装置は、段ｎ−１から段ｎへのパス又はその逆のパス毎にキャパシタンスＣ１ を電圧Ｖｇｏｆｆにリセットすべく、前の段ｎ−１に連結されたゲートを有する 。 図７を参照して説明したシフトレジスタ段は、動作の方向に依存してトランジ スタＭＮ１又はＭＮ３を通る電流リークに反応する欠点がある。従って、図３の 実施例において、電圧Ｖ−は一般的に電圧Ｖｇｏｆｆよりも小さく、その結果と して、選択されていない段における出力トランジスタＭＮ２は、クロックが正側 に変化するとき、キャパシタンスＣ１を充電させないように充分に小さい出力電 流を有する。典型的に、アモルファスシリコンベースのトランジスタの場合に、 Ｖ− ≦ Ｖｇｏｆｆ−２ ボルトである。 上記欠点を解決するため、図８に示された解決法が使用される。 この場合、トランジスタＭＮ１のゲートは、図５の実施例と同様に、カップリン グキャパシタンスＣ５を介して前の段の出力ラインに接続され、ダイオードマウ ント型ＭＯＳトランジスタＭＮ５は、キャパシタンスＣ及びトランジスタＭＮ１ の共通ポイントと、ポイントＧとの間に接続される。同様に、放電トランジスタ ＭＮ３は、カップリングキャパシタンスＣ６を介して次の段に接続され、トラン ジスタＭＮ６からなる“クランプ”ダイオードが更に設けられている。図８の実 施例において、ノードＧは電圧Ｖ１に連結されている。実際上、図７及び８の実 施例において、トランジスタＭＮ１及びＭＮ３は、段が双方向に動作し得るよう に対称的な役割を果たす。 上記の種々の改良は、請求の範囲に記載されるように互いに組み合わせても構 わないことが当業者には明らかである。

Claims (1)

1. 【特許請求の範囲】 １． 各段（ｎ）が第１のノード（Ｄ）に出力を有し、前の段（ｎ−１）の出力 、次の段（ｎ＋１）の出力、並びに、第１及び第２のクロック信号（φ１，φ２ ）を送出する手段に接続されている複数の縦続された段（ｎ−１，ｎ，ｎ＋１） を含み、 上記段は上記第１のクロック信号（φ１）の高い値と低い値との間で出力（ｎ ）を切り替える第１の半導体出力装置（ＭＮ２）を含み、 上記第１の半導体出力装置は第２のノード（Ｇ）の電位により制御され、 上記第２のノード自体は、 −上記前の段（ｎ−１）の出力によって制御される第２の半導体装置（ＭＮ１ ）を介して上記前の段（ｎ−１）の出力に接続され、 −上記次の段（ｎ＋１）の出力によって制御される第３の半導体装置（ＭＮ３ ）を介して負電位（Ｖ−）に接続され、 −第１のキャパシタンス（Ｃ２）を介して上記第２のクロック信号（φ２）を 送出する手段に接続されている、シフトレジスタであって、 上記第２のノード（Ｇ）と上記次の段（ｎ＋１）の出力との間に設けられたキ ャパシタンス（Ｃ３）を更に有することを特徴とするレジスタ。 ２． 上記段の出力（ｎ）は、上記次の段（ｎ＋１）の出力又は一つおいて次の 段（ｎ＋２）の出力により制御される第４の半導体装置（ＭＮ４）を介して負電 圧（Ｖｇｏｆｆ）に接続されていることを特徴とする請求項１記載のレジスタ。 ３． 上記第２の半導体装置（ＭＮ１）の制御電圧をゼロ以下の値 にラッチする手段を更に有することを特徴とする請求項１又は２記載のレジスタ 。 ４． 上記ラッチする手段は、上記第２の半導体装置（ＭＮ１）のゲートと、上 記前の段（ｎ−１）の出力との間に接続されたキャパシタンスと、 上記第２の半導体装置（ＭＮ１）のゲートとある電圧（Ｖ１）との間に接続さ れ、上記電圧（Ｖ１）により制御される第５の半導体装置（ＭＮ５）とにより構 成されることを特徴とする請求項３記載のレジスタ。 ５． 上記電圧（Ｖ１）は、 Ｖ１≦Ｖ−≦Ｖｇｏｆｆ となるように選択されることを特徴とする請求項４記載のレジスタ。 ６． 出力ライン（ｎ）を低レベルに維持する手段を更に有することを特徴とす る請求項１乃至５のうちいずれか１項記載のレジスタ。 ７． 上記出力ライン（ｎ）を低レベルに維持する手段は、 上記出力ラインと負電圧（Ｖｇｏｆｆ）との間に接続され、リセット・ツウ・ ゼロパルスにより制御される第６の半導体装置により構成されることを特徴とす る請求項６記載のレジスタ。 ８． 各段（ｎ）が第１のノード（Ｄ）に出力を有し、前の段（ｎ−１）の出力 、次の段（ｎ＋１）の出力、並びに、第１及び第２のクロック信号（φ１，φ２ ）を送出する手段に接続されている複数の縦続された段（ｎ−１，ｎ，ｎ＋１） を含み、 上記段は上記第１のクロック信号（φ１）の高い値と低い値との間で出力（ｎ ）を切り替える第１の半導体出力装置（ＭＮ２）を含 み、 上記第１の半導体出力装置は第２のノード（Ｇ）の電位により制御され、 上記第２のノード自体は、 −上記前の段（ｎ−１）の出力によって制御される第２の半導体装置（ＭＮ１ ）を介して上記前の段（ｎ−１）の出力に接続され、 −上記次の段（ｎ＋１）の出力によって制御される第３の半導体装置（ＭＮ３ ）を介して負電位（Ｖ−）に接続され、 −第１のキャパシタンス（Ｃ２）を介して上記第２のクロック信号（φ２）を 送出する手段に接続されている、シフトレジスタであって、 上記第２の半導体装置（ＭＮ１）の制御電圧をゼロ以下の値にラッチする手段 を更に有することを特徴とするレジスタ。 ９． 上記ラッチする手段は、上記第２の半導体装置（ＭＮ１）のゲートと、上 記前の段（ｎ−１）の出力との間に接続されたキャパシタンスと、 上記第２の半導体装置（ＭＮ１）のゲートとある電圧（Ｖ１）との間に接続さ れ、上記電圧（Ｖ１）により制御される第５の半導体装置（ＭＮ５）とにより構 成されることを特徴とする請求項８記載のレジスタ。 １０． 上記電圧（Ｖ１）は、 Ｖ１≦Ｖ−≦Ｖｇｏｆｆ となるように選択されることを特徴とする請求項９記載のレジスタ。 １１． 上記段の出力（ｎ）は、上記次の段（ｎ＋１）の出力又は一つおいて次 の段（ｎ＋２）の出力により制御される第４の半導体装置（ＭＮ４）を介して負 電圧（Ｖｇｏｆｆ）に接続されているこ とを特徴とする請求項８乃至１０のうちいずれか１項記載のレジスタ。 １２． 出力ライン（ｎ）を低レベルに維持する手段を更に有することを特徴と する請求項８乃至１１のうちいずれか１項記載のレジスタ。 １３． 上記出力ライン（ｎ）を低レベルに維持する手段は、 上記出力ラインと負電圧（Ｖｇｏｆｆ）との間に接続され、リセット・ツウ・ ゼロパルスにより制御される第６の半導体装置（ＭＮ６）により構成されること を特徴とする請求項１２記載のレジスタ。 １４． 各段（ｎ）が第１のノード（Ｄ）に出力を有し、前の段（ｎ−１）の出 力、次の段（ｎ＋１）の出力、並びに、第１及び第２のクロック信号（φ１，φ ２）を送出する手段に接続されている複数の縦続された段（ｎ−１，ｎ，ｎ＋１ ）を含み、 上記段は上記第１のクロック信号（φ１）の高い値と低い値との間で出力（ｎ ）を切り替える第１の半導体出力装置（ＭＮ２）を含み、 上記第１の半導体出力装置は第２のノード（Ｇ）の電位により制御され、 上記第２のノード自体は、 −上記前の段（ｎ−１）の出力によって制御される第２の半導体装置（ＭＮ１ ）を介して上記前の段（ｎ−１）の出力に接続され、 −上記次の段（ｎ＋１）の出力によって制御される第３の半導体装置（ＭＮ３ ）を介して負電位（Ｖ−）に接続され、 −第１のキャパシタンス（Ｃ２）を介して上記第２のクロック信号（φ２）を 送出する手段に接続されている、シフトレジスタで あって、 出力ライン（ｎ）を低レベルに維持する手段を更に有することを特徴とするレ ジスタ。 １５． 上記出力ライン（ｎ）を低レベルに維持する手段は、 上記出力ラインと負電圧（Ｖｇｏｆｆ）との間に接続され、リセット・ツウ・ ゼロパルスにより制御される第６の半導体装置（ＭＮ７）により構成されること を特徴とする請求項１４記載のレジスタ。 １６． 上記段の出力（ｎ）は、上記次の段（ｎ＋１）の出力又は一つおいて次 の段（ｎ＋２）の出力により制御される第４の半導体装置（ＭＮ４）を介して負 電圧（Ｖｇｏｆｆ）に接続されていることを特徴とする請求項１５記載のレジス タ。 １７． 各段（ｎ）が第１のノード（Ｄ）に出力を有し、前の段（ｎ−１）の出 力、次の段（ｎ＋１）の出力、並びに、第１及び第２のクロック信号（φ１，φ ２）を送出する手段に接続されている複数の縦続された段（ｎ−１，ｎ，ｎ＋１ ）を含み、 上記段は上記第１のクロック信号（φ１）の高い値と低い値との間で出力（ｎ ）を切り替える第１の半導体出力装置（ＭＮ２）を含み、 上記第１の半導体出力装置は第２のノード（Ｇ）の電位により制御され、 上記第２のノード自体は、 −第１のキャパシタンスを介して上記第２のクロック信号（φ２）を送出する 手段に接続されている、シフトレジスタであって、 上記第２のノードは、更に、 −上記前の段（ｎ−１）の出力によって制御される第２の半導体 装置（ＭＮ１）を介して第１の高い若しくは低い電位（Ｖｂ）に接続され、 −上記次の段（ｎ＋１）の出力によって制御される第３の半導体装置（ＭＮ３ ）を介して第２の低い若しくは高い電位（Ｖｈ）に接続されていることを特徴と するレジスタ。 １８． 出力ラインと、負電圧（Ｖｇｏｆｆ）との間に接続され、上記前の段の 出力により制御される第６の半導体装置を更に有することを特徴とする請求項１ ７記載のレジスタ。 １９． 上記段の出力（ｎ）は、上記次の段（ｎ＋１）の出力又は一つおいて次 の段（ｎ＋２）の出力により制御される第４の半導体装置（ＭＮ４）を介して負 電圧（Ｖｇｏｆｆ）に接続されていることを特徴とする請求項１８記載のレジス タ。 ２０． 上記第２のノード（Ｇ）は電圧（Ｖ１）に接続され、 上記第２及び第３の半導体装置の制御電圧をゼロ以下の値にラッチする手段を 更に有することを特徴とする請求項１７乃至１９のうちいずれか１項記載のレジ スタ。 ２１． 上記ラッチする手段は、 上記半導体装置（ＭＮ１，ＭＮ３）と上記第２のノード（Ｇ）との間に接続さ れたキャパシタンス（Ｃ５，Ｃ６）と、 上記第２の半導体装置と上記第２のノード（Ｇ）との間、及び、上記第３の半 導体装置と上記第２のノード（Ｇ）との間に夫々接続され、上記第２のノード（ Ｇ）の上記電圧（Ｖ１）により制御される第５及び第６の半導体装置（ＭＮ５， ＭＮ６）とにより構成されることを特徴とする請求項２０記載のレジスタ。 ２２． 上記半導体装置は、ＭＩＳトランジスタ、好ましくは、ＴＦＴトランジ スタにより構成されることを特徴とする請求項１乃至２１のうちいずれか１項記 載のレジスタ。 ２３． 上記第１及び第２のクロック信号（φ１，φ２）は逆位相の同じくロッ ク信号から得られることを特徴とする請求項１乃至２２のうちいずれか１項記載 のレジスタ。