JP2020004475A - 半導体装置 - Google Patents

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敦司 梅崎
Atsushi Umezaki
敦司 梅崎
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Semiconductor Energy Laboratory Co Ltd
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Abstract

【課題】トランジスタが仮にディプレッション型である場合でも、安定して動作することができる半導体装置を提供する。【解決手段】開示する発明の一態様の半導体装置は、第１の電位を第１の配線に供給する機能を有する第１のトランジスタと、第２の電位を第１の配線に供給する機能を有する第２のトランジスタと、第１のトランジスタのゲートに第１のトランジスタがオンをオンにするための第３の電位を供給した後、第３の電位の供給を止める機能を有する第３のトランジスタと、第２の電位を第１のトランジスタのゲートに供給する機能を有する第４のトランジスタと、第１の信号にオフセットを施した第２の信号を生成する機能を有する第１の回路と、を有し、第４のトランジスタのゲートには、第２の信号が入力され、第２の信号の最小値は、第２の電位未満の値である。【選択図】図１

Description

本発明の一態様は、半導体装置及び表示装置に関する。
液晶テレビなどの大型表示装置の普及に伴い、より付加価値の高い表示装置の開発が進
められている。特に、一導電型のトランジスタのみを用いて駆動回路を構成する技術開発
が活発に進められている（特許文献１参照）。
図２３に、特許文献１に記載された駆動回路を示す。特許文献１の駆動回路は、トラン
ジスタＭ１、トランジスタＭ２、トランジスタＭ３、トランジスタＭ４及び容量素子Ｃ１
を有する。特許文献１では、信号ＯＵＴをハイレベルとする場合には、トランジスタＭ１
のゲートを浮遊状態とし、容量素子Ｃ１の容量結合を用いてトランジスタＭ１のゲートの
電位を電位ＶＤＤよりも高くするブートストラップ動作が行われている。また、トランジ
スタＭ１のゲートを浮遊状態とするために、トランジスタＭ１のゲートと接続されるトラ
ンジスタ（例えばトランジスタＭ４）のゲートとソースとの間の電位差（以下、Ｖｇｓと
示す）を０［Ｖ］として、このトランジスタをオフにすることが行われている。
また、信号ＯＵＴをロウレベルとする場合には、信号ＩＮをハイレベルとして、トラン
ジスタＭ２及びトランジスタＭ３をオンにすることが行われている。
特開２００２−３２８６４３号公報
トランジスタが仮にディプレッション型（ノーマリーオン型ともいう）である場合には
、トランジスタのＶｇｓを０［Ｖ］としても、トランジスタがオフにならない。よって、
信号ＯＵＴをハイレベルとする場合において、トランジスタＭ３及びトランジスタＭ４が
オフにならないため、トランジスタＭ１のゲートを浮遊状態とすることができない。トラ
ンジスタＭ１のゲートを浮遊状態とすることができないと、ブートストラップ動作を正常
に行うことができずに、誤動作を起こすことがある。または、誤動作を起こさなくても、
動作可能な駆動周波数の範囲が狭くなることがある。
また、信号ＯＵＴをロウレベルとする場合において、表示装置の駆動回路の駆動電圧は
大きいため、トランジスタＭ２及びトランジスタＭ３のＶｇｓも大きくなる。よって、ト
ランジスタの劣化が進み、やがて駆動回路が誤動作を起こすことがある。
そこで、本発明の一態様では、トランジスタが仮にディプレッション型であっても、安
定して動作することができる半導体装置を提供することを課題の一とする。また、トラン
ジスタの劣化を抑制することを課題の一とする。
開示する発明の一態様である半導体装置は、第１の電位を第１の配線に供給する機能を
有する第１のトランジスタと、第２の電位を第１の配線に供給する機能を有する第２のト
ランジスタと、第１のトランジスタのゲートに第１のトランジスタがオンになるための第
３の電位を供給した後、第３の電位の供給を止める機能を有する第３のトランジスタと、
第２の電位を第１のトランジスタのゲートに供給する機能を有する第４のトランジスタと
、第１の信号にオフセットを施した第２の信号を生成する機能を有する第１の回路と、を
有する。そして、第４のトランジスタのゲートには、第２の信号が入力される。また第２
の信号のロウレベルの電位は、第２の電位未満の電位である。
開示する発明の一態様である半導体装置は、第１の電位を第１の配線に供給する機能を
有する第１のトランジスタと、第２の電位を第１の配線に供給する機能を有する第２のト
ランジスタと、第１のトランジスタのゲートに第１のトランジスタがオンになるための第
３の電位を供給した後、第３の電位の供給を止める機能を有する第３のトランジスタと、
第２の電位を第１のトランジスタのゲートに供給する機能を有する第４のトランジスタと
、一方の電極に第１の信号が入力される容量素子と、容量素子の他方の電極に第４の電位
を供給する機能を有する第５のトランジスタと、を有する。そして、第４のトランジスタ
のゲートに、容量素子の他方の電極と接続される。また、第４の電位は、第２の電位未満
の電位である。
なお、上記半導体装置において、第２のトランジスタのゲートには、第１の信号が入力
されてもよい。
本発明の一態様により、トランジスタが仮にディプレッション型であっても、トランジス
タをオフにすることができる。また、トランジスタがオフのときのドレイン電流を小さく
することができる。よって、回路の誤動作を防止することができる。また、本発明の一態
様により、トランジスタのＶｇｓを小さくすることができ、トランジスタの劣化を抑制す
ることができる。
本発明の一態様に係る半導体装置を説明するための図。 本発明の一態様に係る半導体装置を説明するための図。 本発明の一態様に係る半導体装置を説明するための図。 本発明の一態様に係る半導体装置を説明するための図。 本発明の一態様に係る半導体装置を説明するための図。 本発明の一態様に係る半導体装置を説明するための図。 本発明の一態様に係る半導体装置を説明するための図。 本発明の一態様に係る半導体装置を説明するための図。 本発明の一態様に係る半導体装置を説明するための図。 本発明の一態様に係る半導体装置を説明するための図。 本発明の一態様に係るシフトレジスタ回路を説明するための図。 本発明の一態様に係るシフトレジスタ回路を説明するための図。 本発明の一態様に係る表示装置を説明するための図。 本発明の一態様に係る酸化物材料の構造を説明する図。 本発明の一態様に係る酸化物材料の構造を説明する図。 本発明の一態様に係る酸化物材料の構造を説明する図。 本発明の一態様に係るトランジスタの構造を説明する図。 酸化物半導体層を用いたトランジスタ特性のグラフ。 トランジスタのオフ電流と測定時基板温度との関係を示す図。 本発明の一態様に係る電子機器を説明する図。 本発明の一態様に係る電子機器を説明する図。 本発明の一態様に係る半導体装置を説明するための図。 従来の駆動回路を説明する図。
本発明を説明するための実施の形態の一例について、図面を用いて以下に説明する。な
お、本発明の趣旨及びその範囲から逸脱することなく実施の形態の内容を変更することは
、当業者であれば容易である。よって、本発明は、以下に示す実施の形態の記載内容に限
定されない。
（実施の形態１）
本実施の形態では、入力信号にオフセットを施した信号を生成し、該信号によって駆動
する半導体装置の一例について説明する。
本実施の形態の半導体装置の構成について図１（Ａ）を参照して説明する。図１（Ａ）
は、本実施の形態における半導体装置の回路図を示す。図１（Ａ）の半導体装置は、回路
１００と、回路１１０と、を有する。回路１００は、配線１１、配線１２、配線１４及び
回路１１０と接続される。また、回路１１０は、配線１５、配線１３、配線１６及び回路
１００と接続される。なお、回路１００及び回路１１０の構成に応じて、回路１００及び
回路１１０と接続される配線等は適宜変更すればよい。
なお、明細書においては、ＸとＹとが接続されている、と明示的に記載する場合は、Ｘ
とＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、Ｘ
とＹとが直接接続されている場合とを含むものとする。
配線１３には電位ＶＬ１が供給される。電位ＶＬ１は所定の電位である。なお、配線１
３は電位ＶＬ１を伝達する機能を有する。
配線１４には電位ＶＬ２が供給される。電位ＶＬ２は所定の電位である。また、電位Ｖ
Ｌ２は電位ＶＬ１未満の電位である。なお、配線１４は電位ＶＬ２を伝達する機能を有す
る。
配線１５には電位ＶＨが供給される。電位ＶＨは所定の電位である。また、電位ＶＨは
電位ＶＬ１を超えた電位である。なお、配線１５は電位ＶＨを伝達する機能を有する。
なお、配線１３、配線１４及び配線１５を電源線ともいう。また、電位ＶＬ１、電位Ｖ
Ｌ２及び電位ＶＨを電源電位ともいう。また、電位ＶＬ１、電位ＶＬ２及び電位ＶＨは、
例えば電源回路等から供給される。
配線１１には信号ＩＮが入力される。信号ＩＮは半導体装置の入力信号である。また、
信号ＩＮはデジタル信号であり、信号ＩＮのハイレベルの電位はＶＨであり、信号ＩＮの
ロウレベルの電位はＶＬ１である。すなわち、配線１１には電位ＶＨと電位ＶＬ１とが選
択的に供給される。なお、配線１１は信号ＩＮを伝達する機能を有する。
配線１２には信号ＳＥが入力される。信号ＳＥはオフセット電圧を取得するタイミング
を制御するための信号である。また、信号ＳＥはデジタル信号であり、信号ＳＥのハイレ
ベルの電位はＶＬ２を超えた電位であり、信号ＳＥのロウレベルの電位はＶＬ２又はＶＬ
２未満の電位である。すなわち、配線１２には、電位ＶＬ２を超えた電位と電位ＶＬ２又
はＶＬ２未満の電位とが選択的に供給される。なお、配線１２は信号ＳＥを伝達する機能
を有する。
配線１６からは信号ＯＵＴが出力される。信号ＯＵＴは半導体装置の出力信号である。
また、信号ＯＵＴはデジタル信号であり、信号ＯＵＴのハイレベルの電位はＶＨであり、
信号ＯＵＴのロウレベルの電位はＶＬ１である。なお、配線１６は信号ＯＵＴを伝達する
機能を有する。
なお、配線１１、配線１２及び配線１６を信号線ともいう。また、信号ＩＮを入力信号
、信号ＳＥを制御信号、信号ＯＵＴを出力信号ともいう。
回路１００は、信号ＩＮにオフセットを施した信号ＩＮＯを生成する機能を有する。す
なわち、回路１００は、信号ＩＮの電位をオフセット電圧分だけ下げた信号ＩＮＯを生成
する機能を有する。また、回路１００は、信号ＩＮＯを回路１１０に出力する機能を有す
る。
なお、信号ＩＮＯのロウレベルの電位は、配線１３の電位ＶＬ１よりも低い電位である
。また、信号ＩＮＯのハイレベルの電位はＶＬ１を超え、ＶＨ未満の電位であることが好
ましい。
回路１１０は、信号ＩＮＯ（回路１００の出力信号）に応じて、信号ＯＵＴをハイレベ
ルとするかロウレベルとするかを選択する機能を有する。例えば、回路１１０がインバー
タ回路として機能する場合、回路１１０は、信号ＩＮＯがハイレベルであるときには信号
ＯＵＴをロウレベルとし、信号ＩＮＯがロウレベルであるときには信号ＯＵＴをハイレベ
ルとする機能を有する。また、回路１１０は、信号ＩＮＯに応じて、配線１５の電位を配
線１６に出力するか、配線１３の電位を配線１６に出力するかを選択する機能を有する。
例えば、回路１１０は、信号ＩＮＯがハイレベルである場合に配線１３の電位を配線１６
に出力し、信号ＩＮＯがロウレベルである場合に配線１５の電位を配線１６に出力する機
能を有する。また、回路１１０は、ブートストラップ動作によって、信号ＯＵＴのハイレ
ベルの電位を配線１５の電位ＶＨと等しくする機能を有する。
次に、回路１００及び回路１１０の具体例について図１（Ａ）を参照して説明する。
回路１００は、容量素子１０１及びトランジスタ１０２を有する。容量素子１０１の一
方の電極は配線１１と接続される。トランジスタ１０２の第１の端子（ソース及びドレイ
ンの一方ともいう）は配線１４と接続され、トランジスタ１０２の第２の端子は容量素子
１０１の他方の電極と接続され、トランジスタ１０２のゲートは配線１２と接続される。
回路１１０は、トランジスタ１１１、トランジスタ１１２、トランジスタ１１３及びト
ランジスタ１１４を有する。トランジスタ１１１の第１の端子は配線１５と接続され、ト
ランジスタ１１１の第２の端子は配線１６と接続される。トランジスタ１１２の第１の端
子は配線１３と接続され、トランジスタ１１２の第２の端子は配線１６と接続され、トラ
ンジスタ１１２のゲートはトランジスタ１１４のゲートと接続される。トランジスタ１１
３の第１の端子は配線１５と接続され、トランジスタ１１３の第２の端子はトランジスタ
１１１のゲートと接続され、トランジスタ１１３のゲートは配線１５と接続される。トラ
ンジスタ１１４の第１の端子は配線１３と接続され、トランジスタ１１４の第２の端子は
トランジスタ１１１のゲートと接続され、トランジスタ１１４のゲートは容量素子１０１
の他方の電極と接続される。なお、トランジスタ１１１のゲートと他のトランジスタ（例
えばトランジスタ１１３、トランジスタ１１４等）の接続箇所をノードＮ１とする。
容量素子１０１は、配線１１とトランジスタ１０２の第２の端子との間の電位差を保持
する機能を有する。よって、トランジスタ１０２の第２の端子が浮遊状態となる場合には
、配線１１に入力される信号に応じて、トランジスタ１０２の第２の端子の電位も変動す
る。すなわち、信号ＩＮに応じて、信号ＩＮＯの電位も変動する。
トランジスタ１０２は、配線１４の電位ＶＬ２を容量素子１０１の他方の電極に供給す
る機能を有する。トランジスタ１０２が容量素子１０１の他方の電極に電位ＶＬ２を供給
するタイミングは、配線１２の信号ＳＥによって制御される。
なお、トランジスタ１０２は、電位ＶＬ１未満の電位を容量素子１０１の他方の電極に
供給すればよい。具体的には、トランジスタ１０２は、トランジスタ１１４の第１の端子
の電位未満の電位を、容量素子１０１の他方の電極に供給すればよい。
トランジスタ１１１は、配線１５の電位ＶＨを配線１６に供給する機能を有する。また
、トランジスタ１１１は、ゲートと第２の端子との間の電位差を保持する機能を有する。
よって、ノードＮ１が浮遊状態である場合には、配線１６の電位が上昇すれば、ノードＮ
１の電位も上昇する。
なお、配線１５に信号が入力される場合には、トランジスタ１１１は、配線１５の信号
を配線１６に供給する機能を有する。
トランジスタ１１２は、配線１３の電位ＶＬ１を配線１６に供給する機能を有する。ト
ランジスタ１１２が電位ＶＬ１を配線１６に供給するタイミングは、回路１００から出力
される信号ＩＮＯ（容量素子１０１の他方の電極の電位）によって制御される。
トランジスタ１１３は、配線１５の電位ＶＨをトランジスタ１１１のゲートに供給する
機能を有する。また、トランジスタ１１３は、トランジスタ１１１のゲートに電位ＶＨを
供給した後、トランジスタ１１１のゲートへの電位ＶＨの供給を止める機能を有する。ま
た、トランジスタ１１３は、トランジスタ１１１がオンになった後からトランジスタ１１
３がオフになるまで、トランジスタ１１１のゲートに電位ＶＨを供給する機能を有する。
なお、トランジスタ１１３がトランジスタ１１１のゲートに供給する電位は、トランジ
スタ１１１がオンになる電位であればよい。
トランジスタ１１４は、配線１３の電位ＶＬ１をトランジスタ１１１のゲートに供給す
る機能を有する。トランジスタ１１４が電位ＶＬ１をトランジスタ１１１のゲートに供給
するタイミングは、回路１００から出力される信号ＩＮＯによって制御される。
なお、本実施の形態の半導体装置が有するトランジスタ（例えばトランジスタ１０２、
トランジスタ１１１、トランジスタ１１２、トランジスタ１１３及びトランジスタ１１４
）は同じ導電型である。本実施の形態では、本実施の形態の半導体装置が有するトランジ
スタがＮチャネル型であるものとして説明する。
次に、図１（Ａ）の半導体装置の駆動方法の一例について、図１（Ｂ）を参照して説明
する。図１（Ｂ）は、図１（Ａ）の半導体装置の駆動方法を説明するためのタイミングチ
ャートの一例である。
図１（Ａ）の半導体装置の駆動方法について期間Ｔ０と期間Ｔ１とに分けて説明する。
期間Ｔ０は、容量素子１０１にオフセット電圧を保持させるための期間である。まず、
信号ＩＮをロウレベルとして、容量素子１０１の一方の電極の電位をＶＬ１とする。また
、信号ＳＥをハイレベルとして、トランジスタ１０２をオンにする。そして、配線１４の
電位ＶＬ２を容量素子１０１の他方の電極に供給し、容量素子１０１の他方の電極の電位
をＶＬ２とする。よって、容量素子１０１には、信号ＩＮのロウレベルの電位ＶＬ１と、
トランジスタ１０２によって供給される配線１４の電位ＶＬ２との差（ＶＬ１−ＶＬ２）
が保持させる。この差（ＶＬ１−ＶＬ２）がオフセット電圧に相当する。
なお、期間Ｔ０においては、トランジスタ１０２はＶＬ１未満の電位を容量素子１０１
の他方の電極に供給すればよい。
期間Ｔ１は、信号ＩＮにオフセットを施して信号ＩＮＯを生成し、信号ＩＮＯによって
回路１１０を駆動するための期間である。まず、信号ＳＥをロウレベルとして、トランジ
スタ１０２をオフにすることで、容量素子１０１の他方の電極を浮遊状態とする。容量素
子１０１は、期間Ｔ０において電位差ＶＬ１−ＶＬ２を保持しているため、信号ＩＮから
電位差ＶＬ１−ＶＬ２に応じた値を引いた信号である信号ＩＮＯが生成される。よって、
信号ＩＮがロウレベルになると、信号ＩＮＯもロウレベルとなり、信号ＩＮＯのロウレベ
ルの電位はＶＬ１未満の電位となる。また、信号ＩＮがハイレベルになると、信号ＩＮＯ
もハイレベルとなり、信号ＩＮＯのハイレベルの電位はＶＨ未満の電位となる。
期間Ｔ１における図１（Ａ）の半導体装置の駆動方法について、信号ＩＮがハイレベル
である場合とロウレベルである場合とに分けて説明する。
期間Ｔ１において、信号ＩＮがハイレベルになると、信号ＩＮＯもハイレベルとなるた
め、トランジスタ１１２及びトランジスタ１１４がオンになる。よって、配線１３の電位
ＶＬ１がトランジスタ１１２によって配線１６に供給される。また、配線１３の電位ＶＬ
１がトランジスタ１１４によってノードＮ１に供給される。ノードＮ１には、トランジス
タ１１３によって配線１５の電位ＶＨも供給されている。しかし、トランジスタ１１４の
Ｗ（チャネル幅）／Ｌ（チャネル長）比をトランジスタ１１３のＷ／Ｌ比よりも十分に大
きくしておけば、ノードＮ１の電位はトランジスタ１１１がオフになる程度の電位となる
ため、トランジスタ１１１はオフになる。よって、信号ＯＵＴはロウレベルとなり、その
電位はＶＬ１となる。
一方、期間Ｔ１において、信号ＩＮがロウレベルになると、信号ＩＮＯもロウレベルと
なるため、トランジスタ１１２及びトランジスタ１１４がオフになる。ノードＮ１には、
トランジスタ１１３によって配線１５の電位ＶＨが供給されるため、ノードＮ１の電位が
上昇する。よって、トランジスタ１１１がオンになり、配線１５の電位ＶＨがトランジス
タ１１１によって配線１６に供給されるため、配線１６の電位が上昇する。やがて、ノー
ドＮ１の電位が電位ＶＨからトランジスタ１１３のしきい値電圧を引いた電位まで上昇す
ると、トランジスタ１１３がオフになり、ノードＮ１が浮遊状態となる。ノードＮ１が浮
遊状態となっても、配線１６の電位は上昇している。また、トランジスタ１１１のゲート
と第２の端子との間には、トランジスタ１１３がオフになったときのノードＮ１と配線１
６との電位差が保持されている。よって、配線１６の電位の上昇に伴って、ノードＮ１の
電位がさらに上昇し、電位ＶＨよりも高くなる。いわゆるブートストラップ動作である。
よって、信号ＯＵＴがハイレベルとなり、その電位はＶＨとなる。
なお、配線１５に信号が入力されている場合、配線１５の信号が配線１６に出力される
。例えば、配線１５にクロック信号が入力される場合、信号ＩＮがロウレベルである期間
では、クロック信号が配線１５から配線１６に出力される。
以上のとおり、信号ＯＵＴをハイレベルとする場合には、トランジスタ１１４のゲート
の電位がＶＬ１未満となるため、トランジスタ１１４のＶｇｓを負の値とすることができ
る。よって、仮にトランジスタ１１４がディプレッション型であっても、トランジスタ１
１４をオフにすることができる。または、仮にトランジスタ１１４のＶｇｓが０［Ｖ］の
場合のドレイン電流が大きいトランジスタであっても、トランジスタ１１４のドレイン電
流を小さくすることができる。よって、トランジスタ１１１のゲートを浮遊状態とするこ
とができ、回路１１０の誤動作を防止することができる。
また、トランジスタ１１４と同様にトランジスタ１１２のＶｇｓも負の値とすることが
できる。よって、仮にトランジスタ１１２がディプレッション型であっても、トランジス
タ１１２をオフにすることができる。または、仮にトランジスタ１１２のＶｇｓが０［Ｖ
］の場合のドレイン電流が大きいトランジスタであっても、トランジスタ１１２のドレイ
ン電流を小さくすることができる。よって、配線１６から配線１３に流れる電流を防止又
は抑制することができるため、消費電力の削減を図ることができる。
また、信号ＯＵＴをロウレベルとする場合には、トランジスタ１１２及びトランジスタ
１１４のゲートの電位はＶＨ未満の電位となるため、トランジスタ１１２及びトランジス
タ１１４のＶｇｓを小さくすることができる。よって、トランジスタ１１２及びトランジ
スタ１１４の劣化を抑制することができる。
以上、図１（Ａ）の半導体装置の駆動方法について説明した。
次に、図１（Ａ）とは異なる半導体装置について、図２（Ａ）、図２（Ｂ）、図３（Ａ
）、図３（Ｂ）、図４（Ａ）、図４（Ｂ）、図５（Ａ）、図５（Ｂ）を参照して説明する
。なお、以下では、図１（Ａ）と異なる部分について説明する。
図２（Ａ）に示すように、図１（Ａ）の半導体装置において、配線１４を省略し、トラ
ンジスタ１０２の第１の端子を配線１３と接続してもよい。そして、期間Ｔ０において配
線１３に電位ＶＬ２を供給し、期間Ｔ１において配線１３に電位ＶＬ１を供給してもよい
。この場合でも、期間Ｔ０において容量素子１０１の他方の電極に電位ＶＬ２を供給する
ことができるので、図１（Ａ）の半導体装置と同様の動作を行うことができる。よって、
図１（Ａ）の半導体装置と同様の効果を奏することができる。また、配線１４を省略する
ことができるため、図１（Ａ）の半導体装置と比較して配線の数を減らすことができる。
なお、図２（Ａ）の半導体装置において、期間Ｔ０において配線１３の電位を電位ＶＬ
１のままとし、配線１１の電位を電位ＶＬ１を超え、電位ＶＨ未満の電位としてもよい。
この場合でも、期間Ｔ１において、信号ＩＮがロウレベルである場合に、容量素子１０１
の他方の電極の電位を電位ＶＬ１未満とすることができるので、図１（Ａ）の半導体装置
と同様の動作を行うことができる。よって、図１（Ａ）の半導体装置と同様の効果を奏す
ることができる。また、電源電位を一定とすることができるため、配線１３に電位を供給
する電源回路等の構成を簡単にすることができる。
図２（Ｂ）に示すように、図１（Ａ）の半導体装置において、配線１４を省略し、トラ
ンジスタ１０２の第１の端子を配線１５と接続してもよい。そして、期間Ｔ０において配
線１５に電位ＶＬ２を供給し、期間Ｔ１において配線１５に電位ＶＨを供給してもよい。
この場合でも、期間Ｔ０において容量素子１０１の他方の電極に電位ＶＬ２を供給するこ
とができるので、図１（Ａ）の半導体装置と同様の動作を行うことができる。よって、図
１（Ａ）の半導体装置と同様の効果を奏することができる。また、配線１４を省略するこ
とができるため、図１（Ａ）の半導体装置と比較して配線の数を減らすことができる。
図３（Ａ）に示すように、図１（Ａ）の半導体装置において、配線１４を省略し、トラ
ンジスタ１０２の第１の端子を配線１２と接続し、トランジスタ１０２の第２の端子及び
ゲートを容量素子１０１の他方の電極と接続してもよい。そして、期間Ｔ０において信号
ＳＥをロウレベルとし、期間Ｔ１において信号ＳＥをハイレベルとしてもよい。この場合
でも、期間Ｔ０において容量素子１０１の他方の電極を電位ＶＬ１未満とすることができ
るので、図１（Ａ）の半導体装置と同様の動作を行うことができる。よって、図１（Ａ）
の半導体装置と同様の効果を奏することができる。また、配線１４を省略することができ
るため、図１（Ａ）の半導体装置と比較して配線の数を減らすことができる。
図３（Ｂ）に示すように、図１（Ａ）の半導体装置において、配線１２及び配線１４を
省略し、トランジスタ１０２の第１の端子を配線１３と接続し、トランジスタ１０２の第
２の端子及びゲートを容量素子１０１の他方の電極と接続してもよい。そして、期間Ｔ０
において配線１３に電位ＶＬ２を供給し、期間Ｔ１において配線１３に電位ＶＬ１を供給
してもよい。この場合でも、期間Ｔ０において容量素子１０１の他方の電極を電位ＶＬ１
未満とすることができるので、図１（Ａ）の半導体装置と同様の動作を行うことができる
。よって、図１（Ａ）の半導体装置と同様の効果を奏することができる。また、配線１２
及び配線１４を省略することができるため、図１（Ａ）の半導体装置と比較して配線の数
を減らすことができる。
図４（Ａ）に示すように、図１（Ａ）の半導体装置において、配線１２及び配線１４を
省略し、トランジスタ１０２の第１の端子を配線１５と接続し、トランジスタ１０２の第
２の端子及びゲートを容量素子１０１の他方の電極と接続してもよい。そして、期間Ｔ０
において配線１５に電位ＶＬ２を供給し、期間Ｔ１において配線１５に電位ＶＨを供給し
てもよい。この場合でも、期間Ｔ０において容量素子１０１の他方の電極を電位ＶＬ１未
満とすることができるので、図１（Ａ）の半導体装置と同様の動作を行うことができる。
よって、図１（Ａ）の半導体装置と同様の効果を奏することができる。また、配線１２及
び配線１４を省略することができるため、図１（Ａ）の半導体装置と比較して配線の数を
減らすことができる。
図４（Ｂ）に示すように、図１（Ａ）の半導体装置において、トランジスタ１１２のゲ
ートを配線１１と接続してもよい。図４（Ｂ）の半導体装置では、トランジスタ１１２が
配線１３の電位ＶＬ１を配線１６に供給するタイミングは信号ＩＮによって制御される。
信号ＩＮは信号ＩＮＯよりも立ち下がり時間及び立ち上がり時間が短いため、トランジス
タ１１２のゲートが容量素子１０１の他方の電極と接続される場合と比較して、トランジ
スタ１１２がオン又はオフになるタイミングを早くすることができる。よって、配線１３
の電位ＶＬ１を配線１６に供給するタイミングも早くなるため、信号ＯＵＴの立ち下がり
時間を短くすることができる。また、トランジスタ１１２がオフになるタイミングが早く
なると、配線１５と配線１３との間の貫通電流が生じる時間を短くすることができるため
、消費電力の削減を図ることができる。
なお、図４（Ｂ）の半導体装置と同様に、図２（Ａ）、図２（Ｂ）、図３（Ａ）、図３
（Ｂ）、及び図４（Ａ）の半導体装置においても、トランジスタ１１２のゲートを配線１
１と接続してもよい。この場合でも、図４（Ｂ）の半導体装置と同様の効果を奏すること
ができる。
図５（Ａ）に示すように、図１（Ａ）の半導体装置において、第１の端子が配線１３と
接続され、第２の端子がトランジスタ１１１のゲートと接続され、ゲートが配線１２と接
続されたトランジスタ１１５を設けてもよい。トランジスタ１１５は、配線１３の電位Ｖ
Ｌ１をトランジスタ１１１のゲートに供給する機能を有する。トランジスタ１１５がトラ
ンジスタ１１１のゲートに電位ＶＬ１を供給するタイミングは、配線１２の信号ＳＥによ
って制御される。図５（Ａ）の半導体装置では、期間Ｔ０において配線１３の電位ＶＬ１
をトランジスタ１１１のゲートに供給することができるため、半導体装置を初期化するこ
とができる。よって、半導体装置の誤動作を防止することができる。
なお、図５（Ａ）の半導体装置において、トランジスタ１１５の第１の端子を配線１４
と接続してもよい。この場合でも、トランジスタ１１５の第１の端子が配線１３と接続さ
れる場合と同様の動作を行うことができる。
なお、オフセット電圧を取得するタイミングと、初期化を行うタイミングとが異なる場
合には、トランジスタ１１５のゲートを初期化用の信号が入力される配線と接続してもよ
い。
なお、図２（Ａ）、図２（Ｂ）、図３（Ａ）、図３（Ｂ）、図４（Ａ）及び図４（Ｂ）
の半導体装置においても、第１の端子が配線１３又は配線１４と接続され、第２の端子が
トランジスタ１１１のゲートと接続され、ゲートが配線１２と接続されたトランジスタ１
１５を設けてもよい。この場合でも、図５（Ａ）の半導体装置と同様の効果を奏すること
ができる。
図５（Ｂ）に示すように、図１（Ａ）の半導体装置において、トランジスタ１１３の第
２の端子及びゲートを配線１７と接続してもよい。配線１７には、電位ＶＨを供給しても
よいし、電位ＶＬ１を超え、電位ＶＨ未満の電位を供給してもよいし、信号を入力しても
よい。配線１７に入力する信号の例としては、信号ＩＮの反転信号がある。よって、配線
１１がインバータ回路を介して配線１７と接続されてもよい。こうすれば、トランジスタ
１１４がオンになるとき、トランジスタ１１３がオフになるため、配線１５と配線１３と
の間に電流が流れることを防止することができる。よって、消費電力の削減を図ることが
できる。また、トランジスタ１１３のＷ／Ｌ比よりも、トランジスタ１１４のＷ／Ｌ比を
十分に大きくする必要がなくなるため、トランジスタのサイズを小さくすることができる
。
なお、図２（Ａ）、図２（Ｂ）、図３（Ａ）、図３（Ｂ）、図４（Ａ）、図４（Ｂ）及
び図５（Ａ）の半導体装置においても、トランジスタ１１３の第２の端子及びゲートを配
線１７と接続してもよい。この場合でも、図５（Ｂ）の半導体装置と同様の効果を奏する
ことができる。
図２２（Ａ）に示すように、図１（Ａ）の半導体装置において、配線１４を省略し、ト
ランジスタ１０２の第１の端子を配線１３と接続し、一方の電極が配線１２と接続され且
つ他方の電極が容量素子１０１の他方の電極と接続される容量素子１０３を設けてもよい
。容量素子１０３は配線１２と容量素子１０１の他方の電極との間の電位差を保持する機
能を有する。また、図２２（Ａ）の半導体装置では、トランジスタ１０２は配線１３の電
位ＶＬ１を容量素子１０１の他方の電極に供給する機能を有する。図２２（Ａ）の半導体
装置では、期間Ｔ０において、容量素子１０１の一方の電極にはロウレベルの信号ＩＮが
入力され、容量素子１０１の他方の電極には配線１３の電位ＶＬ１がトランジスタ１０２
によって供給される。その後、信号ＳＥがハイレベルからロウレベルになると、トランジ
スタ１０２がオフになり、且つ容量素子１０１の他方の電極の電位は容量素子１０３の容
量結合によって電位ＶＬ１から下がる。よって、期間Ｔ０において容量素子１０１の他方
の電極を電位ＶＬ１未満とすることができるため、図１（Ａ）の半導体装置と同様の動作
を行うことができる。したがって、図１（Ａ）の半導体装置と同様の効果を奏することが
できる。また、配線１４を省略することができるため、図１（Ａ）の半導体装置と比較し
て配線の数を減らすことができる。また、電位ＶＬ２を必要としないため、電源電位の数
を減らすことができる。
図２２（Ｂ）に示すように、図２２（Ａ）の半導体装置において、トランジスタ１０２
の第１の端子を配線１１と接続してもよい。この場合でも、期間Ｔ０において、ロウレベ
ルの信号ＩＮをトランジスタ１０２によって容量素子１０１の他方の電極に供給すること
ができるため、図２２（Ａ）の半導体装置と同様の動作を行うことができる。よって、図
２２（Ａ）の半導体装置と同様の効果を奏することができる。
なお、図２２（Ａ）及び図２２（Ｂ）の半導体装置において、容量素子１０３を省略し
てもよい。この場合には、容量素子１０３の代わりに、トランジスタ１０２のゲートと第
２の端子との間の寄生容量を用いるとよい。
なお、図２２（Ａ）及び図２２（Ｂ）の半導体装置において、容量素子１０３の一方の
電極を配線１２とは異なる新たな配線と接続してもよい。この配線に入力する信号は、期
間Ｔ０において信号ＳＥがハイレベルからロウレベルになった後に、ハイレベルからロウ
レベルになる信号であることが好ましい。こうすれば、トランジスタ１０２がオフになっ
た後に、容量素子１０１の他方の電極の電位を下げることができる。また、ロウレベルか
らハイレベルになるタイミングは、信号ＳＥがハイレベルである期間であることが好まし
い。
なお、図２（Ａ）、図２（Ｂ）、図３（Ａ）、図３（Ｂ）、図４（Ａ）、図４（Ｂ）、
図５（Ａ）及び図５（Ｂ）の半導体装置においても、配線１４を省略し、トランジスタ１
０２の第１の端子を配線１１又は配線１３と接続し、一方の電極が配線１２と接続され且
つ他方の電極が容量素子１０１の他方の電極と接続される容量素子１０３を設けてもよい
。
図示はしないが、図２（Ａ）、図２（Ｂ）、図３（Ａ）、図３（Ｂ）、図４（Ａ）、図
４（Ｂ）、図５（Ａ）、図５（Ｂ）、図２２（Ａ）及び図２２（Ｂ）の半導体装置におい
て、トランジスタ１１１のゲートと第２の端子との間に容量素子を接続してもよい。こう
すれば、配線１６とノードＮ１との間の容量値を大きくすることができる。よって、トラ
ンジスタ１１１のゲートと第２の端子との間に容量素子が設けられていない場合と比較し
て、信号ＩＮがロウレベルである期間においてノードＮ１をより高くすることがきる。つ
まり、トランジスタ１１１のＶｇｓを大きくすることができる。よって、トランジスタ１
１１のドレイン電流を大きくすることができ、信号ＯＵＴの立ち上がり時間を短くするこ
とができる。
図示はしないが、図２（Ａ）、図２（Ｂ）、図３（Ａ）、図３（Ｂ）、図４（Ａ）、図
４（Ｂ）、図５（Ａ）、図５（Ｂ）、図２２（Ａ）及び図２２（Ｂ）の半導体装置におい
て、容量素子１０１としてＭＯＳ容量を用いてもよい。この場合、ＭＯＳ容量として用い
るトランジスタのゲートを配線１１と接続し、トランジスタのソース又はドレインをトラ
ンジスタ１０２の第２の端子と接続することが好ましい。こうすれば、配線１１の電位は
トランジスタ１０２の第２の端子の電位よりも高いため、単位面積当たりの容量値を大き
くすることができる。
以上、図１（Ａ）とは異なる構成の半導体装置について説明した。
なお、トランジスタ１１１のＷ／Ｌ比が大きいほど、信号ＯＵＴの立ち上がり時間を短
くすることができる。よって、トランジスタ１１１のＷ／Ｌ比は、半導体装置が有するト
ランジスタの中で一番大きいことが好ましい。すなわち、トランジスタ１１１のＷ／Ｌ比
は、トランジスタ１０２のＷ／Ｌ比、トランジスタ１１２のＷ／Ｌ比、トランジスタ１１
３のＷ／Ｌ比、及びトランジスタ１１４のＷ／Ｌ比よりも大きいことが好ましい。
なお、トランジスタ１１２は配線１６と接続された負荷に電位を供給するのに対し、ト
ランジスタ１１４はトランジスタ１１１のゲートに電位を供給する。また、トランジスタ
１１２のＷ／Ｌ比が大きいほど、信号ＯＵＴの立ち下がり時間を短くすることができる。
よって、トランジスタ１１２のＷ／Ｌ比は、トランジスタ１１４のＷ／Ｌ比よりも大きい
ことが好ましい。
なお、トランジスタ１０２は期間Ｔ０において容量素子１０１の他方の電極に電荷を供
給すればよいので、トランジスタ１０２のＷ／Ｌ比を大きくする必要はない。よって、ト
ランジスタ１０２のＷ／Ｌ比は、トランジスタ１１２又はトランジスタ１１４のＷ／Ｌ比
よりも小さいことが好ましい。
なお、容量素子１０１の容量値がトランジスタ１１２のゲート容量及びトランジスタ１
１４のゲート容量の和よりも大きいほど、信号ＩＮＯの振幅電圧を信号ＩＮの振幅電圧に
近づけることができる。よって、容量素子１０１の容量値は、トランジスタ１１２のゲー
ト容量及びトランジスタ１１４のゲート容量の和よりも大きいことが好ましい。また、容
量素子１０１の一方の電極がトランジスタのゲート電極と同じ材料であり、容量素子１０
１の他方の電極がトランジスタのソース電極又はドレイン電極と同じ材料である場合、容
量素子１０１の一方の電極と他方の電極とが重なる面積は、トランジスタ１１２のゲート
とソースとが重なる面積、トランジスタ１１２のゲートとドレインとが重なる面積、トラ
ンジスタ１１４のゲートとソースとが重なる面積、及びトランジスタ１１４のゲートとド
レインとが重なる面積の和よりも大きいことが好ましい。
なお、期間Ｔ０において、配線１３に電位ＶＬ１を供給せずに、配線１３を浮遊状態と
してもよい。または、期間Ｔ０において、配線１５に電位ＶＨを供給せずに、配線１５を
浮遊状態としてもよい。こうすれば、期間Ｔ０における誤動作を防止することができる。
なお、期間Ｔ１において、配線１４に電位ＶＬ２を供給せずに、配線１４を浮遊状態と
してもよい。
なお、信号ＩＮがハイレベルとなる期間において、ロウレベルとなる信号を配線１５に
入力してもよい。こうすれば、トランジスタ１１４がオンになるとき、トランジスタ１１
３がオフになるため、配線１５と配線１３との間に電流が流れることを防止することがで
きる。よって、消費電力の削減を図ることができる。また、トランジスタ１１３のＷ／Ｌ
比よりも、トランジスタ１１４のＷ／Ｌ比を十分に大きくする必要がなくなるため、トラ
ンジスタのサイズを小さくすることができる。
本実施の形態は、他の実施の形態等と適宜組み合わせて実施することが可能である。
（実施の形態２）
本実施の形態では、本発明の一態様である半導体装置をシフトレジスタ回路が有するフ
リップフロップ回路に用いる場合について説明する。なお、本実施の形態では、実施の形
態１と異なる部分について説明する。
本実施の形態の半導体装置について、図６（Ａ）を参照して説明する。図６（Ａ）は、
本実施の形態における半導体装置の回路図を示す。図６（Ａ）の半導体装置は、トランジ
スタ１１１の第１の端子が配線２３と接続され、トランジスタ１１３のゲートが配線２１
と接続され、容量素子１０１の一方の電極が配線２２と接続されるところが、図１（Ａ）
の半導体装置と異なる。
配線２１には信号ＩＮ１が入力される。信号ＩＮ１は、半導体装置の入力信号であり、
スタートパルスとして機能する信号である。例えば、信号ＩＮ１デジタル信号であり、信
号ＩＮ１のハイレベルの電位はＶＨであり、信号ＩＮ１のロウレベルの電位はＶＬ１であ
る。なお、配線２１は信号ＩＮ１を伝達する機能を有する。
配線２２には信号ＩＮ２が入力される。信号ＩＮ２は、半導体装置の入力信号であり、
リセット信号として機能する信号である。例えば、信号ＩＮ２はデジタル信号であり、信
号ＩＮ２のハイレベルの電位はＶＨであり、信号ＩＮ２のロウレベルの電位はＶＬ１であ
る。なお、配線２２は信号ＩＮ２を伝達する機能を有する。
配線２３には信号ＣＫが入力される。信号ＣＫは半導体装置の入力信号である。例えば
、信号ＣＫはデジタル信号であり、信号ＣＫのハイレベルの電位はＶＨであり、信号ＣＫ
のロウレベルの電位はＶＬ１である。また、信号ＣＫは、ハイレベルとロウレベルとを繰
り返すクロック信号である。なお、配線２３は信号ＣＫを伝達する機能を有する。
なお、配線２１、配線２２及び配線２３を信号線とも呼ぶ。特に、配線２３をクロック
信号線とも呼ぶ。
次に、図６（Ａ）の半導体装置の駆動方法の一例について、図７を参照して説明する。
図７は、図６（Ａ）の半導体装置の駆動方法を説明するためのタイミングチャートの一例
である。
期間Ｔ０では、信号ＩＮ２をロウレベルとして、容量素子１０１の一方の電極の電位を
ＶＬ１とする。また、信号ＳＥをハイレベルとして、トランジスタ１０２をオンにする。
そして、配線１４の電位ＶＬ２を容量素子１０１の他方の電極に供給し、容量素子１０１
の他方の電極の電位をＶＬ２とする。よって、容量素子１０１には、信号ＩＮ２のロウレ
ベルの電位ＶＬ１と、トランジスタ１０２によって供給される配線１４の電位ＶＬ２との
差（ＶＬ１−ＶＬ２）が保持される。この差（ＶＬ１−ＶＬ２）がオフセット電圧に相当
する。
期間Ｔ１では、信号ＳＥをロウレベルとして、トランジスタ１０２をオフにすることで
、容量素子１０１の他方の電極を浮遊状態とする。容量素子１０１は、期間Ｔ０において
電位差ＶＬ１−ＶＬ２を保持しているため、信号ＩＮ２から電位差ＶＬ１−ＶＬ２に応じ
た値を引いた信号である信号ＩＮ２Ｏが生成される。よって、信号ＩＮ２がロウレベルに
なると、信号ＩＮ２Ｏもロウレベルとなり、信号ＩＮ２Ｏのロウレベルの電位はＶＬ１未
満の電位となる。また、信号ＩＮ２がハイレベルになると、信号ＩＮ２Ｏもハイレベルと
なり、信号ＩＮ２Ｏのハイレベルの電位はＶＨ未満の電位となる。
期間Ｔ１における図６（Ａ）の半導体装置の駆動方法について、期間Ｔａ、期間Ｔｂ、
期間Ｔｃ及び期間Ｔｄに分けて説明する。
期間Ｔａにおいて、信号ＩＮ２がロウレベルになるため、信号ＩＮ２Ｏもロウレベルと
なり、トランジスタ１１２及びトランジスタ１１４がオフになる。また、信号ＩＮ１がハ
イレベルになるため、トランジスタ１１３がオンになる。よって、配線１５の電位ＶＨが
ノードＮ１に供給されるため、ノードＮ１の電位が上昇する。ノードＮ１の電位が上昇す
ると、トランジスタ１１１がオンになり、配線２３の信号ＣＫが配線１６に供給される。
期間Ｔａでは信号ＣＫはロウレベルであるため、信号ＯＵＴはロウレベルになり、その電
位はＶＬ１となる。また、ノードＮ１の電位がＶＨからトランジスタ１１３のしきい値電
圧を引いた電位まで上昇すると、トランジスタ１１３がオフになる。よって、ノードＮ１
は浮遊状態になる。また、トランジスタ１１３がオフになったときのノードＮ１と配線１
６との間の電位差がトランジスタ１１１のゲートと第２の端子との間に保持される。
期間Ｔｂにおいて、信号ＩＮ２がロウレベルのままなので、信号ＩＮ２Ｏもロウレベル
のままとなり、トランジスタ１１２及びトランジスタ１１４がオフのままになる。また、
信号ＩＮ１がロウレベルになるため、トランジスタ１１３はオフのままになる。よって、
ノードＮ１は浮遊状態のままとなる。また、ノードＮ１の電位は期間Ｔａにおける電位を
保っているので、トランジスタ１１１はオンのままになり、配線２３の信号ＣＫが配線１
６に供給されたままになる。期間Ｔｂでは、信号ＣＫがハイレベルになるため、配線１６
の電位は上昇する。このとき、トランジスタ１１１のゲートと第２の端子との間には、期
間ＴａにおけるノードＮ１と配線１６との間の電位差が保持されている。よって、配線１
６の電位に伴って、ノードＮ１の電位がさらに上昇し、ＶＨよりも高くなる。よって、信
号ＯＵＴがハイレベルとなり、その電位はＶＨとなる。
期間Ｔｃでは、信号ＩＮ２がハイレベルになり、信号ＩＮ２Ｏがハイレベルになるため
、トランジスタ１１２及びトランジスタ１１４がオンになる。よって、配線１３の電位Ｖ
Ｌ１がトランジスタ１１２によって配線１６に供給され、さらにトランジスタ１１４によ
ってノードＮ１に供給される。また、信号ＩＮ１はロウレベルのままなので、トランジス
タ１１３はオフのままになる。よって、ノードＮ１の電位はＶＬ１となり、トランジスタ
１１１はオフになる。よって、信号ＯＵＴはロウレベルとなり、その電位はＶＬ１となる
。
期間Ｔｄでは、信号ＩＮ２がロウレベルになり、信号ＩＮ２Ｏがロウレベルになるため
、トランジスタ１１２及びトランジスタ１１４はオフになる。また、信号ＩＮ１がロウレ
ベルのままなので、トランジスタ１１３はオフのままになる。よって、ノードＮ１は期間
Ｔｃにおける電位ＶＬ１を維持し、トランジスタ１１１はオフになる。また、配線１６は
期間Ｔｃにおける電位ＶＬ１を維持するため、信号ＯＵＴはロウレベルのままになる。
以上のとおり、信号ＩＮ２をロウレベルとする場合には、トランジスタ１１４のゲート
の電位がＶＬ１未満となるため、トランジスタ１１４のＶｇｓを負の値とすることができ
る。よって、仮にトランジスタ１１４がディプレッション型であっても、トランジスタ１
１４をオフにすることができる。または、仮にトランジスタ１１４のＶｇｓが０［Ｖ］の
場合のドレイン電流が大きいトランジスタであっても、トランジスタ１１４のドレイン電
流を小さくすることができる。よって、トランジスタ１１１のゲートを浮遊状態とするこ
とができ、回路１１０の誤動作を防止することができる。
また、信号ＩＮ２をハイレベルとする場合には、トランジスタ１１２及びトランジスタ
１１４のゲートの電位はＶＨ未満の電位となるため、トランジスタ１１２及びトランジス
タ１１４のＶｇｓを小さくすることができる。よって、トランジスタ１１２及びトランジ
スタ１１４の劣化を抑制することができる。
以上、図６（Ａ）の半導体装置の駆動方法について説明した。
次に、図６（Ａ）とは異なる半導体装置について、図６（Ｂ）、図８（Ａ）、図８（Ｂ
）、図９（Ａ）、図９（Ｂ）及び図１０（Ａ）を参照して説明する。なお、また、以下で
は、図６（Ａ）と異なる部分について説明する。
図６（Ｂ）に示すように、図６（Ａ）の半導体装置において、トランジスタ１１３の第
１の端子を配線２１と接続してもよい。図６（Ｂ）の半導体装置では、期間Ｔａにおいて
、トランジスタ１１３は配線２１の信号ＩＮ１をノードＮ１に供給する。期間Ｔａでは信
号ＩＮ１がハイレベルであるため、ノードＮ１の電位が上昇する。そして、ノードＮ１の
電位がＶＨからトランジスタ１１３のしきい値電圧を引いた値になると、トランジスタ１
１３がオフになる。また、期間Ｔｂ、期間Ｔｃ及び期間Ｔｄでは、トランジスタ１１３が
オフとなる。よって、図６（Ａ）の半導体装置と同様の動作を行うことができる。したが
って、図６（Ａ）の半導体装置と同様の効果を奏することができる。また、配線１５を省
略することができるため、図６（Ａ）の半導体装置と比較して配線の数を減らすことがで
きる。
図８（Ａ）に示すように、図６（Ｂ）の半導体装置において、回路１００を配線２２の
代わりに、配線２１に接続してもよい。図８（Ａ）の半導体装置では、回路１００の配線
２１の信号ＩＮ１にオフセットを施し、信号ＩＮ１にオフセットを施した信号ＩＮ１Ｏを
トランジスタ１１３のゲートに供給する。容量素子１０１の一方の電極は配線２１と接続
され、容量素子１０１の他方の電極はトランジスタ１１３のゲートと接続される。トラン
ジスタ１０２の第１の端子は配線１４と接続され、トランジスタ１０２の第２の端子は容
量素子１０１の他方の電極と接続され、トランジスタ１０２のゲートは配線１２と接続さ
れる。また、容量素子１０１は配線２１とトランジスタ１１３のゲートとの間の電位差を
保持する機能を有し、トランジスタ１０２は配線１４の電位ＶＬ１をトランジスタ１１３
のゲートに供給する機能を有する。図８（Ａ）の半導体装置では、トランジスタ１１３の
Ｖｇｓを負の値とすることができる。よって、ノードＮ１に供給される電荷量を気にせず
に、トランジスタ１１３のＷ／Ｌ比を大きくすることができる。よって、期間Ｔａにおい
て、ノードＮ１の電位が所定の電位に達するまでの時間を短くすることができ、駆動周波
数を高くすることができる。
図８（Ｂ）に示すように、図６（Ｂ）の半導体装置において、回路１００を配線２２に
設け、さらに配線２１にも設けてもよい。図８（Ｂ）では、配線２２に設けられた回路１
００、該回路１００が有する容量素子１０１及びトランジスタ１０２を、各々、回路１０
０Ａ、容量素子１０１Ａ、トランジスタ１０２Ａと示す。また、配線２１に設けられた回
路１００、該回路１００が有する容量素子１０１及びトランジスタ１０２を、各々、回路
１００Ｂ、容量素子１０１Ｂ、トランジスタ１０２Ｂと示す。回路１００Ａは図６（Ａ）
に示した回路１００と同様であり、回路１００Ｂは図８（Ａ）に示した回路１００と同様
であるため、その説明を省略する。図８（Ｂ）の半導体装置では、図６（Ｂ）の半導体装
置と同様の効果、及び図８（Ａ）の半導体装置と同様の効果を奏することができる。
図９（Ａ）に示すように、図６（Ａ）の半導体装置において、トランジスタ１１２のゲ
ートを配線２４と接続してもよい。配線２４には信号ＩＮ３が入力される。配線２４は信
号ＩＮ３を伝達する機能を有する。信号ＩＮ３はデジタル信号であり、信号ＩＮ３のハイ
レベルの電位はＶＨであり、信号ＩＮ３のロウレベルはＶＬ１である。また、信号ＩＮ３
としては、信号ＣＫの反転信号であるクロック信号又は信号ＣＫから位相がずれたクロッ
ク信号等がある。図９（Ａ）の半導体装置では、期間Ｔｄにおいて、トランジスタ１１２
がオンとオフとを繰り返すため、配線１３の電位ＶＬ１を配線１６に定期的に供給するこ
とができ、配線１６の電位をＶＬ１に維持しやすくすることができる。
なお、図６（Ｂ）、図８（Ａ）及び図８（Ｂ）の半導体装置においても、トランジスタ
１１２のゲートを配線２４と接続してもよい。この場合でも、図９（Ａ）の半導体装置と
同様の効果を奏することができる。
なお、図６（Ａ）、図６（Ｂ）、図８（Ａ）及び図８（Ｂ）の半導体装置において、第
１の端子が配線１３と接続され、第２の端子が配線１６と接続され、ゲートが配線２４と
接続されたトランジスタを設けてもよい。この場合でも、図９（Ａ）の半導体装置と同様
の効果を奏することができる。
図９（Ｂ）に示すように、図６（Ａ）の半導体装置において、第１の端子が配線２３と
接続され、第２の端子が配線２５と接続され、ゲートがトランジスタ１１１のゲートと接
続されたトランジスタ１１６を設けてもよい。トランジスタ１１６は、配線２３の信号Ｃ
Ｋを配線２５に供給する機能を有する。トランジスタ１１６が配線２５に配線２３の信号
ＣＫを供給するタイミングは、ノードＮ１の電位によって制御される。また、トランジス
タ１１６は、配線２５とノードＮ１との間の電位差を保持する機能を有する。また、配線
２５からは信号ＯＵＴが出力される。配線２５は信号ＯＵＴを伝達する機能を有する。な
お、図９（Ｂ）では、配線１６から出力される信号ＯＵＴを信号ＯＵＴＡと示し、配線２
５から出力される信号ＯＵＴを信号ＯＵＴＢと示す。信号ＯＵＴＡは、信号ＯＵＴＢと同
様のタイミングでハイレベルとロウレベルとが反転する信号である。図９（Ｂ）の半導体
装置では、信号ＯＵＴＡと信号ＯＵＴＢとの一方をシフトレジスタの転送用の信号として
用い、信号ＯＵＴＡと信号ＯＵＴＢとの他方を負荷等の駆動用の信号として用いることが
できる。よって、図９（Ｂ）の半導体装置をフリップフロップ回路に用いることにより、
大きな負荷を駆動する場合でも、正常に動作することができる。
なお、図６（Ｂ）、図８（Ａ）、図８（Ｂ）及び図９（Ａ）の半導体装置においても、
第１の端子が配線２３と接続され、第２の端子が配線２５と接続され、ゲートがトランジ
スタ１１１のゲートと接続されたトランジスタ１１６を設けてもよい。この場合でも、図
９（Ｂ）の半導体装置と同様の効果を奏することができる。
図１０（Ａ）に示すように、図６（Ａ）の半導体装置において、信号ＩＮ２を生成する
ための回路１２０を設けてもよい。回路１２０は、ノードＮ１、配線１２及び容量素子１
０１の一方の電極と接続される。回路１２０は、ノードＮ１及び配線１２の信号ＳＥに応
じた信号ＩＮ２を生成し、信号ＩＮ２を容量素子１０１の一方の電極に出力する機能を有
する。例えば、回路１２０は、信号ＳＥがハイレベルである場合にノードＮ１の電位に関
わらず、信号ＩＮ２をロウレベルとする。また、回路１２０は、信号ＳＥがロウレベルで
ある場合に、ノードＮ１の電位が高いとき（期間Ｔａ、期間Ｔｂ等）に信号ＩＮ２をロウ
レベルとし、ノードＮ１の電位が低いとき（期間Ｔｃ、期間Ｔｄ等）に信号ＩＮ２をハイ
レベルとする。すなわち、回路１２０は、ＮＯＲ回路としての機能を有する。
なお、回路１２０は、ノードＮ１の代わりに、配線１６と接続されてもよい。
なお、図６（Ｂ）、図８（Ａ）、図８（Ｂ）、図９（Ａ）及び図９（Ｂ）の半導体装置
においても、信号ＩＮ２を生成するための回路１２０を設けてもよい。
図示はしないが、図６（Ａ）、図６（Ｂ）、図８（Ａ）、図８（Ｂ）、図９（Ａ）、図
９（Ｂ）及び図１０（Ａ）の半導体装置において、図２（Ａ）の半導体装置と同様にトラ
ンジスタ１０２の第２の端子を配線１３と接続してもよい。この場合でも、図２（Ａ）の
半導体装置と同様の効果を奏する。
図示はしないが、図６（Ａ）、図６（Ｂ）、図８（Ａ）、図８（Ｂ）、図９（Ａ）、図
９（Ｂ）及び図１０（Ａ）の半導体装置において、図２（Ｂ）の半導体装置と同様に、ト
ランジスタ１０２の第２の端子を配線１５と接続してもよい。この場合でも、図２（Ｂ）
の半導体装置と同様の効果を奏する。
図示はしないが、図６（Ａ）、図６（Ｂ）、図８（Ａ）、図８（Ｂ）、図９（Ａ）、図
９（Ｂ）及び図１０（Ａ）の半導体装置において、図３（Ａ）の半導体装置と同様に、ト
ランジスタ１０２の第１の端子を配線１２と接続し、トランジスタ１０２のゲートをトラ
ンジスタ１０２の第２の端子と接続してもよい。この場合でも、図３（Ａ）の半導体装置
と同様の効果を奏する。
図示はしないが、図６（Ａ）、図６（Ｂ）、図８（Ａ）、図８（Ｂ）、図９（Ａ）、図
９（Ｂ）及び図１０（Ａ）の半導体装置において、図３（Ｂ）の半導体装置と同様に、ト
ランジスタ１０２の第１の端子を配線１３と接続し、トランジスタ１０２のゲートをトラ
ンジスタ１０２の第２の端子と接続してもよい。この場合でも、図３（Ｂ）の半導体装置
と同様の効果を奏する。
図示はしないが、図６（Ａ）、図６（Ｂ）、図８（Ａ）、図８（Ｂ）、図９（Ａ）、図
９（Ｂ）及び図１０（Ａ）の半導体装置において、図４（Ａ）の半導体装置と同様に、ト
ランジスタ１０２の第１の端子を配線１５と接続し、トランジスタ１０２のゲートをトラ
ンジスタ１０２の第２の端子と接続してもよい。この場合でも、図４（Ａ）の半導体装置
と同様の効果を奏する。
図示はしないが、図６（Ａ）、図６（Ｂ）、図８（Ａ）、図８（Ｂ）、図９（Ａ）、図
９（Ｂ）及び図１０（Ａ）の半導体装置において、図４（Ｂ）の半導体装置と同様に、ト
ランジスタ１１２のゲートを容量素子１０１の一方の電極と接続してもよい。この場合で
も、図４（Ｂ）の半導体装置と同様の効果を奏する。
図示はしないが、図６（Ａ）、図６（Ｂ）、図８（Ａ）、図８（Ｂ）、図９（Ａ）、図
９（Ｂ）及び図１０（Ａ）の半導体装置において、図５（Ａ）の半導体装置と同様に、第
１の端子が配線１３と接続され、第２の端子がトランジスタ１１１のゲートと接続され、
ゲートが配線１２と接続されるトランジスタ１１５を設けてもよい。この場合でも、図５
（Ａ）の半導体装置と同様の効果を奏する。
図示はしないが、図６（Ａ）、図６（Ｂ）、図８（Ａ）、図８（Ｂ）、図９（Ａ）、図
９（Ｂ）及び図１０（Ａ）の半導体装置において、図２２（Ａ）及び図２２（Ｂ）の半導
体装置と同様に、配線１４を省略し、トランジスタ１０２の第１の端子を配線２２又は配
線１３と接続し、一方の電極が配線１２と接続され且つ他方の電極が容量素子１０１の他
方の電極と接続される容量素子１０３を設けてもよい。この場合でも、図２２（Ａ）及び
図２２（Ｂ）の半導体装置と同様の効果を奏する。
以上、図６（Ａ）とは異なる構成の本実施の形態の半導体装置について説明した。
次に、回路１２０の具体例について説明する。
図１０（Ｂ）は、回路１２０の回路図を示す。回路１２０は、トランジスタ１２１、ト
ランジスタ１２２及びトランジスタ１２３を有する。トランジスタ１２１の第１の端子は
配線１５と接続され、トランジスタ１２１の第２の端子は容量素子１０１の一方の電極と
接続され、トランジスタ１２１のゲートは配線１５と接続される。トランジスタ１２２の
第１の端子は配線１３と接続され、トランジスタ１２２の第２の端子は容量素子１０１の
一方の電極と接続され、トランジスタ１２２のゲートはノードＮ１と接続される。トラン
ジスタ１２３の第１の端子は配線１３と接続され、トランジスタ１２３の第２の端子は容
量素子１０１の一方の電極と接続され、トランジスタ１２３のゲートは配線１２と接続さ
れる。
トランジスタ１２１は配線１５の電位ＶＨを容量素子１０１の一方の電極に供給する機
能を有する。トランジスタ１２２は配線１３の電位ＶＬ１を容量素子１０１の一方の電極
に供給する機能を有する。トランジスタ１２３は配線１３の電位ＶＬ１を容量素子１０１
の一方の電極に供給する機能を有する。なお、トランジスタ１２２が配線１３の電位ＶＬ
１を容量素子１０１の一方の電極に供給するタイミングは、ノードＮ１の電位よって制御
される。トランジスタ１２３が配線１３の電位ＶＬ１を容量素子１０１の一方の電極に供
給するタイミングは、配線１２の信号ＳＥによって制御される。
期間Ｔ０においては、信号ＳＥがハイレベルになるため、トランジスタ１２３がオンに
なる。よって、トランジスタ１２２のオン又はオフに関わらず、配線１３の電位ＶＬ１が
トランジスタ１２３によって容量素子１０１の一方の電極に供給されるため、信号ＩＮ２
はロウレベルになる。
期間Ｔ１においては、信号ＳＥがロウレベルになるため、トランジスタ１２３がオフに
なる。よって、ノードＮ１の電位が高くなり、トランジスタ１２２がオンになる場合には
、配線１３の電位ＶＬ１がトランジスタ１２２によって容量素子１０１の一方の電極に供
給されるため、信号ＩＮ２がロウレベルになる。一方、ノードＮ１の電位が低くなり、ト
ランジスタ１２２がオフになる場合には、配線１３の電位ＶＬ１が容量素子１０１の一方
の電極に供給されないため、信号ＩＮ２がハイレベルになる。
なお、図１０（Ｃ）に示すように、図１０（Ｂ）の回路１２０において、トランジスタ
１２４、トランジスタ１２５及びトランジスタ１２６を設けてもよい。トランジスタ１２
４の第１の端子は配線１５と接続され、トランジスタ１２４の第２の端子は容量素子１０
１の一方の電極と接続され、トランジスタ１２４のゲートはトランジスタ１２１の第２の
端子、トランジスタ１２２の第２の端子及びトランジスタ１２３の第２の端子と接続され
る。トランジスタ１２５の第１の端子は配線１３と接続され、トランジスタ１２５の第２
の端子は容量素子１０１の一方の電極と接続され、トランジスタ１２５のゲートはノード
Ｎ１と接続される。トランジスタ１２６の第１の端子は配線１３と接続され、トランジス
タ１２６の第２の端子は容量素子１０１の一方の電極と接続され、トランジスタ１２６の
ゲートは配線１２と接続される。図１０（Ｃ）の半導体装置では、ブートストラップ動作
を用いて、信号ＩＮ２のハイレベルの電位をＶＨとすることができ、また信号ＩＮ２のロ
ウレベルの電位をＶＬ１とすることができる。
なお、図１０（Ｃ）の回路１２０において、配線１５の代わりに、配線２３を用いても
よい。すなわち、トランジスタ１２１の第１の端子、トランジスタ１２１のゲート及びト
ランジスタ１２４の第１の端子を配線２３と接続してもよい。こうすれば、期間Ｔｄにお
いて、信号ＩＮ２をハイレベルとロウレベルとを繰り返す信号とすることができる。よっ
て、トランジスタ１１２及びトランジスタ１１４がオンになる時間を短くすることができ
るため、トランジスタ１１２及びトランジスタ１１４の劣化を抑制することができる。
以上、回路１２０の具体例について説明した。
なお、期間Ｔｄの全て又は期間Ｔｄの一部において、信号ＩＮ２をハイレベルとすれば
、トランジスタ１１２及びトランジスタ１１４がオンになる。よって、配線１３の電位が
トランジスタ１１２によって配線１６に供給され、さらにトランジスタ１１４によってノ
ードＮ１に供給される。よって、期間Ｔｄにおいても、配線１６及びノードＮ１の電位を
ＶＬ１に維持しやすくなる。
本実施の形態は、他の実施の形態等と適宜組み合わせて実施することが可能である。
（実施の形態３）
本実施の形態では、実施の形態２において説明した半導体装置をフリップフロップ回路
として用いたシフトレジスタ回路について説明する。なお、本実施の形態では、実施の形
態１、２と異なる部分について説明する。
本実施の形態のシフトレジスタ回路について、図１１を参照して説明する。図１１は、
本実施の形態におけるシフトレジスタ回路の回路図を示す。図１１のシフトレジスタ回路
は、Ｎ（Ｎは自然数）個のフリップフロップ回路２００を有する。ただし、図１１には、
１段目乃至３段目のフリップフロップ回路２００（フリップフロップ回路２００＿１、フ
リップフロップ回路２００＿２、フリップフロップ回路２００＿３と示す）のみを示す。
なお、図１１のシフトレジスタ回路では、フリップフロップ回路２００として、図６（
Ａ）の半導体装置が用いられている。ただし、フリップフロップ回路２００には、図６（
Ａ）の半導体装置に限定されず、実施の形態２における半導体装置を適宜用いることが可
能である。
図１１のシフトレジスタ回路の接続関係について説明する。ｉ（ｉは２乃至Ｎ−１のい
ずれか一）段目のフリップフロップ回路２００は、ｉ段目の配線３１（配線３１＿ｉと示
す）、ｉ−１段目の配線３１（配線３１＿ｉ−１と示す）、ｉ＋１段目の配線３１（配線
３１＿ｉ＋１と示す）、配線３２、配線３３、配線３４、配線３５と配線３６との一方、
及び配線３７と接続される。具体的には、ｉ段目のフリップフロップ回路２００において
、配線１６がｉ段目の配線３１と接続され、配線２１がｉ−１段目の配線３１と接続され
、配線２２がｉ＋１段目の配線３１と接続される。また、配線１５が配線３２と接続され
、配線１３が配線３３と接続され、配線１４が配線３４と接続され、配線２３が配線３５
と配線３６の一方と接続され、配線１２が配線３７と接続される。なお、１段目のフリッ
プフロップ回路２００では、配線２１が配線３８と接続されるところが、ｉ段目のフリッ
プフロップ回路２００と異なる。
配線３１からは信号ＯＵＴが出力され、配線３１は信号ＯＵＴを伝達する機能を有する
。
配線３２には電位ＶＨが供給され、配線３２は電位ＶＨを伝達する機能を有する。
配線３３には電位ＶＬ１が供給され、配線３３は電位ＶＬ１を伝達する機能を有する。
配線３４には電位ＶＬ２が供給され、配線３４は電位ＶＬ２を伝達する機能を有する。
配線３５には信号ＣＫ１が入力され、配線３５は信号ＣＫ１伝達する機能を有する。ま
た、配線３６には信号ＣＫ２が入力され、信号ＣＫ２を伝達する機能を有する。信号ＣＫ
１及び信号ＣＫ２は、信号ＣＫと同様の信号である。ただし、信号ＣＫ１及び信号ＣＫ２
は、互いに反転した信号、または互いに位相が異なる信号である。
配線３７には信号ＳＥが入力され、配線３７は信号ＳＥを伝達する機能を有する。
配線３８には信号ＳＰが入力され、配線３８は信号ＳＰを伝達する機能を有する。信号
ＳＰはシフトレジスタ回路のスタートパルスである。また、信号ＳＰは、ハイレベルの電
位がＶＨであり、ロウレベルの電位がＶＬ１であるデジタル信号である。
次に、図１１のシフトレジスタ回路の駆動方法の一例について、図１２を参照して説明
する。図１２は、図１１のシフトレジスタ回路の駆動方法を説明するためのタイミングチ
ャートの一例を示す。なお、図１２では、１段目のフリップフロップ回路２００の信号Ｏ
ＵＴ、２段目のフリップフロップ回路２００の信号ＯＵＴ、Ｎ段目のフリップフロップ回
路２００の信号ＯＵＴを、各々、信号ＯＵＴ１、信号ＯＵＴ２、信号ＯＵＴＮと示す。
期間Ｔ０においては、信号ＳＥはハイレベルになる。よって、１段目乃至Ｎ段目のフリ
ップフロップ回路２００のそれぞれは、実施の形態２で説明した期間Ｔ０における動作を
行う。
期間Ｔ１においては、信号ＳＥがロウレベルになる。よって、１段目乃至Ｎ段目のフリ
ップフロップ回路２００のそれぞれは、実施の形態２で説明した期間Ｔ１における動作を
行う。具体的には、ｉ−１段目のフリップフロップ回路２００の信号ＯＵＴがハイレベル
になると、ｉ段目のフリップフロップ回路２００は実施の形態２で説明した期間Ｔａにお
ける動作を行う。よって、ｉ段目のフリップフロップ回路２００の信号ＯＵＴはロウレベ
ルとなる。その後、信号ＣＫ１及び信号ＣＫ２が反転すると、ｉ段目のフリップフロップ
回路２００は実施の形態２で説明した期間Ｔｂにおける動作を行う。よって、ｉ段目のフ
リップフロップ回路２００の信号ＯＵＴはハイレベルとなる。その後、信号ＣＫ１及び信
号ＣＫ２が反転し、且つｉ＋１段目のフリップフロップ回路２００の信号ＯＵＴがハイレ
ベルになると、ｉ段目のフリップフロップ回路２００は実施の形態２で説明した期間Ｔｃ
における動作を行う。よって、ｉ段目のフリップフロップ回路２００の信号ＯＵＴがロウ
レベルとなる。その後、再びｉ−１段目のフリップフロップ回路２００の信号ＯＵＴがハ
イレベルになるまで、ｉ段目のフリップフロップ回路２００は実施の形態２で説明した期
間Ｔｄにおける動作を行う。よって、ｉ段目のフリップフロップ回路２００の信号ＯＵＴ
はロウレベルを維持する。
図１１のシフトレジスタ回路は、フリップフロップ回路２００として図６（Ａ）の半導
体装置を用いているため、図６（Ａ）の半導体装置と同様の効果を奏することができる。
以上、図１１のシフトレジスタ回路の駆動方法について説明した。
なお、図１１のシフトレジスタ回路において、配線３７を省略し、各フリップフロップ
回路２００において配線１２を配線３８と接続してもよい。こうすれば、配線の数を減ら
すことができる。また、容量素子１０１にオフセット電圧を定期的に保持することができ
る。
なお、フリップフロップ回路２００として図９（Ａ）の半導体装置を用いる場合、配線
２３を配線３５と接続するときには、配線２４を配線３６と接続することが好ましい。こ
うすれば、配線数の増加を抑制することができる。
なお、フリップフロップ回路として図９（Ｂ）の半導体装置を用いる場合、配線２５を
配線３１と接続し、配線１６を負荷と接続することが好ましい。こうすれば、負荷の影響
を受けない配線２５の信号ＯＵＴＢによって他の段のフリップフロップ回路２００を駆動
することができるため、シフトレジスタ回路を安定して駆動させることができる。
本実施の形態は、他の実施の形態等と適宜組み合わせて実施することが可能である。
（実施の形態４）
本実施の形態では、実施の形態３のシフトレジスタ回路を駆動回路として用いた表示装
置について説明する。
また、駆動回路の一部または全体を、画素部と同じ基板上に一体形成し、システムオン
パネルを形成することができる。
表示装置に用いる表示素子としては液晶素子（液晶表示素子ともいう）、発光素子（発
光表示素子ともいう）を適用することができる。発光素子は、電流または電圧によって輝
度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ Ｌ
ｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬ等が含まれる。また、電子インクなど、電気的作用
によりコントラストが変化する表示媒体も適用することができる。
図１３（Ａ）において、第１の基板４００１上に設けられた画素部４００２を囲むよう
にして、シール材４００５が設けられ、第２の基板４００６によって封止されている。図
１３（Ａ）においては、第１の基板４００１上のシール材４００５によって囲まれている
領域とは異なる領域に、別途用意された基板上に走査線駆動回路４００４、信号線駆動回
路４００３が実装されている。また別途形成された信号線駆動回路４００３と、走査線駆
動回路４００４または画素部４００２に与えられる各種信号及び電位は、ＦＰＣ４０１８
ａ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）、ＦＰＣ４０１８ｂから供給
されている。
図１３（Ｂ）及び図１３（Ｃ）において、第１の基板４００１上に設けられた画素部４
００２と、走査線駆動回路４００４とを囲むようにして、シール材４００５が設けられて
いる。また画素部４００２と、走査線駆動回路４００４の上に第２の基板４００６が設け
られている。よって画素部４００２と、走査線駆動回路４００４とは、第１の基板４００
１とシール材４００５と第２の基板４００６とによって、表示素子と共に封止されている
。図１３（Ｂ）及び図１３（Ｃ）においては、第１の基板４００１上のシール材４００５
によって囲まれている領域とは異なる領域に、別途用意された基板上に信号線駆動回路４
００３が実装されている。図１３（Ｂ）及び図１３（Ｃ）においては、別途形成された信
号線駆動回路４００３と、走査線駆動回路４００４または画素部４００２に与えられる各
種信号及び電位は、ＦＰＣ４０１８から供給されている。
また図１３（Ｂ）及び図１３（Ｃ）においては、信号線駆動回路４００３を別途形成し
、第１の基板４００１に実装している例を示しているが、この構成に限定されない。走査
線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回
路の一部のみを別途形成して実装しても良い。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ（Ｃ
ｈｉｐ Ｏｎ Ｇｌａｓｓ）方法、ワイヤボンディング方法、或いはＴＡＢ（Ｔａｐｅ
Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方法などを用いることができる。図１３（Ａ）は
、ＣＯＧ方法により信号線駆動回路４００３、走査線駆動回路４００４を実装する例であ
り、図１３（Ｂ）は、ＣＯＧ方法により信号線駆動回路４００３を実装する例であり、図
１３（Ｃ）は、ＴＡＢ方法により信号線駆動回路４００３を実装する例である。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントロー
ラを含むＩＣ等を実装した状態にあるモジュールとを含む。
なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは
光源（照明装置含む）を指す。また、コネクター、例えばＦＰＣもしくはＴＡＢテープも
しくはＴＣＰが取り付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板
が設けられたモジュール、または表示素子にＣＯＧ方式によりＩＣ（集積回路）が直接実
装されたモジュールも全て表示装置に含むものとする。
また、第１の基板上に設けられた画素部は、トランジスタを複数有している。
表示素子として、液晶素子を用いる場合、サーモトロピック液晶、低分子液晶、高分子
液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等を用いる。これらの液晶材料
は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチ
ック相、等方相等を示す。
また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つ
であり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する
直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改
善するために５重量％以上のカイラル剤を混合させた液晶組成物を液晶層に用いると良い
。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１ｍｓｅｃ以下と
短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。また配向
膜を設けなくてもよいのでラビング処理が不要となる。このため、ラビング処理によって
引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損
を軽減することができる。よって液晶表示装置の生産性を向上させることが可能となる。
また、液晶材料の固有抵抗は、１×１０９Ω・ｃｍ以上であり、好ましくは１×１０１
１Ω・ｃｍ以上であり、さらに好ましくは１×１０１２Ω・ｃｍ以上である。なお、本明
細書における固有抵抗の値は、２０℃で測定した値とする。
液晶表示装置に設けられる保持容量の大きさは、画素部に配置されるトランジスタのリ
ーク電流等を考慮して、所定の期間の間電荷を保持できるように設定される。保持容量の
大きさは、トランジスタのオフ電流等を考慮して設定すればよい。
液晶表示装置には、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−
Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉ
ｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ
Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ
Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕ
ｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉ
ｑｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いる。
また、ノーマリーブラック型の液晶表示装置、例えば垂直配向（ＶＡ）モードを採用し
た透過型の液晶表示装置としてもよい。垂直配向モードとしては、いくつか挙げられるが
、例えば、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ
）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モー
ド、ＡＳＶモードなどを用いることができる。
また、ＶＡ型の液晶表示装置にも適用することができる。ＶＡ型の液晶表示装置とは、
液晶表示パネルの液晶分子の配列を制御する方式の一種である。ＶＡ型の液晶表示装置は
、電圧が印加されていないときにパネル面に対して液晶分子が垂直方向を向く方式である
。また、画素（ピクセル）をいくつかの領域（サブピクセル）に分け、それぞれ別の方向
に分子を倒すよう工夫されているマルチドメイン化あるいはマルチドメイン設計といわれ
る方法を用いることができる。
また、表示装置において、ブラックマトリクス（遮光層）、偏光部材、位相差部材、反
射防止部材などの光学部材（光学基板）などは適宜設ける。例えば、偏光基板及び位相差
基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを
用いてもよい。
また、画素部における表示方式は、プログレッシブ方式やインターレース方式等を用い
ることができる。また、カラー表示する際に画素で制御する色要素としては、ＲＧＢ（Ｒ
は赤、Ｇは緑、Ｂは青を表す）の三色に限定されない。例えば、ＲＧＢＷ（Ｗは白を表す
）、又はＲＧＢに、イエロー、シアン、マゼンタ等を一色以上追加したものがある。なお
、色要素のドット毎にその表示領域の大きさが異なっていてもよい。ただし、開示する発
明は、カラー表示の表示装置に限定されるものではなく、モノクロ表示の表示装置に適用
することもできる。
また、表示装置に含まれる表示素子として、エレクトロルミネッセンスを利用する発光
素子を適用することができる。エレクトロルミネッセンスを利用する発光素子は、発光材
料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機
ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。
有機ＥＬ素子では、発光素子に電圧を印加することにより、一対の電極から電子および
正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それら
キャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を
形成し、その励起状態が基底状態に戻る際に発光する。当該メカニズムから、このような
発光素子は電流励起型の発光素子と呼ばれる。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに
分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を
有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−
アクセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み
、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を
利用する局在型発光である。
また、表示装置として、電子インクを駆動させる電子ペーパーを提供することも可能で
ある。電子ペーパーは、電気泳動表示装置（電気泳動ディスプレイ）とも呼ばれており、
紙と同じ読みやすさ、他の表示装置に比べ低消費電力、薄くて軽い形状とすることが可能
という利点を有している。
電気泳動表示装置は、様々な形態が考えられ得るが、プラスの電荷を有する第１の粒子
と、マイナスの電荷を有する第２の粒子とを含むマイクロカプセルが溶媒または溶質に複
数分散されたものであり、マイクロカプセルに電界を印加することによって、マイクロカ
プセル中の粒子を互いに反対方向に移動させて一方側に集合した粒子の色のみを表示する
ものである。なお、第１の粒子または第２の粒子は染料を含み、電界がない場合において
移動しないものである。また、第１の粒子の色と第２の粒子の色は異なるもの（無色を含
む）とする。
このように、電気泳動表示装置は、誘電定数の高い物質が高い電界領域に移動する、い
わゆる誘電泳動的効果を利用したディスプレイである。
上記マイクロカプセルを溶媒中に分散させたものが電子インクと呼ばれるものであり、
この電子インクはガラス、プラスチック、布、紙などの表面に印刷することができる。ま
た、カラーフィルタや色素を有する粒子を用いることによってカラー表示も可能である。
なお、マイクロカプセル中の第１の粒子および第２の粒子には、導電体材料、絶縁体材
料、半導体材料、磁性材料、液晶材料、強誘電性材料、エレクトロルミネセント材料、エ
レクトロクロミック材料、磁気泳動材料から選ばれた一種の材料、またはこれらの複合材
料を用いればよい。
また、電子ペーパーとして、ツイストボール表示方式を用いる表示装置も適用すること
ができる。ツイストボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に
用いる電極層である第１の電極層及び第２の電極層の間に配置し、第１の電極層及び第２
の電極層に電位差を生じさせての球形粒子の向きを制御することにより、表示を行う方法
である。
本実施の形態で述べた表示装置に実施の形態３のシフトレジスタ回路を適用することで
、仮にトランジスタがディプレッション型であっても安定した駆動ができる表示装置を提
供することができる。
本実施の形態は、他の実施の形態等と適宜組み合わせて実施することが可能である。
（実施の形態５）
本実施の形態では、実施の形態１の半導体装置、実施の形態２の半導体装置、実施の形
態３のシフトレジスタ回路及び実施の形態４の表示装置に用いることができるトランジス
タについて説明する。
＜酸化物半導体について＞
以下では、酸化物半導体について詳述する。
酸化物半導体は、用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるい
は亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該
酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザー
として、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザ
ーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム
（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を
有することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム
（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウ
ム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホ
ルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、
ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸
化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ
系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属
の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ
系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系
酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸
化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化
物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物
、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、
Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉ
ｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、
Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ
−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を
用いることができる。
Ｉｎ−Ｇａ−Ｚｎ系の酸化物半導体材料は、無電界時の抵抗が十分に高くオフ電流を十分
に小さくすることが可能であり、かつ、電界効果移動度が高い特徴を有している。また、
Ｉｎ−Ｓｎ−Ｚｎ系酸化物半導体材料を用いたトランジスタは、Ｉｎ−Ｇａ−Ｚｎ系の酸
化物半導体材料を用いたトランジスタよりも電界効果移動度を三倍以上にすることができ
、かつ、しきい値電圧を正にしやすい特徴を有している。これらの半導体材料は、本発明
の一態様における半導体装置を構成するトランジスタに用いることのできる好適な材料の
一つである。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分と
して有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、Ｉｎと
ＧａとＺｎ以外の金属元素が入っていてもよい。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない
）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれ
た一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ３ＳｎＯ
５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：
Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系
酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝
１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：
１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）
の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）
に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、
キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密
度等を適切なものとすることが好ましい。
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしな
がら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を
上げることができる。
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ
＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋
Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、
（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２
を満たすことをいい、ｒは、例えば、０．０５とすればよい。他の酸化物でも同様である
。
また、酸化物半導体層としては、電子供与体（ドナー）となる水分又は水素などの不純
物が低減されて高純度化されることが好ましい。具体的には、高純度化された酸化物半導
体層は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓ
ｐｅｃｔｒｏｍｅｔｒｙ）による水素濃度の測定値が、５×１０１９／ｃｍ３以下、好ま
しくは５×１０１８／ｃｍ３以下、より好ましくは５×１０１７／ｃｍ３以下、更に好ま
しくは１×１０１６／ｃｍ３以下である。また、ホール効果測定により測定できる酸化物
半導体層のキャリア密度は、１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ
３未満、更に好ましくは１×１０１１／ｃｍ３未満である。
ここで、酸化物半導体層中の、水素濃度の分析について触れておく。半導体層中の水素
濃度測定は、二次イオン質量分析法で行う。ＳＩＭＳ分析は、その原理上、試料表面近傍
や、材質が異なる層との積層界面近傍のデータを正確に得ることが困難であることが知ら
れている。そこで、層中における水素濃度の厚さ方向の分布をＳＩＭＳで分析する場合、
対象となる層が存在する範囲において、値に極端な変動がなく、ほぼ一定の値が得られる
領域における平均値を、水素濃度として採用する。また、測定の対象となる層の厚さが小
さい場合、隣接する層内の水素濃度の影響を受けて、ほぼ一定の値が得られる領域を見い
だせない場合がある。この場合、当該層が存在する領域における、水素濃度の極大値又は
極小値を、当該層中の水素濃度として採用する。更に、当該層が存在する領域において、
極大値を有する山型のピーク、極小値を有する谷型のピークが存在しない場合、変曲点の
値を水素濃度として採用する。
スパッタリング法を用いて酸化物半導体層を作製する場合には、ターゲット中の水素濃
度のみならず、チャンバー内に存在する水、水素を極力低減しておくことが重要である。
具体的には、当該形成以前にチャンバー内をベークする、チャンバー内に導入されるガス
中の水、水素濃度を低減する、及びチャンバーからガスの排気する排気系における逆流を
防止するなどを行うことが効果的である。
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結
晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファ
スでもよい。
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため
、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的
高い移動度を得ることができる。
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表
面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる
。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好まし
く、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好
ましくは０．１ｎｍ以下の表面上に形成するとよい。
なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されている中心線平均粗さを面に対して適用
できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均
した値」と表現でき、以下の式にて定義される。
なお、上記において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ
１）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０
は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ
Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
酸化物半導体膜は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの
状態をとる。
好ましくは、酸化物半導体膜は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃ
ｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ
膜は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜
である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであるこ
とが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒ
ｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部
と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グ
レインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界
に起因する電子移動度の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベク
トルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三
角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状また
は金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸
およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、
８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−
５°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡ
ＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被
形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、Ｃ
ＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非
晶質化することもある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベク
トルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形
成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。
なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベク
トルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、ま
たは成膜後に加熱処理などの結晶化処理を行うことにより形成される。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変
動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
なお、酸化物半導体膜を構成する酸素の一部は窒素で置換されてもよい。
なお、スパッタリング法を用いてＣＡＡＣ−ＯＳ膜を成膜する場合には、雰囲気中の酸
素ガス比が高い方が好ましい。例えば、アルゴン及び酸素の混合ガス雰囲気中でスパッタ
リング法を行う場合には、酸素ガス比を３０％以上とすることが好ましく、４０％以上と
することがより好ましい。雰囲気中からの酸素の補充によって、ＣＡＡＣの結晶化が促進
されるからである。
また、スパッタリング法を用いてＣＡＡＣ−ＯＳ膜を成膜する場合には、ＣＡＡＣ−Ｏ
Ｓ膜が成膜される基板を１５０℃以上に加熱しておくことが好ましく、１７０℃以上に加
熱しておくことがより好ましい。基板温度の上昇に伴って、ＣＡＡＣの結晶化が促進され
るからである。
また、ＣＡＡＣ−ＯＳ膜に対して、窒素雰囲気中又は真空中において熱処理を行った後
には、酸素雰囲気中又は酸素と他のガスとの混合雰囲気中において熱処理を行うことが好
ましい。先の熱処理で生じる酸素欠損を後の熱処理における雰囲気中からの酸素供給によ
って復元することができるからである。
また、ＣＡＡＣ−ＯＳ膜が成膜される膜表面（被成膜面）は平坦であることが好ましい
。ＣＡＡＣ−ＯＳ膜は、当該被成膜面に概略垂直となるｃ軸を有するため、当該被成膜面
に存在する凹凸は、ＣＡＡＣ−ＯＳ膜における結晶粒界の発生を誘発することになるから
である。よって、ＣＡＡＣ−ＯＳ膜が成膜される前に当該被成膜表面に対して化学機械研
磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）などの平
坦化処理を行うことが好ましい。また、当該被成膜面の平均ラフネスは、０．５ｎｍ以下
であることが好ましく、０．３ｎｍ以下であることがより好ましい。
次いで、ＣＡＡＣに含まれる結晶構造の一例について図１４乃至図１６を用いて詳細に
説明する。なお、特に断りがない限り、図１４乃至図１６は上方向をｃ軸方向とし、ｃ軸
方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境に
した場合の上半分、下半分をいう。また、図１４において、丸で囲まれたＯは４配位のＯ
を示し、二重丸で囲まれたＯは３配位のＯを示す。
図１４（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下
４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素
原子のみ示した構造を小グループと呼ぶ。図１４（Ａ）の構造は、八面体構造をとるが、
簡単のため平面構造で示している。なお、図１４（Ａ）の上半分および下半分にはそれぞ
れ３個ずつ４配位のＯがある。図１４（Ａ）に示す小グループは電荷が０である。
図１４（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下
３配位のＯ）と、近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いず
れもａｂ面に存在する。図１４（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位
のＯがある。また、Ｉｎも５配位をとるため、図１４（Ｂ）に示す構造をとりうる。図１
４（Ｂ）に示す小グループは電荷が０である。
図１４（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する
構造を示す。図１４（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配
位のＯがある。または、図１４（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個
の４配位のＯがあってもよい。図１４（Ｃ）に示す小グループは電荷が０である。
図１４（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する
構造を示す。図１４（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配
位のＯがある。図１４（Ｄ）に示す小グループは電荷が＋１となる。
図１４（Ｅ）に、２個のＺｎを含む小グループを示す。図１４（Ｅ）の上半分には１個
の４配位のＯがあり、下半分には１個の４配位のＯがある。図１４（Ｅ）に示す小グルー
プは電荷が−１となる。
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体
を大グループ（ユニットセルともいう。）と呼ぶ。
ここで、これらの小グループ同士が結合する規則について説明する。図１４（Ａ）に示
す６配位のＩｎの上半分の３個のＯは下方向にそれぞれ３個の近接Ｉｎを有し、下半分の
３個のＯは上方向にそれぞれ３個の近接Ｉｎを有する。図１４（Ｂ）に示す５配位のＧａ
の上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個
の近接Ｇａを有する。図１４（Ｃ）に示す４配位のＺｎの上半分の１個のＯは下方向に１
個の近接Ｚｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｚｎを有する。こ
の様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数
は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属
原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある
近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、
別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種
の小グループ同士は結合することができる。その理由を以下に示す。例えば、６配位の金
属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３
個であるため、５配位の金属原子（ＧａまたはＩｎ）、または４配位の金属原子（Ｚｎ）
のいずれかと結合することになる。
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する
。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合し
て中グループを構成する。
図１５（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を
示す。図１５（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図１５
（Ｃ）は、図１５（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
図１５（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示
し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸
枠の３として示している。同様に、図１５（Ａ）において、Ｉｎの上半分および下半分に
はそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１
５（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯが
あるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺ
ｎとを示している。
図１５（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上
から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ
上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがある
Ｚｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半
分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ
２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して
４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中
グループが複数結合して大グループを構成する。
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．
６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（
４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従
って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成す
るためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図
１４（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含
む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消さ
れるため、層構造の合計の電荷を０とすることができる。
具体的には、図１５（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚ
ｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓ
ｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。
）とする組成式で表すことができる。
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、
三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ
−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−
Ａｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−
Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓ
ｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ
−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−
Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚ
ｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａ
ｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、
Ｉｎ−Ｇａ系酸化物、などを用いた場合も同様である。
例えば、図１６（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモ
デル図を示す。
図１６（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上
から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半
分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１
個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを
介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である
。この中グループが複数結合して大グループを構成する。
図１６（Ｂ）に３つの中グループで構成される大グループを示す。なお、図１６（Ｃ）
は、図１６（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、そ
れぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループ
は、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの
合計の電荷は常に０となる。
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図１６（Ａ）に示し
た中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた
大グループも取りうる。
＜チャネルが酸化物半導体層に形成されるトランジスタについて＞
チャネルが酸化物半導体層に形成されるトランジスタについて図１７（Ａ）〜（Ｄ）を
参照して説明する。なお、図１７（Ａ）〜（Ｄ）は、トランジスタの構造例を示す断面模
式図である。
図１７（Ａ）に示すトランジスタは、導電層６０１（ａ）と、絶縁層６０２（ａ）と、
酸化物半導体層６０３（ａ）と、導電層６０５ａ（ａ）と、導電層６０５ｂ（ａ）と、絶
縁層６０６（ａ）と、導電層６０８（ａ）と、を含んでいる。
導電層６０１（ａ）は、被素子形成層６００（ａ）の上に設けられている。
絶縁層６０２（ａ）は、導電層６０１（ａ）の上に設けられている。
酸化物半導体層６０３（ａ）は、絶縁層６０２（ａ）を介して導電層６０１（ａ）に重
畳する。
導電層６０５ａ（ａ）及び導電層６０５ｂ（ａ）のそれぞれは、酸化物半導体層６０３
（ａ）の上に設けられ、酸化物半導体層６０３（ａ）に電気的に接続されている。
絶縁層６０６（ａ）は、酸化物半導体層６０３（ａ）、導電層６０５ａ（ａ）、及び導
電層６０５ａ（ｂ）の上に設けられている。
導電層６０８（ａ）は、絶縁層６０６（ａ）を介して酸化物半導体層６０３（ａ）に重
畳する。
なお、必ずしも導電層６０１（ａ）及び導電層６０８（ａ）の一方を設けなくてもよい
。また、導電層６０８（ａ）を設けない場合には、絶縁層６０６（ａ）を設けなくてもよ
い。
図１７（Ｂ）に示すトランジスタは、導電層６０１（ｂ）と、絶縁層６０２（ｂ）と、
酸化物半導体層６０３（ｂ）と、導電層６０５ａ（ｂ）と、導電層６０５ｂ（ｂ）と、絶
縁層６０６（ｂ）と、導電層６０８（ｂ）と、を含んでいる。
導電層６０１（ｂ）は、被素子形成層６００（ｂ）の上に設けられている。
絶縁層６０２（ｂ）は、導電層６０１（ｂ）の上に設けられている。
導電層６０５ａ（ｂ）及び導電層６０５ｂ（ｂ）のそれぞれは、絶縁層６０２（ｂ）の
一部の上に設けられている。
酸化物半導体層６０３（ｂ）は、導電層６０５ａ（ｂ）及び導電層６０５ｂ（ｂ）の上
に設けられ、導電層６０５ａ（ｂ）及び導電層６０５ｂ（ｂ）に電気的に接続されている
。また、酸化物半導体層６０３（ｂ）は、絶縁層６０２（ｂ）を介して導電層６０１（ｂ
）に重畳する。
絶縁層６０６（ｂ）は、酸化物半導体層６０３（ｂ）、導電層６０５ａ（ｂ）、及び導
電層６０５ｂ（ｂ）の上に設けられている。
導電層６０８（ｂ）は、絶縁層６０６（ｂ）を介して酸化物半導体層６０３（ｂ）に重
畳する。
なお、必ずしも導電層６０１（ｂ）及び導電層６０８（ｂ）の一方を設けなくてもよい
。導電層６０８（ｂ）を設けない場合には、絶縁層６０６（ｂ）を設けなくてもよい。
図１７（Ｃ）に示すトランジスタは、導電層６０１（ｃ）と、絶縁層６０２（ｃ）と、
酸化物半導体層６０３（ｃ）と、導電層６０５ａ（ｃ）と、導電層６０５ｂ（ｃ）と、を
含んでいる。
酸化物半導体層６０３（ｃ）は、領域６０４ａ（ｃ）及び領域６０４ｂ（ｃ）を含んで
いる。領域６０４ａ（ｃ）及び領域６０４ｂ（ｃ）は、互いに離間し、それぞれドーパン
トが添加された領域である。なお、領域６０４ａ（ｃ）及び領域６０４ｂ（ｃ）の間の領
域がチャネル形成領域になる。酸化物半導体層６０３（ｃ）は、被素子形成層６００（ｃ
）の上に設けられる。なお、必ずしも領域６０４ａ（ｃ）及び領域６０４ｂ（ｃ）を設け
なくてもよい。
導電層６０５ａ（ｃ）及び導電層６０５ｂ（ｃ）は、酸化物半導体層６０３（ｃ）の上
に設けられ、酸化物半導体層６０３（ｃ）に電気的に接続されている。また、導電層６０
５ａ（ｃ）及び導電層６０５ｂ（ｃ）の側面は、テーパ状である。
また、導電層６０５ａ（ｃ）は、領域６０４ａ（ｃ）の一部に重畳するが、必ずしもこ
れに限定されない。導電層６０５ａ（ｃ）を領域６０４ａ（ｃ）の一部に重畳させること
により、導電層６０５ａ（ｃ）及び領域６０４ａ（ｃ）の間の抵抗値を小さくすることが
できる。また、導電層６０５ａ（ｃ）に重畳する酸化物半導体層６０３（ｃ）の領域の全
てが領域６０４ａ（ｃ）でもよい。
また、導電層６０５ｂ（ｃ）は、領域６０４ｂ（ｃ）の一部に重畳するが、必ずしもこ
れに限定されない。導電層６０５ｂ（ｃ）を領域６０４ｂ（ｃ）の一部に重畳させること
により、導電層６０５ｂ（ｃ）及び領域６０４ｂ（ｃ）の間の抵抗を小さくすることがで
きる。また、導電層６０５ｂ（ｃ）に重畳する酸化物半導体層６０３（ｃ）の領域の全て
が領域６０４ｂ（ｃ）でもよい。
絶縁層６０２（ｃ）は、酸化物半導体層６０３（ｃ）、導電層６０５ａ（ｃ）、及び導
電層６０５ｂ（ｃ）の上に設けられている。
導電層６０１（ｃ）は、絶縁層６０２（ｃ）を介して酸化物半導体層６０３（ｃ）に重
畳する。絶縁層６０２（ｃ）を介して導電層６０１（ｃ）と重畳する酸化物半導体層６０
３（ｃ）の領域がチャネル形成領域になる。
また、図１７（Ｄ）に示すトランジスタは、導電層６０１（ｄ）と、絶縁層６０２（ｄ
）と、酸化物半導体層６０３（ｄ）と、導電層６０５ａ（ｄ）と、導電層６０５ｂ（ｄ）
と、を含んでいる。
導電層６０５ａ（ｄ）及び導電層６０５ｂ（ｄ）は、被素子形成層６００（ｄ）の上に
設けられる。また、導電層６０５ａ（ｄ）及び導電層６０５ｂ（ｄ）の側面は、テーパ状
である。
酸化物半導体層６０３（ｄ）は、領域６０４ａ（ｄ）及び領域６０４ｂ（ｄ）と、を含
んでいる。領域６０４ａ（ｄ）及び領域６０４ｂ（ｄ）は、互いに離間し、それぞれドー
パントが添加された領域である。また、領域６０４ａ（ｄ）及び領域６０４ｂ（ｄ）の間
の領域がチャネル形成領域になる。酸化物半導体層６０３（ｄ）は、例えば導電層６０５
ａ（ｄ）、導電層６０５ｂ（ｄ）、及び被素子形成層６００（ｄ）の上に設けられ、導電
層６０５ａ（ｄ）及び導電層６０５ｂ（ｄ）に電気的に接続される。なお、必ずしも領域
６０４ａ（ｄ）及び領域６０４ｂ（ｄ）を設けなくてもよい。
領域６０４ａ（ｄ）は、導電層６０５ａ（ｄ）に電気的に接続されている。
領域６０４ｂ（ｄ）は、導電層６０５ｂ（ｄ）に電気的に接続されている。
絶縁層６０２（ｄ）は、酸化物半導体層６０３（ｄ）の上に設けられている。
導電層６０１（ｄ）は、絶縁層６０２（ｄ）を介して酸化物半導体層６０３（ｄ）に重
畳する。絶縁層６０２（ｄ）を介して導電層６０１（ｄ）と重畳する酸化物半導体層６０
３（ｄ）の領域がチャネル形成領域になる。
さらに、図１７（Ａ）乃至図１７（Ｄ）に示す各構成要素について説明する。
被素子形成層６００（ａ）乃至被素子形成層６００（ｄ）としては、例えば絶縁層、又
は絶縁表面を有する基板などを用いることができる。また、予め素子が形成された層を被
素子形成層６００（ａ）乃至被素子形成層６００（ｄ）として用いることもできる。
導電層６０１（ａ）乃至導電層６０１（ｄ）のそれぞれは、トランジスタのゲートとし
ての機能を有する。なお、トランジスタのゲートとしての機能を有する層をゲート電極又
はゲート配線ともいう。
導電層６０１（ａ）乃至導電層６０１（ｄ）としては、例えばモリブデン、マグネシウ
ム、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、若しくは
スカンジウムなどの金属材料、又はこれらを主成分とする合金材料の層を用いることがで
きる。また、導電層６０１（ａ）乃至導電層６０１（ｄ）の形成に適用可能な材料の層の
積層により、導電層６０１（ａ）乃至導電層６０１（ｄ）を構成することもできる。
絶縁層６０２（ａ）乃至絶縁層６０２（ｄ）のそれぞれは、トランジスタのゲート絶縁
層としての機能を有する。
絶縁層６０２（ａ）乃至絶縁層６０２（ｄ）としては、例えば酸化シリコン層、窒化シ
リコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミ
ニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、酸化ハフニウム層、又は
酸化ランタン層を用いることができる。また、絶縁層６０２（ａ）乃至絶縁層６０２（ｄ
）に適用可能な材料の層の積層により絶縁層６０２（ａ）乃至絶縁層６０２（ｄ）を構成
することもできる。
また、絶縁層６０２（ａ）乃至絶縁層６０２（ｄ）としては、例えば元素周期表におけ
る第１３族元素及び酸素元素を含む材料の絶縁層を用いることもできる。例えば、酸化物
半導体層６０３（ａ）乃至酸化物半導体層６０３（ｄ）が第１３族元素を含む場合に、酸
化物半導体層６０３（ａ）乃至酸化物半導体層６０３（ｄ）に接する絶縁層として第１３
族元素を含む絶縁層を用いることにより、該絶縁層と酸化物半導体層との界面の状態を良
好にすることができる。
第１３族元素及び酸素元素を含む材料としては、例えば酸化ガリウム、酸化アルミニウ
ム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどが挙げられる。なお、酸
化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（
原子％）が多い物質のことをいい、酸化ガリウムアルミニウムとは、ガリウムの含有量（
原子％）がアルミニウムの含有量（原子％）以上の物質のことをいう。例えば、Ａｌ２Ｏ
ｘ（ｘ＝３＋α、αは０より大きく１より小さい値）、Ｇａ２Ｏｘ（ｘ＝３＋α、αは０
より大きく１より小さい値）、又はＧａｘＡｌ２−ｘＯ３＋α（ｘは０より大きく２より
小さい値、αは０より大きく１より小さい値）で表記される材料を用いることもできる。
また、絶縁層６０２（ａ）乃至絶縁層６０２（ｄ）に適用可能な材料の層の積層により
絶縁層６０２（ａ）乃至絶縁層６０２（ｄ）を構成することもできる。例えば、複数のＧ
ａ２Ｏｘで表記される酸化ガリウムを含む層の積層により絶縁層６０２（ａ）乃至絶縁層
６０２（ｄ）を構成してもよい。また、Ｇａ２Ｏｘで表記される酸化ガリウムを含む絶縁
層及びＡｌ２Ｏｘで表記される酸化アルミニウムを含む絶縁層の積層により絶縁層６０２
（ａ）乃至絶縁層６０２（ｄ）を構成してもよい。
また、トランジスタのチャネル長３０ｎｍとしたとき、酸化物半導体層６０３（ａ）乃
至酸化物半導体層６０３（ｄ）の厚さを例えば５ｎｍ程度にしてもよい。このとき、酸化
物半導体層６０３（ａ）乃至酸化物半導体層６０３（ｄ）がＣＡＡＣの酸化物半導体層で
あれば、トランジスタにおける短チャネル効果を抑制することができる。
領域６０４ａ（ｃ）、領域６０４ｂ（ｃ）、領域６０４ａ（ｄ）、及び領域６０４ｂ（
ｄ）は、Ｎ型又はＰ型の導電型を付与するドーパントが添加され、トランジスタのソース
又はドレインとしての機能を有する。ドーパントとしては、例えば元素周期表における１
３族の元素（例えば硼素など）、元素周期表における１５族の元素（例えば窒素、リン、
及び砒素の一つ又は複数）、及び希ガス元素（例えばヘリウム、アルゴン、及びキセノン
の一つ又は複数）の一つ又は複数を用いることができる。なお、トランジスタのソースと
しての機能を有する領域をソース領域ともいい、トランジスタのドレインとしての機能を
有する領域をドレイン領域ともいう。領域６０４ａ（ｃ）、領域６０４ｂ（ｃ）、領域６
０４ａ（ｄ）、及び領域６０４ｂ（ｄ）にドーパントを添加することにより導電層との接
続抵抗を小さくすることができるため、トランジスタを微細化することができる。
導電層６０５ａ（ａ）乃至導電層６０５ａ（ｄ）、及び導電層６０５ｂ（ａ）乃至導電
層６０５ｂ（ｄ）のそれぞれは、トランジスタのソース又はドレインとしての機能を有す
る。なお、トランジスタのソースとしての機能を有する層をソース電極又はソース配線と
もいい、トランジスタのドレインとしての機能を有する層をドレイン電極又はドレイン配
線ともいう。
導電層６０５ａ（ａ）乃至導電層６０５ａ（ｄ）、及び導電層６０５ｂ（ａ）乃至導電
層６０５ｂ（ｄ）としては、例えばアルミニウム、マグネシウム、クロム、銅、タンタル
、チタン、モリブデン、若しくはタングステンなどの金属材料、又はこれらの金属材料を
主成分とする合金材料の層を用いることができる。例えば、銅、マグネシウム、及びアル
ミニウムを含む合金材料の層により、導電層６０５ａ（ａ）乃至導電層６０５ａ（ｄ）、
及び導電層６０５ｂ（ａ）乃至導電層６０５ｂ（ｄ）を構成することができる。また、導
電層６０５ａ（ａ）乃至導電層６０５ａ（ｄ）、及び導電層６０５ｂ（ａ）乃至導電層６
０５ｂ（ｄ）に適用可能な材料の層の積層により、導電層６０５ａ（ａ）乃至導電層６０
５ａ（ｄ）、及び導電層６０５ｂ（ａ）乃至導電層６０５ｂ（ｄ）を構成することもでき
る。例えば、銅、マグネシウム、及びアルミニウムを含む合金材料の層と銅を含む層の積
層により、導電層６０５ａ（ａ）乃至導電層６０５ａ（ｄ）、及び導電層６０５ｂ（ａ）
乃至導電層６０５ｂ（ｄ）を構成することができる。
また、導電層６０５ａ（ａ）乃至導電層６０５ａ（ｄ）、及び導電層６０５ｂ（ａ）乃
至導電層６０５ｂ（ｄ）としては、導電性の金属酸化物を含む層を用いることもできる。
導電性の金属酸化物としては、例えば酸化インジウム、酸化スズ、酸化亜鉛、インジウム
スズ酸化物、又はインジウム亜鉛酸化物を用いることができる。なお、導電層６０５ａ（
ａ）乃至導電層６０５ａ（ｄ）、及び導電層６０５ｂ（ａ）乃至導電層６０５ｂ（ｄ）に
適用可能な導電性の金属酸化物は、酸化シリコンを含んでいてもよい。
絶縁層６０６（ａ）及び絶縁層６０６（ｂ）としては、絶縁層６０２（ａ）乃至絶縁層
６０２（ｄ）に適用可能な材料の層を用いることができる。また、絶縁層６０６（ａ）及
び絶縁層６０６（ｂ）に適用可能な材料の積層により、絶縁層６０６（ａ）及び絶縁層６
０６（ｂ）を構成してもよい。例えば、酸化シリコン層、酸化アルミニウム層などにより
絶縁層６０６（ａ）及び絶縁層６０６（ｂ）を構成してもよい。例えば、酸化アルミニウ
ム層を用いることにより、酸化物半導体層６０３（ａ）及び酸化物半導体層６０３（ｂ）
への不純物（水）の侵入抑制効果をより高めることができ、また、酸化物半導体層６０３
（ａ）及び酸化物半導体層６０３（ｂ）中の酸素の脱離抑制効果を高めることができる。
導電層６０８（ａ）及び導電層６０８（ｂ）のそれぞれは、トランジスタのゲートとし
ての機能を有する。なお、トランジスタが導電層６０１（ａ）及び導電層６０８（ａ）の
両方、又は導電層６０１（ｂ）及び導電層６０８（ｂ）の両方を含む構造である場合、導
電層６０１（ａ）及び導電層６０８（ａ）の一方、又は導電層６０１（ｂ）及び導電層６
０８（ｂ）の一方を、バックゲート、バックゲート電極、又はバックゲート配線ともいう
。ゲートとしての機能を有する導電層を、チャネル形成層を介して複数設けることにより
、トランジスタの閾値電圧を制御しやすくすることができる。
導電層６０８（ａ）及び導電層６０８（ｂ）としては、例えば導電層６０１（ａ）乃至
導電層６０１（ｄ）に適用可能な材料の層を用いることができる。また、導電層６０８（
ａ）及び導電層６０８（ｂ）に適用可能な材料の層の積層により導電層６０８（ａ）及び
導電層６０８（ｂ）を構成してもよい。
また、絶縁層６０２（ａ）乃至絶縁層６０２（ｄ）に適用可能な材料の積層によりチャ
ネル保護層としての機能を有する絶縁層を構成してもよい。
また、被素子形成層６００（ａ）乃至被素子形成層６００（ｄ）の上に下地層を形成し
、該下地層の上にトランジスタを形成してもよい。このとき、下地層としては、例えば絶
縁層６０２（ａ）乃至絶縁層６０２（ｄ）に適用可能な材料の層を用いることができる。
また、絶縁層６０２（ａ）乃至絶縁層６０２（ｄ）に適用可能な材料の積層により下地層
を構成してもよい。例えば、酸化アルミニウム層及び酸化シリコン層の積層により下地層
を構成することにより、下地層に含まれる酸素が酸化物半導体層６０３（ａ）乃至酸化物
半導体層６０３（ｄ）を介して脱離するのを抑制することができる。
また、酸化物半導体層６０３（ａ）乃至酸化物半導体層６０３（ｄ）に接する絶縁層中
の酸素を過剰にすることにより、酸化物半導体層６０３（ａ）乃至酸化物半導体層６０３
（ｄ）に供給されやすくなる。よって、酸化物半導体層６０３（ａ）乃至酸化物半導体層
６０３（ｄ）中、又は当該絶縁層と酸化物半導体層６０３（ａ）乃至酸化物半導体層６０
３（ｄ）の界面における酸素欠陥を低減することができるため、酸化物半導体層６０３（
ａ）乃至酸化物半導体層６０３（ｄ）のキャリア密度をより低減することができる。また
、これに限定されず、製造過程により酸化物半導体層６０３（ａ）乃至酸化物半導体層６
０３（ｄ）に含まれる酸素を過剰にした場合であっても、酸化物半導体層６０３（ａ）乃
至酸化物半導体層６０３（ｄ）に接する上記絶縁層により、酸化物半導体層６０３（ａ）
乃至酸化物半導体層６０３（ｄ）からの酸素の脱離を抑制することができる。
＜酸化物半導体層にチャネルが形成されるトランジスタの特性について＞
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタ
は、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体層
を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組
成比で５ａｔｏｍｉｃ％以上含まれる元素をいう。
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体層の成膜後に基板を意図的に加熱するこ
とで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジス
タのしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。
例えば、図１８（Ａ）〜（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とし、チャネル長Ｌが３
μｍ、チャネル幅Ｗが１０μｍである酸化物半導体層と、厚さ１００ｎｍのゲート絶縁層
を用いたトランジスタの特性である。なお、Ｖｄは１０Ｖとした。
図１８（Ａ）は基板を意図的に加熱せずにスパッタリング法でＩｎ、Ｓｎ、Ｚｎを主成
分とする酸化物半導体層を形成したときのトランジスタ特性である。このとき電界効果移
動度は１８．８ｃｍ２／Ｖｓｅｃが得られている。一方、基板を意図的に加熱してＩｎ、
Ｓｎ、Ｚｎを主成分とする酸化物半導体層を形成すると電界効果移動度を向上させること
が可能となる。図１８（Ｂ）は基板を２００℃に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とす
る酸化物半導体層を形成したときのトランジスタ特性を示すが、電界効果移動度は３２．
２ｃｍ２／Ｖｓｅｃが得られている。
電界効果移動度は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体層を形成した後に熱
処理をすることによって、さらに高めることができる。図１８（Ｃ）は、Ｉｎ、Ｓｎ、Ｚ
ｎを主成分とする酸化物半導体層を２００℃でスパッタリング成膜した後、６５０℃で熱
処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は３４．５ｃｍ２／
Ｖｓｅｃが得られている。
また、基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を
膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化
物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それ
によってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化さ
れることによりオフ電流を１ａＡ／μｍ以下にすることができる。ここで、上記オフ電流
値の単位は、チャネル幅１μｍあたりの電流値を示す。
図１９に、トランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を
示す。ここでは、簡単のため測定時の基板温度の逆数に１０００を掛けた数値（１０００
／Ｔ）を横軸としている。
図１９に示すように、基板温度が１２５℃の場合には０．１ａＡ／μｍ（１×１０−１
９Ａ／μｍ）以下、８５℃の場合には１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下で
あった。電流値の対数が温度の逆数に比例することから、室温（２７℃）の場合には０．
１ｚＡ／μｍ（１×１０−２２Ａ／μｍ）以下であると予想される。従って、オフ電流を
１２５℃において１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下に、８５℃において１０
０ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下に、室温において１ｚＡ／μｍ（１×１０
−２１Ａ／μｍ）以下にすることができる。
本実施の形態のトランジスタを実施の形態１及び実施の形態２において述べた半導体装
置に用いることにより、半導体装置を安定して動作させることができる。特に、本実施の
形態のトランジスタをトランジスタ１０２に用いることにより、トランジスタ１０２のオ
フ電流を小さくすることができる。よって、容量素子１０１から失われる電荷量を小さく
することができ、容量素子１０１にオフセット電圧を保持する回数を減らすことができる
。
本実施の形態は、他の実施の形態等と適宜組み合わせて実施することが可能である。
（実施の形態６）
本実施の形態においては、上記実施の形態で説明した半導体装置、シフトレジスタ回路
又は表示装置等を具備する電子機器の例について説明する。
図２０（Ａ）は携帯型遊技機であり、筐体９６３０、表示部９６３１、スピーカ９６３
３、操作キー９６３５、接続端子９６３６、記録媒体読込部９６７２、等を有する。図２
０（Ａ）に示す携帯型遊技機は、記録媒体に記録されているプログラム又はデータを読み
出して表示部に表示する機能、他の携帯型遊技機と無線通信を行って情報を共有する機能
、等を有する。なお、図２０（Ａ）に示す携帯型遊技機が有する機能はこれに限定されず
、様々な機能を有する。
図２０（Ｂ）はデジタルカメラであり、筐体９６３０、表示部９６３１、スピーカ９６
３３、操作キー９６３５、接続端子９６３６、シャッターボタン９６７６、受像部９６７
７、等を有する。図２０（Ｂ）に示すデジタルカメラは、静止画を撮影する機能、動画を
撮影する機能、撮影した画像を自動または手動で補正する機能、アンテナから様々な情報
を取得する機能、撮影した画像、又はアンテナから取得した情報を保存する機能、撮影し
た画像、又はアンテナから取得した情報を表示部に表示する機能、等を有する。なお、図
２０（Ｂ）に示すデジタルカメラが有する機能はこれに限定されず、様々な機能を有する
。
図２０（Ｃ）はテレビ受像器であり、筐体９６３０、表示部９６３１、スピーカ９６３
３、操作キー９６３５、接続端子９６３６、等を有する。図２０（Ｃ）に示すテレビ受像
機は、テレビ用電波を処理して画像信号に変換する機能、画像信号を処理して表示に適し
た信号に変換する機能、画像信号のフレーム周波数を変換する機能、等を有する。なお、
図２０（Ｃ）に示すテレビ受像機が有する機能はこれに限定されず、様々な機能を有する
。
図２０（Ｄ）は、電子計算機（パーソナルコンピュータ）用途のモニター（ＰＣモニタ
ーともいう）であり、筐体９６３０、表示部９６３１等を有する。図２０（Ｄ）に示すモ
ニターは、ウインドウ型表示部９６５３が表示部９６３１にある例について示している。
なお、説明のために表示部９６３１にウインドウ型表示部９６５３を示したが、他のシン
ボル、例えばアイコン、画像等であってもよい。パーソナルコンピュータ用途のモニター
では、入力時にのみ画像信号が書き換えられる場合が多く、上記実施の形態における表示
装置の駆動方法を適用する際に好適である。なお、図２０（Ｄ）に示すモニターが有する
機能はこれに限定されず、様々な機能を有する。
図２１（Ａ）はコンピュータであり、筐体９６３０、表示部９６３１、スピーカ９６３
３、操作キー９６３５、接続端子９６３６、ポインティングデバイス９６８１、外部接続
ポート９６８０等を有する。図２１（Ａ）に示すコンピュータは、様々な情報（静止画、
動画、テキスト画像など）を表示部に表示する機能、様々なソフトウェア（プログラム）
によって処理を制御する機能、無線通信又は有線通信などの通信機能、通信機能を用いて
様々なコンピュータネットワークに接続する機能、通信機能を用いて様々なデータの送信
又は受信を行う機能、等を有する。なお、図２１（Ａ）に示すコンピュータが有する機能
はこれに限定されず、様々な機能を有する。
次に、図２１（Ｂ）は携帯電話であり、筐体９６３０、表示部９６３１、スピーカ９６
３３、操作キー９６３５、マイクロフォン９６３８等を有する。図２１（Ｂ）に示した携
帯電話は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー
、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する
機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有する。な
お、図２１（Ｂ）に示した携帯電話が有する機能はこれに限定されず、様々な機能を有す
る。
次に、図２１（Ｃ）は電子ペーパー（Ｅ−ｂｏｏｋともいう）であり、筐体９６３０、
表示部９６３１、操作キー９６３２等を有する。図２１（Ｃ）に示した電子ペーパーは、
様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は
時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々
なソフトウェア（プログラム）によって処理を制御する機能、等を有する。なお、図２１
（Ｃ）に示した電子ペーパーが有する機能はこれに限定されず、様々な機能を有する。別
の電子ペーパーの構成について図２１（Ｄ）に示す。図２１（Ｄ）に示す電子ペーパーは
、図２１（Ｃ）の電子ペーパーに太陽電池９６５１、及びバッテリー９６５２を付加した
構成について示している。表示部９６３１として反射型の表示装置を用いる場合、比較的
明るい状況下での使用が予想され、太陽電池９６５１による発電、及びバッテリー９６５
２での充電を効率よく行うことができ、好適である。なおバッテリー９６５２としては、
リチウムイオン電池を用いると、小型化を図れる等の利点がある。
本実施の形態において述べた電子機器に、実施の形態１の半導体装置、実施の形態２の
半導体装置、実施の形態３のシフトレジスタ回路又は実施の形態４の表示装置を適用する
ことで、仮にトランジスタがディプレッション型であっても駆動可能な電子機器を提供す
ることができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可
能である。
１１ 配線
１２ 配線
１３ 配線
１４ 配線
１５ 配線
１６ 配線
１７ 配線
２１ 配線
２２ 配線
２３ 配線
２４ 配線
２５ 配線
３１ 配線
３１＿ｉ 配線
３１＿ｉ−１ 配線
３２ 配線
３３ 配線
３４ 配線
３５ 配線
３６ 配線
３７ 配線
３８ 配線
１００ 回路
１０１ 容量素子
１０２ トランジスタ
１０３ 容量素子
１１０ 回路
１１１ トランジスタ
１１２ トランジスタ
１１３ トランジスタ
１１４ トランジスタ
１１５ トランジスタ
１１６ トランジスタ
１２０ 回路
１２１ トランジスタ
１２２ トランジスタ
１２３ トランジスタ
１２４ トランジスタ
１２５ トランジスタ
１２６ トランジスタ
２００ フリップフロップ回路
２００＿１ フリップフロップ回路
２００＿２ フリップフロップ回路
２００＿３ フリップフロップ回路
６００ 被素子形成層
６０１ 導電層
６０２ 絶縁層
６０３ 酸化物半導体層
６０６ 絶縁層
６０８ 導電層
１００Ａ 回路
１００Ｂ 回路
１０１Ａ 容量素子
１０１Ｂ 容量素子
１０２Ａ トランジスタ
１０２Ｂ トランジスタ
４００１ 基板
４００２ 画素部
４００３ 信号線駆動回路
４００４ 走査線駆動回路
４００５ シール材
４００６ 基板
４０１８ ＦＰＣ
４０１８ａ ＦＰＣ
４０１８ｂ ＦＰＣ
６０４ａ 領域
６０４ｂ 領域
６０５ａ 導電層
６０５ｂ 導電層
９６３０ 筐体
９６３１ 表示部
９６３２ 操作キー
９６３３ スピーカ
９６３５ 操作キー
９６３６ 接続端子
９６３８ マイクロフォン
９６５１ 太陽電池
９６５２ バッテリー
９６５３ ウインドウ型表示部
９６７２ 記録媒体読込部
９６７６ シャッターボタン
９６７７ 受像部
９６８０ 外部接続ポート
９６８１ ポインティングデバイス
ＩＮ 信号
ＩＮＯ 信号
ＩＮ１ 信号
ＩＮ１Ｏ 信号
ＩＮ２ 信号
ＩＮ２Ｏ 信号
ＩＮ３ 信号
ＳＥ 信号
ＯＵＴ 信号
ＯＵＴＡ 信号
ＯＵＴＢ 信号
ＯＵＴ１ 信号
ＯＵＴ２ 信号
ＯＵＴＮ 信号
ＶＨ 電位
ＶＤＤ 電位
ＶＬ１ 電位
ＶＬ２ 電位
Ｎ１ ノード
Ｔ０ 期間
Ｔ１ 期間
Ｔａ 期間
Ｔｂ 期間
Ｔｃ 期間
Ｔｄ 期間
ＣＫ 信号
ＣＫ１ 信号
ＣＫ２ 信号
ＳＰ 信号
Ｍ１ トランジスタ
Ｍ２ トランジスタ
Ｍ３ トランジスタ
Ｍ４ トランジスタ
Ｃ１ 容量素子

Claims (2)

  1. シフトレジスタ回路を有し、
    前記シフトレジスタ回路は、複数の出力信号を出力する機能を有し、
    前記シフトレジスタ回路は、第１のトランジスタ乃至第５のトランジスタと、容量素子と、を有し、
    前記第１のトランジスタのソース又はドレインの一方は、第１の配線と直接接続され、
    前記第１のトランジスタのソース又はドレインの他方は、第２の配線と直接接続され、
    前記第２のトランジスタのソース又はドレインの一方は、第３の配線と直接接続され、
    前記第２のトランジスタのソース又はドレインの他方は、前記第２の配線と直接接続され、
    前記第２のトランジスタのゲートは、第４の配線と直接接続され、
    前記第３のトランジスタのソース又はドレインの一方は、第５の配線と直接接続され、
    前記第３のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと直接接続され、
    前記第４のトランジスタのソース又はドレインの一方は、前記第３の配線と直接接続され、
    前記第４のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと直接接続され、
    前記第４のトランジスタのゲートは、前記第４の配線と直接接続され、
    前記第５のトランジスタのソース又はドレインの一方は、第６の配線と直接接続され、
    前記第５のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのゲートと直接接続され、
    前記容量素子の一方の電極は、前記第５の配線と直接接続され、
    前記容量素子の他方の電極は、前記第３のトランジスタのゲートと直接接続され、
    前記第１のトランジスタは、前記第２のトランジスタ乃至前記第５のトランジスタよりも、チャネル幅が大きく、
    前記第２の配線は、前記複数の出力信号のうち第１の出力信号を伝達し、
    前記第４の配線は、前記複数の出力信号のうち第２の出力信号を伝達する半導体装置。
  2. シフトレジスタ回路を有し、
    前記シフトレジスタ回路は、複数の出力信号を出力する機能を有し、
    前記シフトレジスタ回路は、第１のトランジスタ乃至第５のトランジスタと、容量素子と、を有し、
    前記第１のトランジスタのソース又はドレインの一方は、第１の配線と直接接続され、
    前記第１のトランジスタのソース又はドレインの他方は、第２の配線と直接接続され、
    前記第２のトランジスタのソース又はドレインの一方は、第３の配線と直接接続され、
    前記第２のトランジスタのソース又はドレインの他方は、前記第２の配線と直接接続され、
    前記第２のトランジスタのゲートは、第４の配線と直接接続され、
    前記第３のトランジスタのソース又はドレインの一方は、第５の配線と直接接続され、
    前記第３のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと直接接続され、
    前記第４のトランジスタのソース又はドレインの一方は、前記第３の配線と直接接続され、
    前記第４のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと直接接続され、
    前記第４のトランジスタのゲートは、前記第４の配線と直接接続され、
    前記第５のトランジスタのソース又はドレインの一方は、第６の配線と直接接続され、
    前記第５のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのゲートと直接接続され、
    前記容量素子の一方の電極は、前記第５の配線と直接接続され、
    前記容量素子の他方の電極は、前記第３のトランジスタのゲートと直接接続され、
    前記第１のトランジスタは、前記第２のトランジスタ乃至前記第５のトランジスタよりも、チャネル幅が大きく、
    前記第１の配線は、クロック信号を伝達し、
    前記第２の配線は、前記複数の出力信号のうち第１の出力信号を伝達し、
    前記第４の配線は、前記複数の出力信号のうち第２の出力信号を伝達する半導体装置。
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