TWI670703B - 畫素電路 - Google Patents

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Abstract

本發明提出一種配置在電泳顯示器中的畫素電路。所述畫素電路包括第一電晶體、儲存電容以及輸出級。所述第一電晶體的第一端耦接資料線。所述第一電晶體的控制端耦接掃描線。儲存電容耦接所述第一電晶體的第二端。輸出級耦接所述第一電晶體的所述第二端以及所述儲存電容。所述輸出級接收第一電壓以及第二電壓。所述輸出級依據所述儲存電容提供的資料電壓來選擇性地輸出所述第一電壓或所述第二電壓至所述電泳顯示器的畫素電極。

Description

畫素電路
本發明是有關於一種電路，且特別是有關於一種配置在電泳顯示器(Electrophoretic Display)中的畫素電路。
在電泳顯示器(Electrophoretic Display, EPD)的技術領域中，一般藉由非晶矽(a-Si)的薄膜電晶體(Thin-Film Transistor, TFT)作為畫素的驅動電路中的開關元件，並且用於接收掃描信號以及資料信號。對此，薄膜電晶體可依據掃描信號來將資料線提供的資料電壓儲存在畫素的儲存電容中(Cst)，以使儲存電容可將儲存的資料電壓提供至電泳顯示器的顯示面板上的電泳單元。然而，由於電泳顯示器的顯示面板通常會有漏電及電容效應的問題，因此當儲存電容的電能或電荷漏掉之後，電泳單元的操作電壓就會發生電壓不足的情況，並且導致電泳顯示器的顯示畫質下降。有鑑於此，以下將提出幾個解決方案的實施範例。
本發明提供一種畫素電路適於配置在電泳顯示器(Electrophoretic Display, EPD)中，並且可穩定地且持續地提供電壓至電泳顯示器的畫素電極，以使電泳顯示器可提供良好的顯示畫質。
本發明的一種畫素電路適於配置在電泳顯示器中。所述畫素電路包括第一電晶體、儲存電容以及輸出級。所述第一電晶體的第一端耦接資料線。所述第一電晶體的控制端耦接掃描線。所述儲存電容耦接所述第一電晶體的第二端。所述輸出級耦接所述第一電晶體的所述第二端以及所述儲存電容。所述輸出級接收第一電壓以及第二電壓。所述輸出級依據所述儲存電容提供的資料電壓來選擇性地輸出所述第一電壓或所述第二電壓至所述電泳顯示器的畫素電極。
基於上述，本發明的畫素電路可藉由輸出級來接收儲存電容提供的資料電壓，並且依據資料電壓來輸出對應的正電壓或負電壓。因此，本發明的畫素電路可穩定地且持續地提供電壓至電泳顯示器的畫素電極，以使電泳顯示器可提供良好的顯示畫質。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
為了使本發明之內容可以被更容易明瞭，以下特舉實施例做為本發明確實能夠據以實施的範例。另外，凡可能之處，在圖式及實施方式中使用相同標號的元件/構件/步驟，係代表相同或類似部件。
圖1是依照本發明的實施例的一種畫素電路的示意圖。參考圖1，畫素電路100包括電晶體M11(第一電晶體)、儲存電容Cst以及輸出級120。在本實施例中，電晶體M11的控制端耦接掃描線SL，並且電晶體M11的第一端耦接資料線DL。儲存電容Cst的第一端耦接電晶體M11的第二端以及輸出級120，並且儲存電容Cst的第二端接收接地電壓Vcom。儲存電容Cst用以儲存資料線DL提供的電能。在本實施例中，當電晶體M11依據掃描線SL提供的掃描信號來輸出由資料線DL提供的資料信號至儲存電容Cst時，儲存電容Cst儲存資料信號的資料電壓。在本實施例中，輸出級120接收正電壓+Vcc以及負電壓-Vss，並且輸出級120依據儲存電容Cst提供的資料電壓來選擇性地輸出正電壓+Vcc或負電壓-Vss至輸出端122。
在本實施例中，輸出端122用於耦接電泳顯示器的多個陣列排列的電泳單元的其中之一個的畫素電極。也就是說，由於儲存電容Cst與輸出級120之間無漏電路徑，因此儲存電容Cst將會穩定地維持在資料電壓，以使輸出級120可對應的穩定輸出正電壓+Vcc或負電壓-Vss至畫素電極。此外，值得注意的是，本發明各實施例所述的電晶體可例如是薄膜電晶體(Thin Film Transistor, TFT)、金氧半場效電晶體(Metal Oxide Semiconductor Field Effect Transistor, MOSFET)或接面場效電晶體(Junction Field Effect Transistor, JFET)等。並且，本發明各實施例所述的電晶體可包括N型(N-type)電晶體以及P型(P-type)電晶體。
圖2是依照本發明的第一實施例的一種畫素電路的電路圖。參考圖2，畫素電路200包括電晶體M21(第一電晶體)、儲存電容Cst以及輸出級220。在本實施例中，電晶體M21的控制端耦接掃描線SL，並且電晶體M21的第一端耦接資料線DL。儲存電容Cst的第一端耦接電晶體M21的第二端以及輸出級220，並且儲存電容Cst的第二端接收接地電壓Vcom。在本實施例中，當電晶體M21依據掃描線SL提供的掃描信號來輸出由資料線DL提供的資料信號至儲存電容Cst時，儲存電容Cst儲存資料線DL提供的資料電壓。
在本實施例中，輸出級220包括電晶體M22(第二電晶體)以及電晶體M23(第三電晶體)。電晶體M22的第一端接收正電壓+Vcc，並且電晶體M22的控制端耦接儲存電容Cst。電晶體M23的第一端耦接電晶體M22的第二端。電晶體M23的控制端耦接儲存電容Cst。電晶體M23的第二端接收負電壓-Vss。電晶體M22的第二端以及電晶體M23的第一端耦接至輸出端222，並且輸出端222耦接至電泳顯示器的畫素電極。在本實施例中，電晶體M22為N型電晶體，並且電晶體M23為P型電晶體。
在本實施例中，由於儲存電容Cst與輸出級220之間無漏電路徑，因此儲存電容Cst的電壓將對應於資料線DL提供的資料信號而改變，並且不會發生漏電的情況。進一步而言，當儲存電容Cst上的資料電壓為+Vcc+Vth(Vth為電晶體的臨界電壓)時，電晶體M22為開啟(on)，並且電晶體M23為關閉(off)。電晶體M22的控制端維持在電壓+Vcc+Vth，以使電晶體M22的第二端持續地將正電壓+Vcc輸出至輸出端222。相反地，當儲存電容Cst上的資料電壓為-Vss-Vth時，電晶體M22為關閉，並且電晶體M23為開啟。電晶體M23的控制端維持在電壓-Vss-Vth，以使電晶體M23的第一端持續地將負電壓-Vss輸出至輸出端222。
也就是說，本實施例的畫素電路200可透過輸出級220來依據儲存電容Cst提供的資料電壓而對應輸出正電壓+Vcc或負電壓-Vss。並且，隨著掃描信號以及資料信號更新儲存電容Cst的電壓，輸出級220會持續地供應電壓至電泳顯示器的畫素電極。因此，即使電泳顯示器的畫素電極發生漏電或電容效應的情況，畫素電路200的輸出級220會將正電壓+Vcc或負電壓-Vss不斷地補充至輸出端222，以使輸出端222提供至電泳顯示器的畫素電極的電壓不會有電壓衰減的情況。
另外，須注意的是，本實施例的資料線DL所提供的資料信號的電壓為+Vcc+Vth或-Vss-Vth，並且輸出級220輸出至電泳顯示器的畫素電極的電壓為-Vss或+Vcc。也就是說，輸出級220輸出至電泳顯示器的畫素電極的電壓同相於資料信號的電壓，並且資料線DL提供的資料信號的電壓位準需依據電晶體M22以及電晶體M23的臨界電壓Vth來對應調整。
圖3是依照本發明的第二實施例的一種畫素電路的電路圖。參考圖3，畫素電路300包括電晶體M31(第一電晶體)、儲存電容Cst以及輸出級320。在本實施例中，電晶體M31的控制端耦接掃描線SL，並且電晶體M31的第一端耦接資料線DL。儲存電容Cst的第一端耦接電晶體M31的第二端以及輸出級320，並且儲存電容Cst的第二端接收接地電壓Vcom。在本實施例中，當電晶體M31依據掃描線SL提供的掃描信號來輸出由資料線DL提供的資料信號至儲存電容Cst時，儲存電容Cst儲存資料信號提供的資料電壓。
在本實施例中，輸出級320包括電晶體M32(第二電晶體)以及電晶體M33(第三電晶體)。電晶體M32的第一端接收正電壓+Vcc，並且電晶體M32的控制端耦接儲存電容Cst。電晶體M33的第一端耦接電晶體M32的第二端。電晶體M33的控制端耦接儲存電容Cst。電晶體M33的第二端接收負電壓-Vss。電晶體M32的第二端以及電晶體M33的第一端耦接至輸出端322，並且輸出端322耦接至電泳顯示器的畫素電極。在本實施例中，電晶體M32為P型電晶體，並且電晶體M33為N型電晶體。
在本實施例中，由於儲存電容Cst與輸出級320之間無漏電路徑，因此儲存電容Cst的電壓將對應於資料線DL提供的資料信號而改變，並且不會發生漏電的情況。進一步而言，當儲存電容Cst上的資料電壓為-Vss時，電晶體M32為開啟，並且電晶體M33為關閉。電晶體M32的控制端維持在電壓-Vss，以使電晶體M32的第二端持續地將正電壓+Vcc輸出至輸出端322。相反地，當儲存電容Cst上的資料電壓為+Vcc時，電晶體M32為關閉，並且電晶體M33為開啟。電晶體M33的控制端維持在電壓+Vcc，以使電晶體M33的第一端持續地將負電壓-Vss輸出至輸出端322。
也就是說，本實施例的畫素電路300可透過輸出級320來依據儲存電容Cst提供的資料電壓而對應輸出正電壓+Vcc或負電壓-Vss。並且，隨著掃描信號以及資料信號更新儲存電容Cst的電壓，輸出級320會持續地供應電壓至電泳顯示器的畫素電極。因此，即使電泳顯示器的畫素電極發生漏電或電容效應的情況，畫素電路300的輸出級320會將正電壓+Vcc或負電壓-Vss不斷地補充至輸出端322，以使輸出端322提供至電泳顯示器的畫素電極的電壓不會有電壓衰減的情況。
另外，須注意的是，本實施例的資料線DL所提供的資料信號的電壓為+Vcc或-Vss，並且輸出級320輸出至電泳顯示器的畫素電極的電壓為-Vss或+Vcc。也就是說，輸出級320輸出至電泳顯示器的畫素電極的電壓反相於資料線DL提供的資料信號的電壓，並且輸出級320輸出至電泳顯示器的畫素電極的電壓位準相同於資料線DL提供的資料信號的電壓位準。
圖4是依照本發明的第三實施例的一種畫素電路的電路圖。參考圖4，畫素電路400包括電晶體M41(第一電晶體)、儲存電容Cst以及輸出級420。在本實施例中，電晶體M41的控制端耦接掃描線SL，並且電晶體M41的第一端耦接資料線DL。儲存電容Cst的第一端耦接電晶體M41的第二端以及輸出級420，並且儲存電容Cst的第二端接收接地電壓Vcom。在本實施例中，當電晶體M41依據掃描線SL提供的掃描信號來輸出由資料線DL提供的資料信號至儲存電容Cst時，儲存電容Cst儲存資料線提供的資料電壓。
在本實施例中，輸出級420包括電晶體M42(第二電晶體)以及電晶體M43(第三電晶體)。電晶體M42的第一端接收正電壓+Vcc，並且電晶體M42的控制端經由電晶體M44(第四電晶體)以及電晶體M45(第五電晶體)來耦接儲存電容Cst。電晶體M43的第一端耦接電晶體M42的第二端。電晶體M43的控制端經由電晶體M46(第六電晶體)以及電晶體M47(第七電晶體)來耦接儲存電容Cst。電晶體M43的第二端接收負電壓-Vss。電晶體M42的第二端以及電晶體M43的第一端耦接至輸出端422，並且輸出端422耦接至電泳顯示器的畫素電極。
在本實施例中，電晶體M44的第一端接收正電壓+Vcc。電晶體M44的控制端耦接儲存電容Cst。電晶體M44的第二端耦接電晶體M42的控制端。電晶體M45的第一端耦接電晶體M44的第二端以及電晶體M42的控制端。電晶體M45的控制端耦接儲存電容Cst，並且電晶體M45的第二端接收接地電壓-Vss。在本實施例中，電晶體M44以及電晶體M45依據儲存電容Cst提供的資料電壓來更選擇性地輸出正電壓+Vcc或接地電壓Vcom至電晶體M42的控制端。
在本實施例中，電晶體M46的第一端接收接地電壓Vcom。電晶體M46的控制端耦接儲存電容Cst。電晶體M46的第二端耦接電晶體M43的控制端。電晶體M47的第一端耦接電晶體M46的第二端以及電晶體M43的控制端。電晶體M47的控制端耦接儲存電容Cst。電晶體M47的第二端接收負電壓-Vss。在本實施例中，電晶體M46以及電晶體M47依據儲存電容Cst提供的資料電壓來更選擇性地輸出接地電壓Vcom或負電壓-Vss至電晶體M43的控制端。
在本實施例中，電晶體M48(第八電晶體)的第一端耦接電晶體M45的第二端以及電晶體M46的第一端。電晶體M48的第一端耦接收接地電壓Vcom。電晶體M48的控制端耦接電晶體M43的控制端。電晶體M49(第九電晶體)的第一端耦接電晶體M48的第二端。電晶體M49的控制端耦接電晶體M42的控制端。電晶體M49的第二端耦接電泳顯示器的畫素電極。在本實施例中，電晶體M48以及電晶體M49依據儲存電容Cst提供的資料電壓來更選擇性地輸出接地電壓Vcom至電泳顯示器的畫素電極。在本實施例中，電晶體M42、電晶體M44、電晶體M46以及電晶體M48為P型電晶體。電晶體M43、電晶體M45、電晶體M47以及電晶體M49為N型電晶體。
在本實施例中，由於儲存電容Cst與輸出級420之間無漏電路徑，因此儲存電容Cst的電壓將對應於資料線DL提供的資料信號而改變，並且不會發生漏電的情況。進一步而言，當儲存電容Cst上的資料電壓為+Vcc時，電晶體M44為關閉，並且電晶體M45為開啟。此時，電晶體M42的控制端會經由電晶體M45來接收接地電壓，以使電晶體M42為開啟。電晶體M42將正電壓+Vcc輸出至輸出端422。並且，電晶體M46以及電晶體M49為關閉，並且電晶體M47為開啟。此時，電晶體M43的控制端會經由電晶體M47來接收負電壓-Vss，以使電晶體M43為關閉。因此，當儲存電容Cst上的資料電壓為+Vcc時，輸出端422可同樣穩定地輸出正電壓+Vcc。
相反的，當儲存電容Cst上的資料電壓為-Vss時，電晶體M46為開啟，並且電晶體M47為關閉。此時，電晶體M43的控制端會經由電晶體M46來接收接地電壓，以使電晶體M43為開啟。電晶體M43將負電壓-Vss輸出至輸出端422。並且，電晶體M45以及電晶體M48為關閉，並且電晶體M44為開啟。此時，電晶體M42的控制端會經由電晶體M44來接收正電壓+Vcc，以使電晶體M42為關閉。因此，當儲存電容Cst上的資料電壓為-Vss時，輸出端422可同樣穩定地輸出正電壓-Vss。
此外，當儲存電容Cst上的資料電壓為0V或中性電位(如同接地)時，電晶體M44以及電晶體M47為開啟，並且電晶體M45以及電晶體M46為關閉。此時，電晶體M42以及電晶體M43為關閉，並且電晶體M48以及電晶體M49為開啟。因此，當儲存電容Cst上的資料電壓為0V或中性電位(如同接地電壓Vcom)時，輸出端422對應地輸出接地電壓Vcom。
也就是說，本實施例的畫素電路400可透過輸出級420來依據儲存電容Cst提供的資料電壓而對應輸出正電壓+Vcc、負電壓-Vss或接地電壓Vcom。並且，隨著掃描信號以及資料信號更新儲存電容Cst的電壓，即使電泳顯示器的畫素電極發生漏電或電容效應的情況，畫素電路400的輸出級420會將正電壓+Vcc、負電壓-Vss或接地電壓Vcom不斷地補充至輸出端422，以使輸出端422提供至電泳顯示器的畫素電極的電壓不會有電壓衰減的情況。
另外，須注意的是，本實施例的資料線DL所提供的資料信號為電壓+Vcc、-Vss、0V或中性電位，並且輸出級420輸出至電泳顯示器的畫素電極的電壓可對應為+Vcc、-Vss或Vcom。也就是說，輸出級420輸出至電泳顯示器的畫素電極的電壓同相於資料線DL提供的資料信號的電壓，並且輸出級420輸出至電泳顯示器的畫素電極的電壓位準相同於資料線DL提供的資料信號的電壓位準。
圖5是依照本發明的第四實施例的一種畫素電路的電路圖。參考圖5，畫素電路500包括電晶體M51(第一電晶體)、儲存電容Cst以及輸出級520。在本實施例中，電晶體M51的控制端耦接掃描線SL，並且電晶體M51的第一端耦接資料線DL。儲存電容Cst的第一端耦接電晶體M51的第二端以及輸出級520，並且儲存電容Cst的第二端接收接地電壓Vcom。在本實施例中，當電晶體M51依據掃描線SL提供的掃描信號來輸出由資料線DL提供的資料信號至儲存電容Cst時，儲存電容Cst儲存資料信號提供的資料電壓。
在本實施例中，輸出級520包括電晶體M52(第二電晶體)以及電晶體M53(第三電晶體)。電晶體M52的第一端接收電壓Vf，並且電晶體M52的控制端耦接儲存電容Cst。電晶體M53的第一端耦接電晶體M52的第二端。電晶體M53的控制端耦接儲存電容Cst。電晶體M53的第二端接收負電壓-Vss。電晶體M52的第二端以及電晶體M53的第一端耦接至輸出端522，並且輸出端522耦接至電泳顯示器的畫素電極。
在本實施例中，電晶體M54(第十電晶體)的第一端接收正電壓+Vcc。電晶體M54的控制端耦接輸出端522，並且輸出端522耦接電泳顯示器的畫素電極。電晶體M55(第十一電晶體)的第一端耦接電晶體M54的第二端。電晶體M55的控制端耦接儲存電容Cst。電晶體M55的第二端接收負電壓-Vss。電晶體M56(第十二電晶體)的第一端接收正電壓+Vcc。電晶體M56的控制端耦接電晶體M54的第二端。電晶體M56的第二端耦接輸出端522。電晶體M57(第十三電晶體)的第一端耦接電晶體M57的第二端以及輸出端522。電晶體M57的第二端接收負電壓-Vss。電晶體M57的控制端耦接電晶體M52的第二端以及電晶體M53的第一端。在本實施例中，電晶體M52、電晶體M54以及電晶體M56為P型電晶體。電晶體M53、電晶體M55以及電晶體M57為N型電晶體。
在本實施例中，由於儲存電容Cst與輸出級520之間無漏電路徑，因此儲存電容Cst的電壓將對應於資料線DL提供的資料信號而改變，並且不會發生漏電的情況。在本實施例中，電晶體M52以及電晶體M53組成為低電壓驅動的反向器電路，並且電晶體M54至電晶體M57組成為高電壓驅動的反向器電路，其中低電壓驅動的反向器電路用於驅動高電壓驅動的反向器電路。在本實施例中，電壓Vf為小於+Vcc-Von，並且大於-Vss+Von(Von為使電晶體導通的最小電壓)。進一步而言，當儲存電容Cst上的資料電壓介於Vf至-Vss之間時，電晶體M52為開啟，並且電晶體M53為關閉。此時，電晶體M57的控制端會經由電晶體M52來接收電壓Vf，以使電晶體M57為關閉。電晶體M55為開啟，並且電晶體M55將正電壓-Vss輸出至電晶體M56的控制端，以使電晶體M56為開啟，並且電晶體M54為關閉。此時，電晶體M56將正電壓+Vcc輸出至輸出端522。因此，當儲存電容Cst上的資料電壓為介於Vf至-Vss時，輸出端522可穩定地輸出正電壓+Vcc。
相反的，當儲存電容Cst上的資料電壓為-Vss時，電晶體M52為關閉，並且電晶體M53為開啟。此時，電晶體M57的控制端會經由電晶體M53來接收電壓Vf，以使電晶體M57為開啟。此時，電晶體M57將負電壓-Vss輸出至輸出端522。電晶體M54為開啟，並且電晶體M55為關閉。電晶體M54將正電壓+Vcc輸出至電晶體M56的控制端，以使電晶體M56為關閉。因此，當儲存電容Cst上的資料電壓為-Vss時，輸出端522可穩定地輸出負電壓-Vss。
也就是說，本實施例的畫素電路500可透過輸出級520來依據儲存電容Cst提供的資料電壓而對應輸出正電壓+Vcc或負電壓-Vss。在本實施例中，資料線DL提供的資料信號的電壓只要介於Vf至-Vss之間，就可以使輸出級520提供正電壓+Vcc或負電壓-Vss。因此，本實施例的畫素電路500進一步具有電壓位準轉換(level shift)功能，並且可減少資料線DL的電力消耗。並且，隨著掃描信號以及資料信號更新儲存電容Cst的電壓，即使電泳顯示器的畫素電極發生漏電或電容效應的情況，畫素電路500的輸出級520會將正電壓+Vcc或負電壓-Vss不斷地補充至輸出端522，以使輸出端522提供至電泳顯示器的畫素電極的電壓不會有電壓衰減的情況。
綜上所述，本發明的畫素電路可藉由特定的輸出級來接收儲存電容的資料電壓，以有效避免儲存電容的資料電壓發生漏電的情況，並且可穩定地提供相對應的電壓信號至電泳顯示面板的畫素電極，以使電泳顯示器的電泳單元可被正確地驅動，進而使電泳顯示器可提供良好的顯示畫質。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100、200、300、400、500‧‧‧畫素電路
120、220、320、420、520‧‧‧輸出級
122、222、322、422、522‧‧‧輸出端
Cst‧‧‧儲存電容
DL‧‧‧資料線
SL‧‧‧掃描線
M11、M21、M22、M23、M31、M32、M33、M41、M42、M43、M44、M45、M46、M47、M48、M49、M51、M52、M53、M54、M55、M56、M57‧‧‧電晶體
Vcom、+Vcc、-Vss、Vf‧‧‧電壓
圖1是依照本發明的實施例的一種畫素電路的示意圖。 圖2是依照本發明的第一實施例的一種畫素電路的電路圖。 圖3是依照本發明的第二實施例的一種畫素電路的電路圖。 圖4是依照本發明的第三實施例的一種畫素電路的電路圖。 圖5是依照本發明的第四實施例的一種畫素電路的電路圖。

Claims (9)

  1. 一種畫素電路，適於配置在一電泳顯示器中，所述畫素電路包括：一第一電晶體，其中所述第一電晶體的一第一端耦接一資料線，並且所述第一電晶體的一控制端耦接一掃描線；一儲存電容，耦接所述第一電晶體的一第二端；以及一輸出級，耦接所述第一電晶體的所述第二端以及所述儲存電容，並且接收一第一電壓以及一第二電壓，其中所述輸出級依據所述儲存電容提供的一資料電壓來選擇性地輸出所述第一電壓或所述第二電壓至所述電泳顯示器的一畫素電極，其中所述輸出級包括：一第二電晶體，其中所述第二電晶體的一第一端接收所述第一電壓，並且所述第二電晶體的一控制端耦接所述儲存電容；以及一第三電晶體，其中所述第三電晶體的一第一端耦接所述第二電晶體的一第二端，所述第三電晶體的一控制端耦接所述儲存電容，並且所述第三電晶體的一第二端接收所述第二電壓，其中所述第二電晶體的所述第二端以及所述第三電晶體的所述第一端耦接所述電泳顯示器的所述畫素電極。
  2. 如申請專利範圍第1項所述的畫素電路，其中所述第二電晶體為一N型電晶體，並且所述第三電晶體為一P型電晶體。
  3. 如申請專利範圍第1項所述的畫素電路，其中所述第二電晶體為一P型電晶體，並且所述第三電晶體為一N型電晶體。
  4. 如申請專利範圍第1項所述的畫素電路，其中所述輸出級更包括：一第四電晶體，其中所述第四電晶體的一第一端接收所述第一電壓，所述第四電晶體的一控制端耦接所述儲存電容，並且所述第四電晶體的一第二端耦接所述第二電晶體的所述控制端；以及一第五電晶體，其中所述第五電晶體的一第一端耦接所述第四電晶體的所述第二端以及所述第二電晶體的所述控制端，所述第五電晶體的一控制端耦接所述儲存電容，並且所述第五電晶體的一第二端接收一接地電壓，其中所述第四電晶體以及所述第五電晶體依據所述儲存電容提供的所述資料電壓來更選擇性地輸出所述第一電壓或所述接地電壓至所述第二電晶體的所述控制端。
  5. 如申請專利範圍第4項所述的畫素電路，其中所述輸出級更包括：一第六電晶體，其中所述第六電晶體的一第一端接收一接地電壓，所述第六電晶體的一控制端耦接所述儲存電容，並且所述第六電晶體的一第二端耦接所述第三電晶體的所述控制端；以及一第七電晶體，其中所述第七電晶體的一第一端耦接所述第六電晶體的所述第二端以及所述第三電晶體的所述控制端，所述第七電晶體的一控制端耦接所述儲存電容，並且所述第七電晶體的一第二端接收所述第二電壓，其中所述第六電晶體以及所述第七電晶體依據所述儲存電容提供的所述資料電壓來更選擇性地輸出所述接地電壓或所述第二電壓至所述第三電晶體的所述控制端。
  6. 如申請專利範圍第5項所述的畫素電路，其中所述輸出級更包括：一第八電晶體，其中所述第八電晶體的一第一端耦接所述第五電晶體的所述第二端以及所述第六電晶體的所述第一端，所述第八電晶體的所述第一端耦接收一接地電壓，並且所述第八電晶體的一控制端耦接所述第三電晶體的所述控制端；以及一第九電晶體，其中所述第九電晶體的一第一端耦接所述第八電晶體的一第二端，所述第九電晶體的一控制端耦接所述第二電晶體的所述控制端，並且所述第九電晶體的一第二端耦接所述電泳顯示器的所述畫素電極，其中所述第八電晶體以及所述第九電晶體依據所述儲存電容提供的所述資料電壓來更選擇性地輸出所述接地電壓至所述電泳顯示器的所述畫素電極。
  7. 如申請專利範圍第6項所述的畫素電路，其中所述第二電晶體、所述第四電晶體、所述第六電晶體以及所述第八電晶體為一P型電晶體，並且所述第三電晶體、所述第五電晶體、所述第七電晶體以及所述第九電晶體為一N型電晶體。
  8. 如申請專利範圍第1項所述的畫素電路，其中所述輸出級更包括：一第十電晶體，其中所述第十電晶體的一第一端接收一第三電壓，並且所述第十電晶體的一控制端耦接所述電泳顯示器的所述畫素電極；一第十一電晶體，其中所述第十一電晶體的一第一端耦接所述第十電晶體的一第二端，所述第十一電晶體的一控制端耦接所述儲存電容，並且所述第十一電晶體的一第二端接收所述第二電壓；一第十二電晶體，其中所述第十二電晶體的一第一端接收所述第三電壓，所述第十二電晶體的一控制端耦接所述第十電晶體的所述第二端，並且所述第十二電晶體的一第二端耦接所述電泳顯示器的所述畫素電極；以及一第十三電晶體，其中所述第十三電晶體的一第一端耦接所述第十二電晶體的所述第二端以及所述電泳顯示器的所述畫素電極，所述第十三電晶體的一第二端接收所述第二電壓，並且所述第十三電晶體的一控制端耦接所述第二電晶體的所述第二端以及所述第三電晶體的所述第一端。
  9. 如申請專利範圍第8項所述的畫素電路，其中所述第二電晶體、所述第十電晶體以及所述第十二電晶體為一P型電晶體，並且所述第三電晶體、所述第十一電晶體以及所述第十三電晶體為一N型電晶體。
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