RU2648614C1 - Схема возбуждения сканирования и схема логической операции и-не такой схемы - Google Patents

Схема возбуждения сканирования и схема логической операции и-не такой схемы Download PDF

Info

Publication number
RU2648614C1
RU2648614C1 RU2017128297A RU2017128297A RU2648614C1 RU 2648614 C1 RU2648614 C1 RU 2648614C1 RU 2017128297 A RU2017128297 A RU 2017128297A RU 2017128297 A RU2017128297 A RU 2017128297A RU 2648614 C1 RU2648614 C1 RU 2648614C1
Authority
RU
Russia
Prior art keywords
electrically connected
inverter
transistor
drain
gate
Prior art date
Application number
RU2017128297A
Other languages
English (en)
Inventor
Чао Дай
Original Assignee
Шэньчжэнь Чайна Стар Оптоэлектроникс Текнолоджи Ко., Лтд.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Шэньчжэнь Чайна Стар Оптоэлектроникс Текнолоджи Ко., Лтд. filed Critical Шэньчжэнь Чайна Стар Оптоэлектроникс Текнолоджи Ко., Лтд.
Application granted granted Critical
Publication of RU2648614C1 publication Critical patent/RU2648614C1/ru

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/16—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using saturable magnetic devices
    • H03K19/168—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using saturable magnetic devices using thin-film devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/09441—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0404—Matrix technologies
    • G09G2300/0408—Integration of the drivers onto the display substrate
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0291—Details of output amplifiers or buffers arranged for use in a driving circuit

Abstract

Изобретение относится к области технологий для жидкокристаллических дисплеев. Технический результат заключается в обеспечении использования одного типа устройств тонкопленочных транзисторов за счет использования схемы возбуждения сканирования для оксидного полупроводникового тонкопленочного транзистора. Технический результат достигается за счет схемы логической операции И-НЕ, содержащей первый инвертор и второй инвертор, применяемые к схеме удержания пониженного напряжения схемы GOA, девятый транзистор, затвор которого электрически соединен с выходом первого инвертора, сток электрически соединен с постоянным высоким потенциалом, а исток электрически соединен с выходом схемы логической операции, десятый транзистор, затвор которого электрически соединен с выходом второго инвертора, сток электрически соединен с постоянным высоким потенциалом, а исток электрически соединен с выходом схемы логической операции, одиннадцатый транзистор, затвор которого электрически соединен с первым входом схемы логической операции, а сток электрически соединен с выходом схемы логической операции, и двенадцатый транзистор, затвор которого электрически соединен со вторым входом схемы логической операции, сток электрически соединен с истоком одиннадцатого транзистора, а исток электрически соединен с постоянным низким потенциалом. 3 н. и 16 з.п. ф-лы, 3 ил.

Description

Область техники
[0001] Изобретение относится к области технологии жидкокристаллических дисплеев, и, в частности, к схеме возбуждения сканирования для оксидного полупроводникового тонкопленочного транзистора и к схеме логической операции И-НЕ такой схемы.
Описание предшествующего уровня техники
[0002] Для большой интегральной схемы основными тремя устройствами схемы логической операции являются логическая схема НЕ, логическая схема И-НЕ и логическая схема ИЛИ-НЕ и, как правило, три устройства формируются полевыми транзисторами CMOS (комплементарные металло-оксидные полупроводники), то есть схема имеет два типа устройств PMOS (p-канальные металло-оксидные полупроводники) и NMOS (n-канальные металло-оксидные полупроводники).
[0003] В оксидных полупроводниковых устройствах IGZO (оксид индия, галлия и цинка) стал центром внимания для устройства отображения следующего поколения, а оксидный полупроводник имеет хорошие характеристики NTFT благодаря своей особой структуре материала. Однако, тонкопленочные транзисторы (TFT) также содержат два типа устройств, то есть NTFT и PTFT, и, как правило, только LTPS-процесс может получить устройство PTFT с хорошими функциональными характеристиками. Поэтому, как использовать один тип устройства (PTFT или NTFT) для изготовления логической схемы НЕ, И-НЕ или ИЛИ-НЕ стало проблемой, которую необходимо срочно решить.
КРАТКОЕ ОПИСАНИЕ ИЗОБРЕТЕНИЯ
[0004] Технической проблемой, которая, в основном, должна быть решена изобретением, является создание схемы возбуждения сканирования для оксидного полупроводникового тонкопленочного транзистора и схемы логической операции И-НЕ такой схемы, которая может использовать один тип устройства (PTFT или NTFT) для изготовления схемы И-НЕ.
[0005] Чтобы решить вышеупомянутую техническую проблему, техническим решением, предлагаемым изобретением, является создание схемы логической операции И-НЕ. Схема содержит: первый инвертор и второй инвертор, применяемые к схеме удержания пониженного напряжения схемы GOA; и девятый транзистор, причем затвор девятого транзистора электрически соединен с выходом первого инвертора, сток девятого транзистора электрически соединен с постоянным высоким потенциалом, а исток девятого транзистора электрически соединен с выходом схемы логической операции; десятый транзистор, причем затвор десятого транзистора электрически соединен с выходом второго инвертора, сток десятого транзистора электрически соединен с постоянным высоким потенциалом, а исток десятого транзистора электрически соединен с выходом схемы логической операции; одиннадцатый транзистор, причем затвор одиннадцатого транзистора электрически соединен с первым входом схемы логической операции, а сток одиннадцатого транзистора электрически соединен с выходом схемы логической операции; двенадцатый транзистор, причем затвор двенадцатого транзистора электрически соединен со вторым входом схемы логической операции, сток двенадцатого транзистора электрически соединен с истоком одиннадцатого транзистора, а исток двенадцатого транзистора электрически соединен с постоянным низким потенциалом. Первый инвертор и второй инвертор выполнены (то есть, структурированы и расположены) с возможностью приема сигналов управления схемой с помощью постоянного низкого потенциала и первого отрицательного потенциала.
[0006] Чтобы решить вышеупомянутую техническую проблему, другим техническим решением, предлагаемым изобретением, является создание схемы логической операции И-НЕ. Схема содержит: первый инвертор и второй инвертор, применяемые к схеме удержания пониженного напряжения схемы GOA; и девятый транзистор, причем затвор девятого транзистора электрически соединен с выходом первого инвертора, сток девятого транзистора электрически соединен с постоянным высоким потенциалом, а исток девятого транзистора электрически соединен с выходом схемы логической операции; десятый транзистор, причем затвор десятого транзистора электрически соединен с выходом второго инвертора, сток десятого транзистора электрически соединен с постоянным высоким потенциалом, а исток десятого транзистора электрически соединен с выходом схемы логической операции; одиннадцатый транзистор, причем затвор одиннадцатого транзистора электрически соединен с первым входом схемы логической операции, а сток одиннадцатого транзистора электрически соединен с выходом схемы логической операции; двенадцатый транзистор, причем затвор двенадцатого транзистора электрически соединен со вторым входом схемы логической операции, сток двенадцатого транзистора электрически соединен с истоком одиннадцатого транзистора, а исток двенадцатого транзистора электрически соединен с постоянным низким потенциалом.
[0007] В варианте осуществления первый инвертор и второй инвертор являются одинаковыми, и каждый содержит: первый транзистор, причем затвор и сток первого транзистора электрически соединены с постоянным высоким потенциалом, а исток первого транзистора электрически соединен с первым узлом; второй транзистор, причем затвор второго транзистора электрически соединен со входом первого инвертора, сток второго транзистора электрически соединен с первым узлом, а исток второго транзистора электрически соединен с первым отрицательным потенциалом; третий транзистор, причем затвор третьего транзистора электрически соединен с первым узлом, сток третьего транзистора электрически соединен с постоянным высоким потенциалом, а исток третьего транзистора электрически соединен с выходом инвертора; четвертый транзистор, причем затвор четвертого транзистора электрически соединен со входом инвертора, сток четвертого транзистора электрически соединен с выходом инвертора, а исток четвертого транзистора электрически соединен со вторым узлом; пятый транзистор, причем затвор и сток пятого транзистора электрически соединены с постоянным высоким потенциалом, а исток пятого транзистора электрически соединен с третьим узлом; шестой транзистор, причем затвор шестого транзистора электрически соединен со входом инвертора, сток шестого транзистора электрически соединен с третьим узлом, а исток шестого транзистора электрически соединен с постоянным низким потенциалом; седьмой транзистор, причем затвор седьмого транзистора электрически соединен с третьим узлом, сток седьмого транзистора электрически соединен с постоянным высоким потенциалом, а исток седьмого транзистора электрически соединен со вторым узлом; и восьмой транзистор, причем затвор восьмого транзистора электрически соединен со входом инвертора, сток восьмого транзистора электрически соединен со вторым узлом, а исток восьмого транзистора электрически соединен с постоянным низким потенциалом.
[0008] В варианте осуществления первый инвертор и второй инвертор выполнены с возможностью приема сигналов управления схемой с помощью постоянного низкого потенциала и первого отрицательного потенциала.
[0009] В варианте осуществления первый инвертор и второй инвертор являются одинаковыми, и каждый содержит: двадцать первый транзистор, причем затвор и сток двадцать первого транзистора электрически соединены с постоянным высоким потенциалом, а исток двадцать первого транзистора электрически соединен с первым узлом; двадцать второй транзистор, причем затвор двадцать второго транзистора электрически соединен со входом инвертора, сток двадцать второго транзистора электрически соединен с первым узлом, а исток двадцать второго транзистора электрически соединен с первым отрицательным потенциалом; двадцать третий транзистор, причем затвор двадцать третьего транзистора электрически соединен с первым узлом, сток двадцать третьего транзистора электрически соединен с постоянным высоким потенциалом, а исток двадцать третьего транзистора электрически соединен с выходом инвертора; двадцать четвертый транзистор, причем затвор двадцать четвертого транзистора электрически соединен со входом инвертора, сток двадцать четвертого транзистора электрически соединен с выходом инвертора, а исток двадцать четвертого транзистора электрически соединен со вторым узлом; двадцать пятый транзистор, причем затвор двадцать пятого транзистора электрически соединен с третьим узлом, сток двадцать пятого транзистора электрически соединен с постоянным высоким потенциалом, а исток двадцать пятого транзистора электрически соединен со вторым узлом; и двадцать шестой транзистор, причем затвор двадцать шестого транзистора электрически соединен со входом инвертора, сток двадцать шестого транзистора электрически соединен со вторым узлом, а исток двадцать шестого транзистора электрически соединен с постоянным низким потенциалом.
[0010] В варианте осуществления первый инвертор и второй инвертор выполнены с возможностью приема сигналов управления схемой с помощью постоянного высокого потенциала и постоянного низкого потенциала.
[0011] В варианте осуществления первый инвертор содержит: первый транзистор, причем затвор и сток первого транзистора электрически соединены с постоянным высоким потенциалом, а исток первого транзистора электрически соединен с первым узлом в первом инверторе; второй транзистор, причем затвор второго транзистора электрически соединен со входом первого инвертора, сток второго транзистора электрически соединен с первым узлом в первом инверторе, а исток второго транзистора электрически соединен с первым отрицательным потенциалом; третий транзистор, причем затвор третьего транзистора электрически соединен с первым узлом в первом инверторе, сток третьего транзистора электрически соединен с постоянным высоким потенциалом, а исток третьего транзистора электрически соединен с выходом первого инвертора; четвертый транзистор, причем затвор четвертого транзистора электрически соединен со входом первого инвертора, сток четвертого транзистора электрически соединен с выходом первого инвертора, а исток четвертого транзистора электрически соединен со вторым узлом в первом инверторе; пятый транзистор, причем затвор и сток пятого транзистора электрически соединены с постоянным высоким потенциалом, а исток пятого транзистора электрически соединен с третьим узлом в первом инверторе; шестой транзистор, причем затвор шестого транзистора электрически соединен со входом первого инвертора, сток шестого транзистора электрически соединен с третьим узлом в первом инверторе, а исток шестого транзистора электрически соединен с постоянным низким потенциалом; седьмой транзистор, причем затвор седьмого транзистора электрически соединен с третьим узлом в первом инверторе, сток седьмого транзистора электрически соединен с постоянным высоким потенциалом, а исток седьмого транзистора электрически соединен со вторым узлом в первом инверторе; и восьмой транзистор, причем затвор восьмого транзистора электрически соединен со входом первого инвертора, сток восьмого транзистора электрически соединен со вторым узлом в первом инверторе, а исток восьмого транзистора электрически соединен с постоянным низким потенциалом. Второй инвертор содержит: двадцать первый транзистор, причем затвор и сток двадцать первого транзистора электрически соединены с постоянным высоким потенциалом, а исток двадцать первого транзистора электрически соединен с первым узлом во втором инверторе; двадцать второй транзистор, причем затвор двадцать второго транзистора электрически соединен со входом второго инвертора, сток двадцать второго транзистора электрически соединен с первым узлом во втором инверторе, а исток двадцать второго транзистора электрически соединен с первым отрицательным потенциалом; двадцать третий транзистор, причем затвор двадцать третьего транзистора электрически соединен с первым узлом во втором инверторе, сток двадцать третьего транзистора электрически соединен с постоянным высоким потенциалом, а исток двадцать третьего транзистора электрически соединен с выходом второго инвертора; двадцать четвертый транзистор, затвор двадцать четвертого транзистора электрически соединен со входом второго инвертора, сток двадцать четвертого транзистора электрически соединен с выходом второго инвертора, а исток двадцать четвертого транзистора электрически соединен со вторым узлом во втором инверторе; двадцать пятый транзистор, причем затвор двадцать пятого транзистора электрически соединен с третьим узлом во втором инверторе, сток двадцать пятого транзистора электрически соединен с постоянным высоким потенциалом, а исток двадцать пятого транзистора электрически соединен со вторым узлом во втором инверторе; и двадцать шестой транзистор, причем затвор двадцать шестого транзистора электрически соединен со входом второго инвертора, сток двадцать шестого транзистора электрически соединен со вторым узлом во втором инверторе, а исток двадцать шестого транзистора электрически соединен с постоянным низким потенциалом.
[0012] В варианте осуществления первый инвертор выполнен с возможностью приема сигнала управления схемой с помощью постоянного низкого потенциала и первого отрицательного потенциала, второй инвертор выполнен с возможностью приема сигнала управления схемой с помощью постоянного высокого потенциала и постоянного низкого потенциала.
[0013] В варианте осуществления взаимная зависимость между первым отрицательным потенциалом, вторым отрицательным потенциалом и постоянным низким потенциалом заключается в том, что: постоянный низкий потенциал<второй отрицательный потенциал<первый отрицательный потенциал.
[0014] В варианте осуществления схема логической операции И-НЕ выполнена с возможностью приема сигналов управления схемой с помощью постоянного высокого потенциала и постоянного низкого потенциала.
[0015] Для решения технической проблемы еще одно техническое решение, предлагаемое изобретением, заключается в создании схемы возбуждения сканирования для оксидного полупроводникового тонкопленочного транзистора. Схема возбуждения сканирования содержит схему логической операции И-НЕ, а схема логической операции И-НЕ содержит: первый инвертор и второй инвертор, применяемые к схеме удержания пониженного напряжения схемы GOA; и девятый транзистор, причем затвор девятого транзистора электрически соединен с выходом первого инвертора, сток девятого транзистора электрически соединен с постоянным высоким потенциалом, а исток девятого транзистора электрически соединен с выходом схемы логической операции; десятый транзистор, причем затвор десятого транзистора электрически соединен с выходом второго инвертора, сток десятого транзистора электрически соединен с постоянным высоким потенциалом, а исток десятого транзистора электрически соединен с выходом схемы логической операции; одиннадцатый транзистор, причем затвор одиннадцатого транзистора электрически соединен с первым входом схемы логической операции, а сток одиннадцатого транзистора электрически соединен с выходом схемы логической операции; двенадцатый транзистор, причем затвор двенадцатого транзистора электрически соединен со вторым входом схемы логической операции, сток двенадцатого транзистора электрически соединен с истоком одиннадцатого транзистора, а исток двенадцатого транзистора электрически соединен с постоянным низким потенциалом.
[0016] В варианте осуществления первый инвертор и второй инвертор одинаковые, и каждый содержит: первый транзистор, причем затвор и сток первого транзистора электрически соединены с постоянным высоким потенциалом, а исток первого транзистора электрически соединен с первым узлом; второй транзистор, причем затвор второго транзистора электрически соединен со входом первого инвертора, сток второго транзистора электрически соединен с первым узлом, а исток второго транзистора электрически соединен с первым отрицательным потенциалом; третий транзистор, причем затвор третьего транзистора электрически соединен с первым узлом, сток третьего транзистора электрически соединен с постоянным высоким потенциалом, а исток третьего транзистора электрически соединен с выходом инвертора; четвертый транзистор, причем затвор четвертого транзистора электрически соединен со входом инвертора, сток четвертого транзистора электрически соединен с выходом инвертора, а исток четвертого транзистора электрически соединен со вторым узлом; пятый транзистор, причем затвор и сток пятого транзистора электрически соединены с постоянным высоким потенциалом, а исток пятого транзистора электрически соединен с третьим узлом; шестой транзистор, причем затвор шестого транзистора электрически соединен со входом инвертора, сток шестого транзистора электрически соединен с третьим узлом, а исток шестого транзистора электрически соединен с постоянным низким потенциалом; седьмой транзистор, причем затвор седьмого транзистора электрически соединен с третьим узлом, сток седьмого транзистора электрически соединен с постоянным высоким потенциалом, а исток седьмого транзистора электрически соединен со вторым узлом; и восьмой транзистор, причем затвор восьмого транзистора электрически соединен со входом инвертора, сток восьмого транзистора электрически соединен со вторым узлом, а исток восьмого транзистора электрически соединен с постоянным низким потенциалом.
[0017] В варианте осуществления первый инвертор и второй инвертор выполнены с возможностью приема сигналов управления схемой с помощью постоянного низкого потенциала и первого отрицательного потенциала.
[0018] В варианте осуществления первый инвертор и второй инвертор являются одинаковыми, и каждый содержит: двадцать первый транзистор, причем затвор и сток двадцать первого транзистора электрически соединены с постоянным высоким потенциалом, а исток двадцать первого транзистора электрически соединен с первым узлом; двадцать второй транзистор, причем затвор двадцать второго транзистора электрически соединен со входом инвертора, сток двадцать второго транзистора электрически соединен с первым узлом, а исток двадцать второго транзистора электрически соединен с первым отрицательным потенциалом; двадцать третий транзистор, причем затвор двадцать третьего транзистора электрически соединен с первым узлом, сток двадцать третьего транзистора электрически соединен с постоянным высоким потенциалом, а исток двадцать третьего транзистора электрически соединен с выходом инвертора; двадцать четвертый транзистор, причем затвор двадцать четвертого транзистора электрически соединен со входом инвертора, сток двадцать четвертого транзистора электрически соединен с выходом инвертора, а исток двадцать четвертого транзистора электрически соединен со вторым узлом; двадцать пятый транзистор, причем затвор двадцать пятого транзистора электрически соединен с третьим узлом, сток двадцать пятого транзистора электрически соединен с постоянным высоким потенциалом, а исток двадцать пятого транзистора электрически соединен со вторым узлом; и двадцать шестой транзистор, причем затвор двадцать шестого транзистора электрически соединен со входом инвертора, сток двадцать шестого транзистора электрически соединен со вторым узлом, а исток двадцать шестого транзистора электрически соединен с постоянным низким потенциалом.
[0019] В варианте осуществления первая схема логической операции И-НЕ и вторая схема логической операции И-НЕ выполнены с возможностью приема сигналов управления схемой с помощью постоянного высокого потенциала и постоянного низкого потенциала.
[0020] В варианте осуществления первый инвертор содержит: первый транзистор, причем затвор и сток первого транзистора электрически соединены с постоянным высоким потенциалом, а исток первого транзистора электрически соединен с первым узлом в первом инверторе; второй транзистор, причем затвор второго транзистора электрически соединен со входом первого инвертора, сток второго транзистора электрически соединен с первым узлом в первом инверторе, а исток второго транзистора электрически соединен с первым отрицательным потенциалом; третий транзистор, причем затвор третьего транзистора электрически соединен с первым узлом в первом инверторе, сток третьего транзистора электрически соединен с постоянным высоким потенциалом, а исток третьего транзистора электрически соединен с выходом первого инвертора; четвертый транзистор, причем затвор четвертого транзистора электрически соединен со входом первого инвертора, сток четвертого транзистора электрически соединен с выходом первого инвертора, а исток четвертого транзистора электрически соединен со вторым узлом в первом инверторе; пятый транзистор, причем затвор и сток пятого транзистора электрически соединены с постоянным высоким потенциалом, а исток пятого транзистора электрически соединен с третьим узлом в первом инверторе; шестой транзистор, причем затвор шестого транзистора электрически соединен со входом первого инвертора, сток шестого транзистора электрически соединен с третьим узлом в первом инверторе, а исток шестого транзистора электрически соединен с постоянным низким потенциалом; седьмой транзистор, причем затвор седьмого транзистора электрически соединен с третьим узлом в первом инверторе, сток седьмого транзистора электрически соединен с постоянным высоким потенциалом, а исток седьмого транзистора электрически соединен со вторым узлом в первом инверторе; и восьмой транзистор, причем затвор восьмого транзистора электрически соединен со входом первого инвертора, сток восьмого транзистора электрически соединен со вторым узлом в первом инверторе, а исток восьмого транзистора электрически соединен с постоянным низким потенциалом. Второй инвертор содержит: двадцать первый транзистор, причем затвор и сток двадцать первого транзистора электрически соединены с постоянным высоким потенциалом, а исток двадцать первого транзистора электрически соединен с первым узлом во втором инверторе; двадцать второй транзистор, причем затвор двадцать второго транзистора электрически соединен со входом второго инвертора, сток двадцать второго транзистора электрически соединен с первым узлом во втором инверторе, а исток двадцать второго транзистора электрически соединен с первым отрицательным потенциалом; двадцать третий транзистор, причем затвор двадцать третьего транзистора электрически соединен с первым узлом во втором инверторе, сток двадцать третьего транзистора электрически соединен с постоянным высоким потенциалом, а исток двадцать третьего транзистора электрически соединен с выходом второго инвертора; двадцать четвертый транзистор, затвор двадцать четвертого транзистора электрически соединен со входом второго инвертора, сток двадцать четвертого транзистора электрически соединен с выходом второго инвертора, а исток двадцать четвертого транзистора электрически соединен со вторым узлом во втором инверторе; двадцать пятый транзистор, причем затвор двадцать пятого транзистора электрически соединен с третьим узлом во втором инверторе, сток двадцать пятого транзистора электрически соединен с постоянным высоким потенциалом, а исток двадцать пятого транзистора электрически соединен со вторым узлом во втором инверторе; и двадцать шестой транзистор, причем затвор двадцать шестого транзистора электрически соединен со входом второго инвертора, сток двадцать шестого транзистора электрически соединен со вторым узлом во втором инверторе, а исток двадцать шестого транзистора электрически соединен с постоянным низким потенциалом.
[0021] В варианте осуществления первый инвертор выполнен с возможностью приема сигнала управления схемой с помощью постоянного низкого потенциала и первого отрицательного потенциала, второй инвертор выполнен с возможностью приема сигнала управления схемой с помощью постоянного высокого потенциала и постоянного низкого потенциала.
[0022] В варианте осуществления взаимная зависимость между первым отрицательным потенциалом, вторым отрицательным потенциалом и постоянным низким потенциалом заключается в том, что: постоянный низкий потенциал < второй отрицательный потенциал < первый отрицательный потенциал.
[0023] В варианте осуществления схема логической операции И-НЕ выполнена с возможностью приема сигналов управления схемой с помощью постоянного высокого потенциала и постоянного низкого потенциала.
[0024] Эффективность, которая может быть достигнута с помощью изобретения, заключается в следующем: изобретение предусматривает схему возбуждения сканирования для оксидного полупроводникового тонкопленочного транзистора и схему логической операции И-НЕ такой схемы, содержащую первый инвертор и второй инвертор, применяемые к схеме удержания пониженного напряжения схемы GOА, и несколько (т.е. более одного) транзисторов, использует комбинацию NTFT и инвертора для замены функции исходных элементов PMMOS для достижения характеристик, аналогичных исходной схеме операции CMOS NAND (И-НЕ), и, следовательно, решает проблему проектирования IGZO TFT одного типа схемы логической операции устройства, и, таким образом, более подходит для интегрирования большой цифровой интегральной схемы на жидкокристаллическом устройстве отображения.
КРАТКОЕ ОПИСАНИЕ ЧЕРТЕЖЕЙ
[0025] Чтобы более четко проиллюстрировать технические решения различных вариантов осуществления настоящего изобретения, следующие чертежи будут кратко описаны в вариантах осуществления. Очевидно, что чертежи являются только некоторыми вариантами осуществления настоящего изобретения, обычный специалист в данной области техники может получить другие чертежи в соответствии с этими чертежами без творческих усилий. На чертежах:
[0026] Фиг. 1 - принципиальная схема схемы логической операции И-НЕ варианта осуществления изобретения;
[0027] Фиг. 2 - принципиальная схема инвертора схемы логической операции И-НЕ варианта осуществления изобретения; и
[0028] Фиг. 3 - принципиальная схема инвертора схемы логической операции И-НЕ другого варианта осуществления изобретения.
ПОДРОБНОЕ ОПИСАНИЕ ВАРИАНТОВ ОСУЩЕСТВЛЕНИЯ
[0029] Ниже со ссылкой на прилагаемые чертежи вариантов осуществления изобретения будут четко и полностью описаны технические решения в вариантах осуществления изобретения. Очевидно, что описанные варианты осуществления являются лишь частью вариантов осуществления настоящего изобретения, а не всеми вариантами осуществления. На основе вариантов осуществления настоящего изобретения все другие варианты осуществления, полученные обычным специалистом в данной области без творческих усилий, принадлежат к объему правовой охраны изобретения.
[0030] Со ссылкой на фиг. 1, показана принципиальная схема схемы логической операции И-НЕ варианта осуществления изобретения. Схема логической операции И-НЕ 10 представляет собой схему логической операции, применяемой к схеме возбуждения сканирования для оксидного полупроводникового тонкопленочного транзистора.
[0031] В частности, схема 10 содержит первый инвертор 100 и второй инвертор 200. Первый инвертор 100 и второй инвертор 200 оба являются инверторами, применяемыми к схеме удержания пониженного напряжения схемы GOА (драйвер затвора на матрице).
[0032] Кроме того, первый инвертор 100 и второй инвертор 200 оба являются основными частями инвертора, применяемого к схеме удержания пониженного напряжения схемы GOA.
[0033] Схема 10 дополнительно содержит:
[0034] девятый транзистор Т9, причем затвор девятого транзистора Т9 электрически соединен с выходом первого инвертора 100, сток девятого транзистора Т9 электрически соединен с постоянным высоким потенциалом DCH, а исток девятого транзистора Т9 электрически соединен с выходом Vout схемы логической операции 10;
[0035] десятый транзистор Т10, причем затвор десятого транзистора Т10 электрически соединен с выходом второго инвертора 200, сток десятого транзистора Т10 электрически соединен с постоянным высоким потенциалом DCH, а исток десятого транзистора Т10 электрически соединен с выходом Vout схемы логической операции 10;
[0036] одиннадцатый транзистор Т11, причем затвор одиннадцатого транзистора Т11 электрически соединен с первым входом А схемы логической операции 10, а сток одиннадцатого транзистора Т11 электрически соединен с выходом Vout схемы логической операции; и
[0037] двенадцатый транзистор Т12, причем затвор двенадцатого транзистора Т12 электрически соединен со вторым входом В схемы логической операции 10, сток двенадцатого транзистора Т12 электрически соединен с истоком одиннадцатого транзистора T11, а исток двенадцатого транзистора Т12 электрически соединен с постоянным низким потенциалом DCL.
[0038] Кроме того, схема логической операции И-НЕ принимает сигналы управления схемой с помощью постоянного высокого потенциала DCH и постоянного низкого потенциала DCL.
[0039] См. фиг. 2, показана принципиальная схема инвертора схемы логической операции И-НЕ варианта осуществления изобретения. Взаимная зависимость, касающаяся структуры и соединения инвертора, выглядит следующим образом:
[0040] первый транзистор Т1, причем затвор и сток первого транзистора Т1 электрически соединены с постоянным высоким потенциалом DCH, а исток первого транзистора Т1 электрически соединен с первым узлом S;
[0041] второй транзистор Т2, причем затвор второго транзистора Т2 электрически соединен со входом Vin инвертора, сток второго транзистора Т2 электрически соединен с первым узлом S, а исток второго транзистора Т2 электрически соединен с первым отрицательным потенциалом VSS1;
[0042] третий транзистор Т3, причем затвор третьего транзистора Т3 электрически соединен с первым узлом S, сток третьего транзистора Т3 электрически соединен с постоянным высоким потенциалом DCH, а исток третьего транзистора Т3 электрически соединен с выходом Vout инвертора;
[0043] четвертый транзистор Т4, причем затвор четвертого транзистора Т4 электрически соединен со входом Vin инвертора, сток четвертого транзистора Т4 электрически соединен с выходом Vout инвертора, а исток четвертого транзистора Т4 электрически соединен со вторым узлом K;
[0044] пятый транзистор Т5, причем затвор и сток пятого транзистора Т5 электрически соединены с постоянным высоким потенциалом DCH, а исток пятого транзистора Т5 электрически соединен с третьим узлом М;
[0045] шестой транзистор Т6, причем затвор шестого транзистора Т6 электрически соединен со входом Vin инвертора, сток шестого транзистора Т6 электрически соединен с третьим узлом М, а исток шестого транзистора Т6 электрически соединен с постоянным низким потенциалом DCL;
[0046] седьмой транзистор Т7, причем затвор седьмого транзистора Т7 электрически соединен с третьим узлом М, сток седьмого транзистора Т7 электрически соединен с постоянным высоким потенциалом DCH, а исток седьмого транзистора Т7 электрически соединен со вторым узлом K; и
[0047] восьмой транзистор Т8, причем затвор восьмого транзистора Т8 электрически соединен со входом Vin инвертора, сток восьмого транзистора Т8 электрически соединен со вторым узлом K, а исток восьмого транзистора Т8 электрически соединен с постоянным низким потенциалом DCL.
[0048] Кроме того, инвертор, показанный на фиг. 2, принимает сигнал управления схемой с помощью постоянного низкого потенциала DCL и первого отрицательного потенциала VSS1.
[0049] Взаимная зависимость между первым отрицательным потенциалом VSS1 и постоянным низким потенциалом DCL заключается в следующем: постоянный низкий потенциал DCL < первый отрицательный потенциал VSS1, то есть постоянный низкий потенциал DCL ниже, чем первый отрицательный потенциал VSS1.
[0050] См. фиг. 3, показана принципиальная схема инвертора схемы логической операции И-НЕ другого варианта осуществления изобретения. Взаимная зависимость, касающаяся структуры и соединения инвертора, выглядит следующим образом:
[0051] двадцать первый транзистор Т21, причем затвор и сток двадцать первого транзистора Т21 электрически соединены с постоянным высоким потенциалом DCH, а исток двадцать первого транзистора Т21 электрически соединен с первым узлом S;
[0052] двадцать второй транзистор Т22, причем затвор двадцать второго транзистора Т22 электрически соединен со входом Vin инвертора, сток двадцать второго транзистора Т22 электрически соединен с первым узлом S, а исток двадцать второго транзистора Т22 электрически соединен с первым отрицательным потенциалом VSS1;
[0053] двадцать третий транзистор Т23, причем затвор двадцать третьего транзистора Т23 электрически соединен с первым узлом S, сток двадцать третьего транзистора Т23 электрически соединен с постоянным высоким потенциалом DCH, а исток двадцать третьего транзистора Т23 электрически соединен с выходом Vout инвертора;
[0054] двадцать четвертый транзистор Т24, затвор двадцать четвертого транзистора Т24 электрически соединен со входом Vin инвертора, сток двадцать четвертого транзистора электрически соединен с выходом Vout инвертора, а исток двадцать четвертого транзистора Т24 электрически соединен со вторым узлом K;
[0055] двадцать пятый транзистор Т25, причем затвор двадцать пятого транзистора Т25 электрически соединен с третьим узлом М (также является первым узлом S, как показано на фиг. 3), сток двадцать пятого транзистора Т25 электрически соединен с постоянным высоким потенциалом DCH, а исток двадцать пятого транзистора Т25 электрически соединен со вторым узлом K; и
[0056] двадцать шестой транзистор Т26, причем затвор двадцать шестого транзистора Т26 электрически соединен со входом Vin инвертора, сток двадцать шестого транзистора Т26 электрически соединен со вторым узлом K, а исток двадцать шестого транзистора Т26 электрически соединен с постоянным низким потенциалом DCL.
[0057] Кроме того, инвертор, показанный на фиг. 3, принимает сигнал управления схемой с помощью постоянного высокого потенциала DCH и постоянного низкого потенциала DCL.
[0058] Взаимная зависимость между первым отрицательным потенциалом VSS1 и постоянным низким потенциалом DCL заключается в следующем: постоянный низкий потенциал DCL < первый отрицательный потенциал VSS1.
[0059] В варианте осуществления первый инвертор и второй инвертор в схеме 10 принимают инвертор, как показано на фиг. 2.
[0060] В другом варианте осуществления первый инвертор и второй инвертор в схеме 10 принимают инвертор, как показано на фиг. 3.
[0061] В еще одном варианте осуществления первый инвертор в схеме 10 принимает инвертор, как показано на фиг. 2, а второй инвертор в схеме 10 принимает инвертор, как показано на фиг. 3.
[0062] Кроме того, в вышеприведенных вариантах осуществления все транзисторы могут представлять собой IGZO (оксид индия, галлия и цинка) NTFT.
[0063] Таким образом, изобретение предусматривает схему возбуждения сканирования для оксидного полупроводникового тонкопленочного транзистора и схему логической операции И-НЕ такой схемы, содержащую первый инвертор и второй инвертор, применяемые к схеме удержания пониженного напряжения схемы GOА, и несколько (т.е. более одного) транзисторов, использует комбинацию NTFT и инвертора для замены функции исходных элементов PMMOS для достижения характеристик, аналогичных исходной схеме операции CMOS NAND (И-НЕ), и, следовательно, решает проблему проектирования IGZO TFT одного типа схемы логической операции устройства, и, таким образом, более подходит для интегрирования большой цифровой интегральной схемы на жидкокристаллическом устройстве отображения.
[0064] Хотя изобретение было описано с точки зрения того, что в настоящее время считается наиболее практичными и предпочтительными вариантами осуществления, следует понимать, что изобретение не должно ограничиваться раскрытыми вариантами осуществления. Напротив, оно предназначено для охвата различных модификаций и аналогичных устройств, включенных в объем и содержание прилагаемой формулы изобретения, которая должна предоставляться с самой широкой интерпретацией, чтобы охватить все такие модификации и аналогичные структуры.

Claims (95)

1. Схема логической операции И-НЕ, содержащая:
первый инвертор и второй инвертор, применяемые к схеме удержания пониженного напряжения схемы GOA; и
девятый транзистор (Т9), затвор которого электрически соединен с выходом первого инвертора, сток электрически соединен с постоянным высоким потенциалом (DCH), а исток электрически соединен с выходом (Vout) схемы логической операции;
десятый транзистор (Т10), затвор которого электрически соединен с выходом второго инвертора, сток электрически соединен с постоянным высоким потенциалом (DCH), а исток электрически соединен с выходом (Vout) схемы логической операции;
одиннадцатый транзистор (Т11), затвор которого электрически соединен с первым входом (А) схемы логической операции, а сток электрически соединен с выходом (Vout) схемы логической операции; и
двенадцатый транзистор (Т12), затвор которого электрически соединен со вторым входом (В) схемы логической операции, сток электрически соединен с истоком одиннадцатого транзистора (T11), а исток электрически соединен с постоянным низким потенциалом (DCL);
причем первый инвертор и второй инвертор выполнены с возможностью приема сигналов управления схемой с помощью постоянного низкого потенциала (DCL) и первого отрицательного потенциала (VSS1).
2. Схема логической операции И-НЕ, содержащая:
первый инвертор и второй инвертор, применяемые к схеме удержания пониженного напряжения схемы GOA; и
девятый транзистор (Т9), затвор которого электрически соединен с выходом первого инвертора, сток электрически соединен с постоянным высоким потенциалом (DCH), а исток электрически соединен с выходом (Vout) схемы логической операции;
десятый транзистор (Т10), затвор которого электрически соединен с выходом второго инвертора, сток электрически соединен с постоянным высоким потенциалом (DCH), а исток электрически соединен с выходом (Vout) схемы логической операции;
одиннадцатый транзистор (Т11), затвор которого электрически соединен с первым входом (А) схемы логической операции, а сток электрически соединен с выходом (Vout) схемы логической операции; и
двенадцатый транзистор (Т12), затвор которого электрически соединен со вторым входом (В) схемы логической операции, сток электрически соединен с истоком одиннадцатого транзистора (T11), а исток электрически соединен с постоянным низким потенциалом (DCL).
3. Схема по п. 2, в которой первый инвертор и второй инвертор одинаковы и каждый содержит:
первый транзистор (Т1), затвор и сток которого электрически соединены с постоянным высоким потенциалом (DCH), а исток электрически соединен с первым узлом (S);
второй транзистор (Т2), затвор которого электрически соединен с входом (Vin) инвертора, сток электрически соединен с первым узлом (S), а исток электрически соединен с первым отрицательным потенциалом (VSS1);
третий транзистор (Т3), затвор которого электрически соединен с первым узлом (S), сток электрически соединен с постоянным высоким потенциалом (DCH), а исток электрически соединен с выходом (Vout) инвертора;
четвертый транзистор (Т4), затвор которого электрически соединен с входом (Vin) инвертора, сток электрически соединен с выходом (Vout) инвертора, а исток электрически соединен со вторым узлом (K);
пятый транзистор (Т5), затвор и сток которого электрически соединены с постоянным высоким потенциалом (DCH), а исток электрически соединен с третьим узлом (М);
шестой транзистор (Т6), затвор которого электрически соединен с входом (Vin) инвертора, сток электрически соединен с третьим узлом (М), а исток электрически соединен с постоянным низким потенциалом (DCL);
седьмой транзистор (Т7), затвор которого электрически соединен с третьим узлом (М), сток электрически соединен с постоянным высоким потенциалом (DCH), а исток электрически соединен со вторым узлом (K); и
восьмой транзистор (Т8), затвор которого электрически соединен с входом (Vin) инвертора, сток электрически соединен со вторым узлом (K), а исток электрически соединен с постоянным низким потенциалом (DCL).
4. Схема по п. 3, в которой первый инвертор и второй инвертор выполнены с возможностью приема сигналов управления схемой с помощью постоянного низкого потенциала (DCL) и первого отрицательного потенциала (VSS1).
5. Схема по п. 2, в которой первый инвертор и второй инвертор одинаковы и каждый содержит:
двадцать первый транзистор (Т21), затвор и сток которого электрически соединены с постоянным высоким потенциалом (DCH), а исток электрически соединен с первым узлом (S);
двадцать второй транзистор (Т22), затвор которого электрически соединен с входом инвертора, сток электрически соединен с первым узлом (S), а исток электрически соединен с первым отрицательным потенциалом (VSS1);
двадцать третий транзистор (Т23), затвор которого электрически соединен с первым узлом (S), сток электрически соединен с постоянным высоким потенциалом (DCH), а исток электрически соединен с выходом (Vout) инвертора;
двадцать четвертый транзистор (Т24), затвор которого электрически соединен с входом (Vin) инвертора, сток электрически соединен с выходом (Vout) инвертора, а исток электрически соединен со вторым узлом (K);
двадцать пятый транзистор (Т25), затвор которого электрически соединен с третьим узлом (М), сток электрически соединен с постоянным высоким потенциалом (DCH), а исток электрически соединен со вторым узлом (K); и
двадцать шестой транзистор (Т26), затвор которого электрически соединен с входом (Vin) инвертора, сток электрически соединен со вторым узлом (K), а исток электрически соединен с постоянным низким потенциалом (DCL).
6. Схема по п. 5, в которой первый инвертор и второй инвертор выполнены с возможностью приема сигналов управления схемой с помощью постоянного высокого потенциала (DCH) и постоянного низкого потенциала (DCL).
7. Схема по п. 2, в которой
первый инвертор содержит:
первый транзистор (Т1), затвор и сток которого электрически соединены с постоянным высоким потенциалом (DCH), а исток электрически соединен с первым узлом (S) в первом инверторе;
второй транзистор (Т2), затвор которого электрически соединен с входом (Vin) первого инвертора, сток электрически соединен с первым узлом (S) в первом инверторе, а исток электрически соединен с первым отрицательным потенциалом (VSS1);
третий транзистор (Т3), затвор которого электрически соединен с первым узлом (S) в первом инверторе, сток электрически соединен с постоянным высоким потенциалом (DCH), а исток электрически соединен с выходом (Vout) первого инвертора;
четвертый транзистор (Т4), затвор которого электрически соединен с входом (Vin) первого инвертора, сток электрически соединен с выходом (Vout) первого инвертора, а исток электрически соединен со вторым узлом (K) в первом инверторе;
пятый транзистор (Т5), затвор и сток которого электрически соединены с постоянным высоким потенциалом (DCH), а исток электрически соединен с третьим узлом (М) в первом инверторе;
шестой транзистор (Т6), затвор которого электрически соединен с входом (Vin) первого инвертора, сток электрически соединен с третьим узлом (М) в первом инверторе, а исток электрически соединен с постоянным низким потенциалом (DCL);
седьмой транзистор (Т7), затвор которого электрически соединен с третьим узлом (М) в первом инверторе, сток электрически соединен с постоянным высоким потенциалом (DCH), а исток электрически соединен со вторым узлом (K) в первом инверторе; и
восьмой транзистор (Т8), затвор которого электрически соединен с входом (Vin) первого инвертора, сток электрически соединен со вторым узлом (K) в первом инверторе, а исток электрически соединен с постоянным низким потенциалом (DCL);
второй инвертор содержит:
двадцать первый транзистор (Т21), затвор и сток которого электрически соединены с постоянным высоким потенциалом (DCH), а исток электрически соединен с первым узлом (S) во втором инверторе;
двадцать второй транзистор (Т22), затвор которого электрически соединен с входом второго инвертора, сток электрически соединен с первым узлом (S) во втором инверторе, а исток электрически соединен с первым отрицательным потенциалом (VSS1);
двадцать третий транзистор (Т23), затвор которого электрически соединен с первым узлом (S) во втором инверторе, сток электрически соединен с постоянным высоким потенциалом (DCH), а исток электрически соединен с выходом (Vout) второго инвертора;
двадцать четвертый транзистор (Т24), затвор которого электрически соединен с входом (Vin) второго инвертора, сток электрически соединен с выходом (Vout) второго инвертора, а исток электрически соединен со вторым узлом (K) во втором инверторе;
двадцать пятый транзистор (Т25), затвор которого электрически соединен с третьим узлом (М) во втором инверторе, сток электрически соединен с постоянным высоким потенциалом (DCH), а исток электрически соединен со вторым узлом (К) во втором инверторе; и
двадцать шестой транзистор (Т26), затвор которого электрически соединен с входом (Vin) второго инвертора, сток электрически соединен со вторым узлом (K) во втором инверторе, а исток электрически соединен с постоянным низким потенциалом (DCL).
8. Схема по п. 7, в которой первый инвертор выполнен с возможностью приема сигнала управления схемой с помощью постоянного низкого потенциала (DCL) и первого отрицательного потенциала (VSS1), второй инвертор выполнен с возможностью приема сигнала управления схемой с помощью постоянного высокого потенциала (DCH) и постоянного низкого потенциала (DCL).
9. Схема по п. 8, в которой взаимная зависимость между первым отрицательным потенциалом (VSS1), вторым отрицательным потенциалом (VSS2) и постоянным низким потенциалом (DCL) следующая: постоянный низкий потенциал (DCL) < второй отрицательный потенциал (VSS2) < первый отрицательный потенциал (VSS1).
10. Схема по п. 2, выполненная с возможностью приема сигналов управления схемой с помощью постоянного высокого потенциала (DCH) и постоянного низкого потенциала (DCL).
11. Схема возбуждения сканирования для оксидного полупроводникового тонкопленочного транзистора, содержащая схему логической операции И-НЕ, которая содержит:
первый инвертор и второй инвертор, применяемые к схеме удержания пониженного напряжения схемы GOA; и
девятый транзистор (Т9), затвор которого электрически соединен с выходом первого инвертора, сток электрически соединен с постоянным высоким потенциалом (DCH), а исток электрически соединен с выходом (Vout) схемы логической операции;
десятый транзистор (Т10), затвор которого электрически соединен с выходом второго инвертора, сток электрически соединен с постоянным высоким потенциалом (DCH), а исток электрически соединен с выходом (Vout) схемы логической операции;
одиннадцатый транзистор (Т11), затвор которого электрически соединен с первым входом (А) схемы логической операции, а сток электрически соединен с выходом (Vout) схемы логической операции; и
двенадцатый транзистор (Т12), затвор которого электрически соединен со вторым входом (В) схемы логической операции, сток электрически соединен с истоком одиннадцатого транзистора (T11), а исток электрически соединен с постоянным низким потенциалом (DCL).
12. Схема по п. 11, в которой первый инвертор и второй инвертор одинаковы и каждый содержит:
первый транзистор (Т1), затвор и сток которого электрически соединены с постоянным высоким потенциалом (DCH), а исток электрически соединен с первым узлом (S);
второй транзистор (Т2), затвор которого электрически соединен с входом (Vin) инвертора, сток электрически соединен с первым узлом (S), а исток электрически соединен с первым отрицательным потенциалом (VSS1);
третий транзистор (Т3), затвор которого электрически соединен с первым узлом (S), сток электрически соединен с постоянным высоким потенциалом (DCH), а исток электрически соединен с выходом (Vout) инвертора;
четвертый транзистор (Т4), затвор которого электрически соединен с входом (Vin) инвертора, сток электрически соединен с выходом (Vout) инвертора, а исток электрически соединен со вторым узлом (K);
пятый транзистор (Т5), затвор и сток которого электрически соединены с постоянным высоким потенциалом (DCH), а исток электрически соединен с третьим узлом (М);
шестой транзистор (Т6), затвор которого электрически соединен с входом (Vin) инвертора, сток электрически соединен с третьим узлом (М), а исток электрически соединен с постоянным низким потенциалом (DCL);
седьмой транзистор (Т7), затвор которого электрически соединен с третьим узлом (М), сток электрически соединен с постоянным высоким потенциалом (DCH), а исток электрически соединен со вторым узлом (K); и
восьмой транзистор (Т8), затвор которого электрически соединен с входом (Vin) инвертора, сток электрически соединен со вторым узлом (K), а исток электрически соединен с постоянным низким потенциалом (DCL).
13. Схема по п. 12, в которой первый инвертор и второй инвертор выполнены с возможностью приема сигналов управления схемой с помощью постоянного низкого потенциала (DCL) и первого отрицательного потенциала (VSS1).
14. Схема по п. 11, в которой первый инвертор и второй инвертор одинаковы и каждый содержит:
двадцать первый транзистор (Т21), затвор и сток которого электрически соединены с постоянным высоким потенциалом (DCH), а исток электрически соединен с первым узлом (S);
двадцать второй транзистор (Т22), затвор которого электрически соединен с входом инвертора, сток электрически соединен с первым узлом (S), а исток электрически соединен с первым отрицательным потенциалом (VSS1);
двадцать третий транзистор (Т23), затвор которого электрически соединен с первым узлом (S), сток электрически соединен с постоянным высоким потенциалом (DCH), а исток электрически соединен с выходом (Vout) инвертора;
двадцать четвертый транзистор (Т24), затвор которого электрически соединен с входом (Vin) инвертора, сток электрически соединен с выходом (Vout) инвертора, а исток электрически соединен со вторым узлом (K);
двадцать пятый транзистор (Т25), затвор которого электрически соединен с третьим узлом (М), сток электрически соединен с постоянным высоким потенциалом (DCH), а исток электрически соединен со вторым узлом (K); и
двадцать шестой транзистор (Т26), затвор которого электрически соединен с входом (Vin) инвертора, сток электрически соединен со вторым узлом (K), а исток электрически соединен с постоянным низким потенциалом (DCL).
15. Схема по п. 14, в которой первая схема логической операции И-НЕ и вторая схема логической операции И-НЕ выполнены с возможностью приема сигналов управления схемой с помощью постоянного высокого потенциала (DCH) и постоянного низкого потенциала (DCL).
16. Схема по п. 11, в которой
первый инвертор содержит:
первый транзистор (Т1), затвор и сток которого электрически соединены с постоянным высоким потенциалом (DCH), а исток электрически соединен с первым узлом (S) в первом инверторе;
второй транзистор (Т2), затвор которого электрически соединен с входом (Vin) первого инвертора, сток электрически соединен с первым узлом (S) в первом инверторе, а исток электрически соединен с первым отрицательным потенциалом (VSS1);
третий транзистор (Т3), затвор которого электрически соединен с первым узлом (S) в первом инверторе, сток электрически соединен с постоянным высоким потенциалом (DCH), а исток электрически соединен с выходом (Vout) первого инвертора;
четвертый транзистор (Т4), затвор которого электрически соединен с входом (Vin) первого инвертора, сток электрически соединен с выходом (Vout) первого инвертора, а исток электрически соединен со вторым узлом (K) в первом инверторе;
пятый транзистор (Т5), затвор и сток которого электрически соединены с постоянным высоким потенциалом (DCH), а исток электрически соединен с третьим узлом (М) в первом инверторе;
шестой транзистор (Т6), затвор которого электрически соединен с входом (Vin) первого инвертора, сток электрически соединен с третьим узлом (М) в первом инверторе, а исток электрически соединен с постоянным низким потенциалом (DCL);
седьмой транзистор (Т7), затвор которого электрически соединен с третьим узлом (М) в первом инверторе, сток электрически соединен с постоянным высоким потенциалом (DCH), а исток электрически соединен со вторым узлом (K) в первом инверторе; и
восьмой транзистор (Т8), затвор которого электрически соединен с входом (Vin) первого инвертора, сток электрически соединен со вторым узлом (K) в первом инверторе, а исток электрически соединен с постоянным низким потенциалом (DCL);
второй инвертор содержит:
двадцать первый транзистор (Т21), затвор и сток которого электрически соединены с постоянным высоким потенциалом (DCH), а исток электрически соединен с первым узлом (S) во втором инверторе;
двадцать второй транзистор (Т22), затвор которого электрически соединен с входом второго инвертора, сток электрически соединен с первым узлом (S) во втором инверторе, а исток электрически соединен с первым отрицательным потенциалом (VSS1);
двадцать третий транзистор (Т23), затвор которого электрически соединен с первым узлом (S) во втором инверторе, сток электрически соединен с постоянным высоким потенциалом (DCH), а исток электрически соединен с выходом (Vout) второго инвертора;
двадцать четвертый транзистор (Т24), затвор которого электрически соединен с входом (Vin) второго инвертора, сток электрически соединен с выходом (Vout) второго инвертора, а исток электрически соединен со вторым узлом (K) во втором инверторе;
двадцать пятый транзистор (Т25), затвор которого электрически соединен с третьим узлом (М) во втором инверторе, сток электрически соединен с постоянным высоким потенциалом (DCH), а исток электрически соединен со вторым узлом (K) во втором инверторе; и
двадцать шестой транзистор (Т26), затвор которого электрически соединен с входом (Vin) второго инвертора, сток электрически соединен со вторым узлом (K) во втором инверторе, а исток электрически соединен с постоянным низким потенциалом (DCL).
17. Схема по п. 16, в которой первый инвертор выполнен с возможностью приема сигнала управления схемой с помощью постоянного низкого потенциала (DCL) и первого отрицательного потенциала (VSS1), а второй инвертор выполнен с возможностью приема сигнала управления схемой с помощью постоянного высокого потенциала (DCH) и постоянного низкого потенциала (DCL).
18. Схема по п. 17, в которой взаимная зависимость между первым отрицательным потенциалом (VSS1), вторым отрицательным потенциалом (VSS2) и постоянным низким потенциалом (DCL) следующая: постоянный низкий потенциал (DCL) < второй отрицательный потенциал (VSS2) < первый отрицательный потенциал (VSS1).
19. Схема по п. 11, в которой схема логической операции И-НЕ выполнена с возможностью приема сигналов управления схемой с помощью постоянного высокого потенциала (DCH) и постоянного низкого потенциала (DCL).
RU2017128297A 2015-01-09 2015-01-28 Схема возбуждения сканирования и схема логической операции и-не такой схемы RU2648614C1 (ru)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN201510013180.1A CN104575425B (zh) 2015-01-09 2015-01-09 扫描驱动电路及其与非门逻辑运算电路
CN201510013180.1 2015-01-09
PCT/CN2015/071705 WO2016109994A1 (zh) 2015-01-09 2015-01-28 扫描驱动电路及其与非门逻辑运算电路

Publications (1)

Publication Number Publication Date
RU2648614C1 true RU2648614C1 (ru) 2018-03-26

Family

ID=53091339

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2017128297A RU2648614C1 (ru) 2015-01-09 2015-01-28 Схема возбуждения сканирования и схема логической операции и-не такой схемы

Country Status (8)

Country Link
US (1) US9786692B2 (ru)
JP (1) JP6637506B2 (ru)
KR (1) KR101894199B1 (ru)
CN (1) CN104575425B (ru)
DE (1) DE112015005530T5 (ru)
GB (1) GB2549862B (ru)
RU (1) RU2648614C1 (ru)
WO (1) WO2016109994A1 (ru)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106685392A (zh) * 2016-12-30 2017-05-17 合肥恒烁半导体有限公司 六输入端组合逻辑电路的晶体管级实现方案的电路
CN106685395A (zh) * 2016-12-30 2017-05-17 合肥恒烁半导体有限公司 六输入端组合逻辑电路的晶体管级实现方案的电路
CN106685393A (zh) * 2016-12-30 2017-05-17 合肥恒烁半导体有限公司 六输入端组合逻辑电路的晶体管级实现方案的电路
CN106685394A (zh) * 2016-12-30 2017-05-17 合肥恒烁半导体有限公司 六输入端组合逻辑电路的晶体管级实现方案的电路
CN106685397A (zh) * 2016-12-30 2017-05-17 合肥恒烁半导体有限公司 六输入端组合逻辑电路的晶体管级实现方案的电路
CN108932932A (zh) 2017-05-24 2018-12-04 京东方科技集团股份有限公司 锁存单元、像素电路、像素驱动方法和显示装置
US10217429B1 (en) * 2017-10-25 2019-02-26 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. GOA circuit
CN108735163B (zh) 2018-05-30 2020-11-17 京东方科技集团股份有限公司 用于阵列基板行驱动单元的或逻辑运算电路
CN109767720B (zh) * 2019-03-27 2024-01-30 深圳市思坦科技有限公司 一种基于像素驱动的逻辑门运算电路、集成芯片和显示装置
CN110728940B (zh) * 2019-09-17 2020-12-08 深圳市华星光电半导体显示技术有限公司 反相器、goa电路及显示面板

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2107387C1 (ru) * 1995-12-26 1998-03-20 Институт проблем управления РАН Парафазный логический элемент на мдп-транзисторах
RU2479121C2 (ru) * 2008-08-18 2013-04-10 Квэлкомм Инкорпорейтед Квадратурный делитель частоты с делением на три
EP2608412A1 (en) * 2011-12-21 2013-06-26 Altera Corporation Partial reconfiguration circuitry
US20150008958A1 (en) * 2013-07-05 2015-01-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6552574B1 (en) * 2002-03-01 2003-04-22 Piconetics, Inc. Low power dynamic logic gate with full voltage swing operation
US6972599B2 (en) * 2002-08-27 2005-12-06 Micron Technology Inc. Pseudo CMOS dynamic logic with delayed clocks
US6791361B2 (en) * 2002-12-12 2004-09-14 International Business Machines Corporation Technique for mitigating gate leakage during a sleep state
KR100602350B1 (ko) * 2004-03-31 2006-07-14 매그나칩 반도체 유한회사 다중 전압 출력 회로 및 다중 전압 출력 회로용 논리게이트 회로
RU2407049C2 (ru) 2004-11-24 2010-12-20 Кэнон Кабусики Кайся Контейнер подачи проявителя
EP1820273A2 (en) * 2004-12-01 2007-08-22 Koninklijke Philips Electronics N.V. Electronic device having logic circuitry and method for designing logic circuitry
US8013633B2 (en) * 2007-06-20 2011-09-06 Hewlett-Packard Development Company, L.P. Thin film transistor logic
KR101631454B1 (ko) * 2008-10-31 2016-06-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 논리회로
TW202309859A (zh) * 2009-09-10 2023-03-01 日商半導體能源研究所股份有限公司 半導體裝置和顯示裝置
JP2011217287A (ja) * 2010-04-01 2011-10-27 Sony Corp インバータ回路および表示装置
KR101768485B1 (ko) * 2011-04-21 2017-08-31 엘지디스플레이 주식회사 쉬프트 레지스터
CN202143046U (zh) * 2011-07-26 2012-02-08 华南理工大学 抗nbti效应的cmos数字逻辑门电路结构
CN102332907A (zh) * 2011-07-26 2012-01-25 华南理工大学 基于cmos数字逻辑门电路的抗nbti效应加固方法
CN203054660U (zh) * 2013-01-22 2013-07-10 山东大学 一种应用于电源管理电路中的快速下电控制电路
CN103560782B (zh) * 2013-11-15 2015-04-22 京东方科技集团股份有限公司 与非门电路、显示器背板和显示器

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2107387C1 (ru) * 1995-12-26 1998-03-20 Институт проблем управления РАН Парафазный логический элемент на мдп-транзисторах
RU2479121C2 (ru) * 2008-08-18 2013-04-10 Квэлкомм Инкорпорейтед Квадратурный делитель частоты с делением на три
EP2608412A1 (en) * 2011-12-21 2013-06-26 Altera Corporation Partial reconfiguration circuitry
US20130162290A1 (en) * 2011-12-21 2013-06-27 Balaji Margabandu Partial reconfiguration circuitry
US20150008958A1 (en) * 2013-07-05 2015-01-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Also Published As

Publication number Publication date
DE112015005530T5 (de) 2017-09-21
WO2016109994A1 (zh) 2016-07-14
KR101894199B1 (ko) 2018-10-04
GB2549862B (en) 2021-07-14
JP6637506B2 (ja) 2020-01-29
GB201708791D0 (en) 2017-07-19
US20170229081A1 (en) 2017-08-10
US9786692B2 (en) 2017-10-10
CN104575425A (zh) 2015-04-29
GB2549862A (en) 2017-11-01
CN104575425B (zh) 2017-04-12
JP2018509020A (ja) 2018-03-29
KR20170103904A (ko) 2017-09-13

Similar Documents

Publication Publication Date Title
RU2648614C1 (ru) Схема возбуждения сканирования и схема логической операции и-не такой схемы
KR101944640B1 (ko) Igzo 프로세스 기반인 게이트 전극 구동회로
US9805679B2 (en) Scan driving circuit and NOR gate logic operation circuit thereof
KR101944641B1 (ko) Igzo 프로세스 기반인 게이트 전극 구동회로
EP3309968B1 (en) Nor gate circuit, shift register, array substrate and display device
US20160189647A1 (en) Goa circuit applied to liquid crystal display device
US20160189648A1 (en) Goa circuit applied to liquid crystal display device
TWI410937B (zh) 半導體積體電路
KR20160117709A (ko) 게이트 구동회로 및 이를 포함하는 표시 장치
KR102360845B1 (ko) 게이트 구동회로 및 이를 포함하는 표시 장치
US11107382B2 (en) Shift register and method for driving the same, gate driving circuit and display device
GB2548046A (en) Scanning driving circuit for oxide semiconductor thin film transistor
EP3070848B1 (en) Nand gate circuit, display back panel, display and electronic device
US20110228891A1 (en) Shift register
KR20170138075A (ko) 액정 디스플레이 장치 및 그 게이트 드라이버
GB2550306A (en) PMOS Gate Drive Circuit
KR20190091367A (ko) Goa 회로 및 액정 디스플레이 장치
Wu et al. A highly stable biside gate driver integrated by IZO TFTs
CN109686332B (zh) 补偿模块及逻辑门电路、栅极驱动电路和显示装置
Song et al. Depletion mode oxide TFT shift register for variable frame rate AMOLED displays
US10276120B2 (en) Driving circuit and a pull down maintaining circuit and a display apparatus thereof are provided
JP2005123865A (ja) バッファ回路および表示装置
Song et al. Low power programmable shift register with depletion mode oxide TFTs for high resolution and high frame rate AMFPDs
CN108022549B (zh) 一种逻辑电路、移位寄存器、驱动电路及显示面板
TWI670703B (zh) 畫素電路