JP6637506B2 - 走査駆動回路及びそのｎａｎｄ論理回路 - Google Patents

走査駆動回路及びそのｎａｎｄ論理回路 Download PDF

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Description

この発明は、液晶表示技術に関し、特に酸化物半導体薄膜トランジスタに用いる走査駆動回路及びそのＮＡＮＤ論理回路に関する。
大規模集積回路にとって、論理回路の最も基本的な３つのデバイスはインバータ（Ｉｎｖｅｒｔｅｒ）と、ＮＡＮＤと、ＮＯＲである。通常この三種類のデバイスはＣＭＯＳ ＦＥＴを採用して作成する。即ち、回路の中にＰＭＯＳとＮＭＯＳの両デバイスを具える。
酸化物半導体デバイスの内、ＩＧＺＯは次世代の表示装置において注目を集める存在となっている。酸化物半導体は特殊な材料と構造とによって備わるべき好ましいＮＴＦＴの特性を決定付ける、但し、薄膜トランジスタＴＦＴ内にもＰＴＦＴとＮＴＦＴの両デバイスが存在する。もっとも、一般にはＬＴＰＳの製造工程においてのみ好ましい性能のＰＴＦＴデバイスが得られる。よって、如何にしてシングルデバイス（ＰＴＦＴ、もしくはＮＴＦＴ）を利用してＩｎｖｅｒｔｅｒ、ＮＡＮＤ、又はＮＯＲを作成するか、が解決を待たれる極めて重要な課題となっている。
この発明は上述する従来の技術の問題を解決するためのものであって、シングルデバイス（ＰＴＦＴ、もしくはＮＴＦＴ）を利用して作成できるＮＡＮＤであって、シングルデバイス（ＰＴＦＴ、もしくはＮＴＦＴ）を利用して作成できる酸化物半導体薄膜トランジスタに用いる走査駆動回路及びそのＮＡＮＤ論理回路を提供することを課題とする。
上述する課題を解決するためにこの発明の採用する技術プランは、一種のＮＡＮＤ論理回路を提供するものであって、該回路がＧＯＡ回路のプルダウンホールディング回路に応用される第１インバータと第２インバータと、及び複数のトランジスタを含んでなり、該複数のトランジスタが、ゲート電極が該第１インバータの出力端に電気的に接続し、ドレイン電極が定電圧高電位に電気的に接続し、ソース電極が論理回路の出力端に電気的に接続する第９トランジスタと、
ゲート電極が該第２インバータの出力端に電気的に接続し、ドレイン電極が定電圧高電位に電気的に接続し、ソース電極が該論理回路の出力端に電気的に接続する第１０トランジスタと、
ゲート電極が該論理回路の第１入力端に電気的に接続し、ドレイン電極が該論理回路の出力端に電気的に接続する第１１トランジスタと、
ゲート電極が該論理回路の第２入力端に電気的に接続し、ドレイン電極が該第１１トランジスタのソース電極に電気的に接続し、ソース電極が定電圧低電位に電気的に接続するする第１２トランジスタと、であって、該第１インバータと該第２インバータとが、該定電圧低電位と第１負電位とを介して回路制御信号を受信する。
上述する課題を解決するためにこの発明が別途採用する技術プランは、一種のＮＡＮＤ論理回路を提供するものであって、該回路がＧＯＡ回路のプルダウンホールディング回路に応用される第１インバータと、第２インバータと、ゲート電極が該第１インバータの出力端に電気的に接続し、ドレイン電極が定電圧高電位に電気的に接続し、ソース電極が論理回路の出力端に電気的に接続する第９トランジスタと、
ゲート電極が該第２インバータの出力端に電気的に接続し、ドレイン電極が定電圧高電位に電気的に接続し、ソース電極が該論理回路の出力端に電気的に接続する第１０トランジスタと、
ゲート電極が該論理回路の第１入力端に電気的に接続し、ドレイン電極が該論理回路の出力端に電気的に接続する第１１トランジスタと、
ゲート電極が該論理回路の第２入力端に電気的に接続し、ドレイン電極が該第１１トランジスタのソース電極に電気的に接続し、ソース電極が定電圧低電位に電気的に接続するする第１２トランジスタと、を含む。
該第１インバータと、前記第２インバータとが同一であって、いずれもゲート電極とドレイン電極とのいずれもが定電圧高電位に電気的に接続し、ソース電極が第１ノードに電気的に接続する第１トランジスタと、
ゲート電極が該インバータの入力端に電気的に接続し、ドレイン電極が第１ノードに電気的に接続し、ソース電極が第１負電位に電気的に接続する第２トランジスタと、
ゲート電極が第１ノードに電気的に接続し、ドレイン電極が定電圧高電位に電気的に接続し、ソース電極が該インバータの出力端に電気的に接続する第３トランジスタと、
ゲート電極が該インバータの入力端に電気的に接続し、ドレイン電極が該インバータの出力端に電気的に接続し、ソース電極が第２ノードに電気的に接続する第４トランジスタと、
ゲート電極とドレイン電極とのいずれもが定電圧高電位に電気的に接続し、ソース電極が第３ノードに電気的に接続する第５トランジスタと、
ゲート電極が該インバータの入力端に電気的に接続し、ドレイン電極が第３ノードに電気的に接続し、ソース電極が定電圧低電位に電気的に接続する第６トランジスタと、
ゲート電極が第３ノードに電気的に接続し、ドレイン電極が定電圧高電位に電気的に接続し、ソース電極が第２ノードに電気的に接続する第７トランジスタと、
ゲート電極が該インバータの入力端に電気的に接続し、ドレイン電極が第２ノードに電気的に接続し、ソース電極が定電圧低電位に電気的に接続する第８トランジスタと、を含む。
該第１インバータと該第２インバータは該定電圧低電位と該第１負電位を介して回路制御信号を受信する。
該第１インバータと、該第２インバータとが同一であって、かついずれゲート電極とドレイン電極とのいずれもが定電圧高電位に電気的に接続し、ソース電極が第１ノードに電気的に接続する第２１トランジスタと、
ゲート電極が該インバータの入力端に電気的に接続し、ドレイン電極が第１ノードに電気的に接続し、ソース電極が第１負電位に電気的に接続する第２２トランジスタと、
ゲート電極が第１ノードに電気的に接続し、ドレイン電極が定電圧高電位に電気的に接続し、ソース電極が該インバータの出力端に電気的に接続する第２３トランジスタ）と、
ゲート電極が該インバータの入力端に電気的に接続し、ドレイン電極が該インバータの出力端に電気的に接続し、ソース電極が第２ノードに電気的に接続する第２４トランジスタと、
ゲート電極が第３ノードに電気的に接続し、ドレイン電極が定電圧高電位に電気的に接続し、ソース電極が第２ノードに電気的に接続する第２５トランジスタと、
ゲート電極が該インバータの入力端に電気的に接続し、ドレイン電極が該２ノードに電気的に接続し、ソース電極が定電圧低電位に電気的に接続する第２６トランジスタと、を含む。
該第１インバータと該第２インバータは該定電圧低電位と該定電圧低電位を介して回路制御信号を受信する。
また、該第１インバータが、ゲート電極とドレイン電極とのいずれもが定電圧高電位に電気的に接続し、ソース電極が第１ノードに電気的に接続する第１トランジスタと、
ゲート電極が該インバータの入力端に電気的に接続し、ドレイン電極が第１ノードに電気的に接続し、ソース電極が第１負電位に電気的に接続する第２トランジスタと、
ゲート電極が第１ノードに電気的に接続し、ドレイン電極が定電圧高電位に電気的に接続し、ソース電極が該インバータの出力端に電気的に接続する第３トランジスタと、
ゲート電極が該インバータの入力端に電気的に接続し、ドレイン電極が該インバータの出力端に電気的に接続し、ソース電極が第２ノードに電気的に接続する第４トランジスタと、
ゲート電極とドレイン電極とのいずれもが定電圧高電位に電気的に接続し、ソース電極が第３ノードに電気的に接続する第５トランジスタと、
ゲート電極が該インバータの入力端に電気的に接続し、ドレイン電極が第３ノードに電気的に接続し、ソース電極が定電圧低電位に電気的に接続する第６トランジスタと、
ゲート電極が第３ノードに電気的に接続し、ドレイン電極が定電圧高電位に電気的に接続し、ソース電極が第２ノードに電気的に接続する第７トランジスタと、
ゲート電極が該インバータの入力端に電気的に接続し、ドレイン電極が第２ノードに電気的に接続し、ソース電極が定電圧低電位に電気的に接続する第８トランジスタと、含み、
該第２インバータが、ゲート電極とドレイン電極とのいずれもが定電圧高電位に電気的に接続し、ソース電極が第１ノードに電気的に接続する第２１トランジスタと、
ゲート電極が該インバータの入力端に電気的に接続し、ドレイン電極が第１ノードに電気的に接続し、ソース電極が第１負電位に電気的に接続する第２２トランジスタと、
ゲート電極が第１ノードに電気的に接続し、ドレイン電極が定電圧高電位に電気的に接続し、ソース電極が該インバータの出力端に電気的に接続する第２３トランジスタと、
ゲート電極が該インバータの入力端に電気的に接続し、ドレイン電極が該インバータの出力端に電気的に接続し、ソース電極が第２ノードに電気的に接続する第２４トランジスタと、
ゲート電極が第３ノードに電気的に接続し、ドレイン電極が定電圧高電位に電気的に接続し、ソース電極が第２ノードに電気的に接続する第２５トランジスタと、
ゲート電極が該インバータの入力端に電気的に接続し、ドレイン電極が該２ノードに電気的に接続し、ソース電極が定電圧低電位に電気的に接続する第２６トランジスタと、を含む。
該第１インバータが、該定電圧低電位と該第１負電位を介して回路制御信号を受信し、該第２インバータが、該定電圧高電位と該定電圧低電位とを介して回路制御信号を受信する。
該第１負電位と、第２負電位と、定電圧低電位との関係が、定電圧低電位＜第２負電位＜第１負電位である。
該ＮＡＮＤ論理回路は該定電圧高電位と該定電圧低電位とを介して回路制御信号を受信する。
また、上述する課題を解決するために、この発明が採用する他の技術プランは酸化物半導体薄膜トランジスタに応用する走査駆動回路を提供するものであって、該回路がＧＯＡ回路のプルダウンホールディング回路に応用される第１インバータと、第２インバータと、ゲート電極が該第１インバータの出力端に電気的に接続し、ドレイン電極が定電圧高電位に電気的に接続し、ソース電極が論理回路の出力端に電気的に接続する第９トランジスタと、
ゲート電極が該第２インバータの出力端に電気的に接続し、ドレイン電極が定電圧高電位に電気的に接続し、ソース電極が該論理回路の出力端に電気的に接続する第１０トランジスタと、
ゲート電極が該論理回路の第１入力端に電気的に接続し、ドレイン電極が該論理回路の出力端に電気的に接続する第１１トランジスタと、
ゲート電極が該論理回路の第２入力端に電気的に接続し、ドレイン電極が該第１１トランジスタのソース電極に電気的に接続し、ソース電極が定電圧低電位に電気的に接続するする第１２トランジスタと、を含む。
該第１インバータと、前記第２インバータとが同一であって、いずれもゲート電極とドレイン電極とのいずれもが定電圧高電位に電気的に接続し、ソース電極が第１ノードに電気的に接続する第１トランジスタと、
ゲート電極が該インバータの入力端に電気的に接続し、ドレイン電極が第１ノードに電気的に接続し、ソース電極が第１負電位に電気的に接続する第２トランジスタと、
ゲート電極が第１ノードに電気的に接続し、ドレイン電極が定電圧高電位に電気的に接続し、ソース電極が該インバータの出力端に電気的に接続する第３トランジスタと、
ゲート電極が該インバータの入力端に電気的に接続し、ドレイン電極が該インバータの出力端に電気的に接続し、ソース電極が第２ノードに電気的に接続する第４トランジスタと、
ゲート電極とドレイン電極とのいずれもが定電圧高電位に電気的に接続し、ソース電極が第３ノードに電気的に接続する第５トランジスタと、
ゲート電極が該インバータの入力端に電気的に接続し、ドレイン電極が第３ノードに電気的に接続し、ソース電極が定電圧低電位に電気的に接続する第６トランジスタと、
ゲート電極が第３ノードに電気的に接続し、ドレイン電極が定電圧高電位に電気的に接続し、ソース電極が第２ノードに電気的に接続する第７トランジスタと、
ゲート電極が該インバータの入力端に電気的に接続し、ドレイン電極が第２ノードに電気的に接続し、ソース電極が定電圧低電位に電気的に接続する第８トランジスタと、を含む。
該第１インバータと該第２インバータとは、該定電圧低電位と該第１負電位とを介して回路制御信号を受信する。
該第１インバータと、該第２インバータとが同一であって、かついずれもゲート電極とドレイン電極とのいずれもが定電圧高電位に電気的に接続し、ソース電極が第１ノードに電気的に接続する第２１トランジスタと、
ゲート電極が該インバータの入力端に電気的に接続し、ドレイン電極が第１ノードに電気的に接続し、ソース電極が第１負電位に電気的に接続する第２２トランジスタと、
ゲート電極が第１ノードに電気的に接続し、ドレイン電極が定電圧高電位に電気的に接続し、ソース電極が該インバータの出力端に電気的に接続する第２３トランジスタ）と、
ゲート電極が該インバータの入力端に電気的に接続し、ドレイン電極が該インバータの出力端に電気的に接続し、ソース電極が第２ノードに電気的に接続する第２４トランジスタと、
ゲート電極が第３ノードに電気的に接続し、ドレイン電極が定電圧高電位に電気的に接続し、ソース電極が第２ノードに電気的に接続する第２５トランジスタと、
ゲート電極が該インバータの入力端に電気的に接続し、ドレイン電極が該２ノードに電気的に接続し、ソース電極が定電圧低電位に電気的に接続する第２６トランジスタと、を含む。
該第１インバータと該第２インバータとは、該定電圧高電位と該定電圧低電位とを介して回路制御信号を受信する。
また、該第１インバータが、ゲート電極とドレイン電極とのいずれもが定電圧高電位に電気的に接続し、ソース電極が第１ノードに電気的に接続する第１トランジスタと、
ゲート電極が該インバータの入力端に電気的に接続し、ドレイン電極が第１ノードに電気的に接続し、ソース電極が第１負電位に電気的に接続する第２トランジスタと、
ゲート電極が第１ノードに電気的に接続し、ドレイン電極が定電圧高電位に電気的に接続し、ソース電極が該インバータの出力端に電気的に接続する第３トランジスタと、
ゲート電極が該インバータの入力端に電気的に接続し、ドレイン電極が該インバータの出力端に電気的に接続し、ソース電極が第２ノードに電気的に接続する第４トランジスタと、
ゲート電極とドレイン電極とのいずれもが定電圧高電位に電気的に接続し、ソース電極が第３ノードに電気的に接続する第５トランジスタと、
ゲート電極が該インバータの入力端に電気的に接続し、ドレイン電極が第３ノードに電気的に接続し、ソース電極が定電圧低電位に電気的に接続する第６トランジスタと、
ゲート電極が第３ノードに電気的に接続し、ドレイン電極が定電圧高電位に電気的に接続し、ソース電極が第２ノードに電気的に接続する第７トランジスタと、
ゲート電極が該インバータの入力端に電気的に接続し、ドレイン電極が第２ノードに電気的に接続し、ソース電極が定電圧低電位に電気的に接続する第８トランジスタと、含み、
該第２インバータが、ゲート電極とドレイン電極とのいずれもが定電圧高電位に電気的に接続し、ソース電極が第１ノードに電気的に接続する第２１トランジスタ）と、
ゲート電極が該インバータの入力端に電気的に接続し、ドレイン電極が第１ノードに電気的に接続し、ソース電極が第１負電位に電気的に接続する第２２トランジスタと、
ゲート電極が第１ノードに電気的に接続し、ドレイン電極が定電圧高電位に電気的に接続し、ソース電極が該インバータの出力端に電気的に接続する第２３トランジスタと、
ゲート電極が該インバータの入力端に電気的に接続し、ドレイン電極が該インバータの出力端に電気的に接続し、ソース電極が第２ノードに電気的に接続する第２４トランジスタと、
ゲート電極が第３ノードに電気的に接続し、ドレイン電極が定電圧高電位に電気的に接続し、ソース電極が第２ノードに電気的に接続する第２５トランジスタと、
ゲート電極が該インバータの入力端に電気的に接続し、ドレイン電極が該２ノードに電気的に接続し、ソース電極が定電圧低電位に電気的に接続する第２６トランジスタと、を含む。
該第１インバータが、該定電圧低電位と該第１負電位を介して回路制御信号を受信し、該第２インバータが、該定電圧高電位と該定電圧低電位とを介して回路制御信号を受信する。
該第１負電位と該第２負電位と該定電低高電位の関係は、定電圧負電位＜第２負電位＜第１負電位である。
該ＮＡＮＤ論理回路は該定電圧高電位と該定電圧低電位とを介して回路制御信号を受信する。
この発明の提供する酸化物半導体薄膜トランジスタに応用する走査駆動回路及びそのＮＡＮＤ論理回路は、ＧＯＡ回路のプルダウンホールディング回路における第１インバータと第２インバータと複数のトランジスタを含み、ＮＴＦＴとインバータの結合を利用して従来のＰＭＯＳ素子の機能を代替し、本来のＣＭＯＳ ＮＡＮＤ論理回路に類似した特性を実現する。よって、ＩＧＺＯ ＴＦＴシングルデバイス論理回路の設計の問題を解決することができ、大型のデータ集積回路の液晶表示装置への集積に適する。
この発明の実施例のＮＡＮＤ論理回路の回路図である。 この発明の実施例のＮＡＮＤ論理回路の第１インバータの回路図である。 この発明の実施例のＮＡＮＤ論理回路の第２インバータの回路図である。
この発明の好ましい実施の形態と特徴を説明するために、具体的な実施例を挙げ、図面を参照にして以下に詳述する。但し、ここで上げる実施例はこの発明の実施の形態の一部であって、全てではないことは明らかである。よって、この発明の実施例に基づき、当業者が創造性を有する労働をなさないという前提下でなし得るその他の実施の形態は、いずれもこの発明の特許請求の範囲に含まれるものとする。
図１は、この発明の実施例におけるＮＡＮＤ論理回路の回路図である。図面に開示するように、ＮＡＮＤ論理回路２０は、酸化物半導体薄膜トランジスタの走査駆動回路用に応用される論理回路である。
回路１０は、第１インバータ１００と第２インバータ２００とを含み。第１インバータ１００と第２インバータ２００は、いずれもＧＯＡ回路のプルダウンホールディング回路に応用されるインバータである。
さらに、第１インバータ１００と第２インバータ２００とは、いずれもＧＯＡ回路のプルダウンホールディング回路のメインインバータ部分に応用される。
回路１０は、ゲート電極が該第１インバータの出力端に電気的に接続し、ドレイン電極が定電圧高電位ＤＣＨに電気的に接続し、ソース電極が該論理回路の出力端Ｖｏｕｔに電気的に接続する第９トランジスタＴ９を具える。
また、ゲート電極が該第２インバータの出力端に電気的に接続し、ドレイン電極が定電圧高電位ＤＣＨに電気的に接続し、ソース電極が該論理回路の出力端Ｖｏｕｔに電気的に接続する第１０トランジスタＴ１０を具える。
また、ゲート電極が該論理回路の第１入力端Ａに電気的に接続し、ドレイン電極が該論理回路の出力端Ｖｏｕｔに電気的に接続する第１１トランジスタＴ１１を具える。
また、ゲート電極が該論理回路の第２入力端Ｂに電気的に接続し、ドレイン電極が第１１トランジスタＴ１１のソース電極に電気的に接続し、ソース電極が定電圧低電位ＤＣＬに電気的に接続するする第１２トランジスタＴ１２を具える。
該ＮＡＮＤ論理回路は、定電圧高電位ＤＣＨと定電圧低電位ＤＣＬを介して回路制御信号を受信する。
図２は、この発明の実施例におけるＮＡＮＤ論理回路のインバータの回路図である。該インバータの構成と接続関係は次のとおりである。
ゲート電極とドレイン電極とのいずれもが定電圧高電位ＤＣＨに電気的に接続し、ソース電極が第１ノードＳに電気的に接続する第１トランジスタＴ１を具える。
また、ゲート電極が該インバータの入力端Ｖｉｎに電気的に接続し、ドレイン電極が第１ノードＳに電気的に接続し、ソース電極が第１負電位ＶＳＳ１に電気的に接続する第２トランジスタＴ２を具える。
また、ゲート電極が第１ノードＳに電気的に接続し、ドレイン電極が定電圧高電位ＤＣＨに電気的に接続し、ソース電極が該インバータの出力端Ｖｏｕｔに電気的に接続する第３トランジスタＴ３を具える。
また、ゲート電極が該インバータの入力端Ｖｉｎに電気的に接続し、ドレイン電極が該インバータの出力端Ｖｏｕｔに電気的に接続し、ソース電極が第２ノードＫに電気的に接続する第４トランジスタＴ４を具える。
また、ゲート電極とドレイン電極とのいずれもが定電圧高電位ＤＣＨに電気的に接続し、ソース電極が第３ノードＭに電気的に接続する第５トランジスタＴ５を具える。
また、ゲート電極が該インバータの入力端Ｖｉｎに電気的に接続し、ドレイン電極が第３ノードＭに電気的に接続し、ソース電極が定電圧低電位ＤＣＬに電気的に接続する第６トランジスタＴ６を具える。
また、ゲート電極が第３ノードＭに電気的に接続し、ドレイン電極が定電圧高電位ＤＣＨに電気的に接続し、ソース電極が第２ノードＫに電気的に接続する第７トランジスタＴ７を具える。
また、ゲート電極が該インバータの入力端Ｖｉｎに電気的に接続し、ドレイン電極が第２ノードＫに電気的に接続し、ソース電極が定電圧低電位ＤＣＬに電気的に接続する第８トランジスタＴ８を具える。
該インバータは定電圧低電位ＤＣＬと第１負電位ＶＳＳ１を介して回路制御信号を受信する。
第１負電位ＶＳＳ１と第２負電位ＶＳＳ２と定電圧低電位ＤＣＬとの関係は、次の式１に開示するとおりである。
（式１）
定電圧低電位ＤＣＬ＜第２負電位ＶＳＳ２＜第１負電位ＶＳＳ１
図３は、この発明の他の実施例によるＮＡＮＤ論理回路におけるインバータの回路図である。該インバータの構成と接続案經は次のとおりである。
ゲート電極とドレイン電極とのいずれもが定電圧高電位ＤＣＨに電気的に接続し、ソース電極が第１ノードＳに電気的に接続する第２１トランジスタＴ２１を具える。
また、ゲート電極が該インバータの入力端Ｖｉｎに電気的に接続し、ドレイン電極が第１ノードＳに電気的に接続し、ソース電極が第１負電位ＶＳＳ１に電気的に接続する第２２トランジスタＴ２２を具える。
また、ゲート電極が第１ノードＳに電気的に接続し、ドレイン電極が定電圧高電位ＤＣＨに電気的に接続し、ソース電極が該インバータの出力端Ｖｏｕｔに電気的に接続する第２３トランジスタＴ２３を具える。
また、ゲート電極が該インバータの入力端Ｖｉｎに電気的に接続し、ドレイン電極が該インバータの出力端Ｖｏｕｔに電気的に接続し、ソース電極が第２ノードＫに電気的に接続する第２４トランジスタＴ２４を具える。
また、ゲート電極が第３ノードＭに電気的に接続し、ドレイン電極が定電圧高電位ＤＣＨに電気的に接続し、ソース電極が第２ノードＫに電気的に接続する第２５トランジスタＴ２５を具える。
また、ゲート電極が該インバータの入力端Ｖｉｎに電気的に接続し、ドレイン電極が該２ノードＫに電気的に接続し、ソース電極が定電圧低電位ＤＣＬに電気的に接続する第２６トランジスタＴ２６を具える。
該インバータは定電圧高電位ＤＣＨと定電圧低電位ＤＣＬとを介して回路制御信号を受信する。
第１負電位ＶＳＳ１と第２負電位ＶＳＳ２と定電圧低電位ＤＣＬとの関係は、次の式２に開示するとおりである。
（式２）
定電圧低電位ＤＣＬ＜第２負電位ＶＳＳ２＜第１負電位ＶＳＳ１
この発明の実施例において、回路１０に含まれる第１インバータと第２インバータとのいずれもが図２に開示するインバータである。
別の実施例において、回路１０に含まれる第１インバータと第２インバータとのいずれもが図３に開示するインバータである。
その他の実施例において、回路１０に含まれる第１インバータが図２に開示するインバータであって、第２インバータが図３に開示するインバータである。
この発明は、酸化物半導体薄膜トランジスタに用いる走査駆動回路と、そのＮＡＮＤ論理回路を提供するものであって、ＧＯＡ回路のプルダウンホールディング回路に応用する第１インバータと第２インバータと。及び複数のトランジスタを含み、ＮＴＦＴとインバータとを結合して本来のＰＭＯＳ素子の効果の代替として、本来のＣＭＯＳ ＮＡＮＤ論理回路に類似した特性を得る。ここからＩＧＺＯ ＴＦＴシングルデバイスの論理回路の設計上の問題を解決する。さらに大型のディジタル集積回路の液晶表示装置への集積に適する。
以上の実施例は、この発明の好ましい実施の形態を示したものに過ぎない。よって、当業者がこの発明の説明書に基づき、かつこの発明の精神と範囲を離れないという状況下でなし得たこの発明に対する各項修正などは、いずれもこの発明の特許請求の範囲に含まれるものとする。
１０ 回路
１００ 第１インバータ
２００ 第２インバータ
ＤＣＨ 定電圧高電位
ＤＣＬ 定電圧低電位
Ａ 第１入力端
Ｂ 第２入力端
Ｋ 第２ノード
Ｍ 第３ノード
Ｓ 第１ノード
Ｔ１ 第１トランジスタ
Ｔ２ 第２トランジスタ
Ｔ３ 第３トランジスタ
Ｔ４ 第４トランジスタ
Ｔ５ 第５トランジスタ
Ｔ６ 第６トランジスタ
Ｔ７ 第７トランジスタ
Ｔ８ 第８トランジスタ
Ｔ９ 第９トランジスタ
Ｔ１０ 第１０トランジスタ
Ｔ１１ 第１１トランジスタ
Ｔ１２ 第１２トランジスタ
Ｔ２１ 第２１トランジスタ
Ｔ２２ 第２２トランジスタ
Ｔ２３ 第２３トランジスタ
Ｔ２４ 第２４トランジスタ
Ｔ２５ 第２５トランジスタ
Ｔ２６ 第２６トランジスタ
Ｖｉｎ 入力端
Ｖｏｕｔ 出力端
ＶＳＳ１ 第１負電位
ＶＳＳ２ 第２負電位

Claims (16)

  1. ＧＯＡ回路のプルダウンホールディング回路に応用される第１インバータと第２インバータと、及び複数のトランジスタを含んでなり、
    該複数のトランジスタが、
    ゲート電極が該第１インバータの出力端に電気的に接続し、ドレイン電極が定電圧高電位（ＤＣＨ）に電気的に接続し、ソース電極が論理回路の出力端（Ｖｏｕｔ）に電気的に接続する第９トランジスタ（Ｔ９）と、
    ゲート電極が該第２インバータの出力端に電気的に接続し、ドレイン電極が定電圧高電位（ＤＣＨ）に電気的に接続し、ソース電極が該論理回路の出力端（Ｖｏｕｔ）に電気的に接続する第１０トランジスタ（Ｔ１０）と、
    ゲート電極が該論理回路の第１入力端（Ａ）に電気的に接続し、ドレイン電極が該論理回路の出力端（Ｖｏｕｔ）に電気的に接続する第１１トランジスタ（Ｔ１１）と、
    ゲート電極が該論理回路の第２入力端（Ｂ）に電気的に接続し、ドレイン電極が該第１１トランジスタ（Ｔ１１）のソース電極に電気的に接続し、ソース電極が定電圧低電位（ＤＣＬ）に電気的に接続するする第１２トランジスタ（Ｔ１２）と、を含み、
    前記第１インバータと、前記第２インバータとが同一であって、かついずれも
    ゲート電極とドレイン電極とのいずれもが定電圧高電位（ＤＣＨ）に電気的に接続し、ソース電極が第１ノード（Ｓ）に電気的に接続する第１トランジスタ（Ｔ１）と、
    ゲート電極が該インバータの入力端（Ｖｉｎ）に電気的に接続し、ドレイン電極が第１ノード（Ｓ）に電気的に接続し、ソース電極が第１負電位（ＶＳＳ１）に電気的に接続する第２トランジスタ（Ｔ２）と、
    ゲート電極が第１ノード（Ｓ）に電気的に接続し、ドレイン電極が定電圧高電位（ＤＣＨ）に電気的に接続し、ソース電極が該インバータの出力端（Ｖｏｕｔ）に電気的に接続する第３トランジスタ（Ｔ３）と、
    ゲート電極が該インバータの入力端（Ｖｉｎ）に電気的に接続し、ドレイン電極が該インバータの出力端（Ｖｏｕｔ）に電気的に接続し、ソース電極が第２ノード（Ｋ）に電気的に接続する第４トランジスタ（Ｔ４）と、
    ゲート電極とドレイン電極とのいずれもが定電圧高電位（ＤＣＨ）に電気的に接続し、ソース電極が第３ノード（Ｍ）に電気的に接続する第５トランジスタ（Ｔ５）と、
    ゲート電極が該インバータの入力端（Ｖｉｎ）に電気的に接続し、ドレイン電極が第３ノード（Ｍ）に電気的に接続し、ソース電極が定電圧低電位（ＤＣＬ）に電気的に接続する第６トランジスタ（Ｔ６）と、
    ゲート電極が第３ノード（Ｍ）に電気的に接続し、ドレイン電極が定電圧高電位（ＤＣＨ）に電気的に接続し、ソース電極が第２ノード（Ｋ）に電気的に接続する第７トランジスタ（Ｔ７）と、
    ゲート電極が該インバータの入力端（Ｖｉｎ）に電気的に接続し、ドレイン電極が第２ノード（Ｋ）に電気的に接続し、ソース電極が定電圧低電位（ＤＣＬ）に電気的に接続する第８トランジスタ（Ｔ８）と、を含む
    ことを特徴とするＮＡＮＤ論理回路。
  2. 請求項１に記載のＮＡＮＤ論理回路において、
    前記第１インバータと前記第２インバータとが、該定電圧低電位（ＤＣＬ）と該第１負電位（ＶＳＳ１）とを介して回路制御信号を受信する
    ことを特徴とするＮＡＮＤ論理回路。
  3. ＧＯＡ回路のプルダウンホールディング回路に応用される第１インバータと第２インバータと、及び複数のトランジスタを含んでなり、
    該複数のトランジスタが、
    ゲート電極が該第１インバータの出力端に電気的に接続し、ドレイン電極が定電圧高電位（ＤＣＨ）に電気的に接続し、ソース電極が論理回路の出力端（Ｖｏｕｔ）に電気的に接続する第９トランジスタ（Ｔ９）と、
    ゲート電極が該第２インバータの出力端に電気的に接続し、ドレイン電極が定電圧高電位（ＤＣＨ）に電気的に接続し、ソース電極が該論理回路の出力端（Ｖｏｕｔ）に電気的に接続する第１０トランジスタ（Ｔ１０）と、
    ゲート電極が該論理回路の第１入力端（Ａ）に電気的に接続し、ドレイン電極が該論理回路の出力端（Ｖｏｕｔ）に電気的に接続する第１１トランジスタ（Ｔ１１）と、
    ゲート電極が該論理回路の第２入力端（Ｂ）に電気的に接続し、ドレイン電極が該第１１トランジスタ（Ｔ１１）のソース電極に電気的に接続し、ソース電極が定電圧低電位（ＤＣＬ）に電気的に接続するする第１２トランジスタ（Ｔ１２）と、を含み、
    前記第１インバータと、前記第２インバータとが同一であって、かついずれも
    ゲート電極とドレイン電極とのいずれもが定電圧高電位（ＤＣＨ）に電気的に接続し、ソース電極が第１ノード（Ｓ）に電気的に接続する第２１トランジスタ（Ｔ２１）と、
    ゲート電極が該インバータの入力端（Ｖｉｎ）に電気的に接続し、ドレイン電極が第１ノード（Ｓ）に電気的に接続し、ソース電極が第１負電位（ＶＳＳ１）に電気的に接続する第２２トランジスタ（Ｔ２２）と、
    ゲート電極が第１ノード（Ｓ）に電気的に接続し、ドレイン電極が定電圧高電位（ＤＣＨ）に電気的に接続し、ソース電極が該インバータの出力端（Ｖｏｕｔ）に電気的に接続する第２３トランジスタ（Ｔ２３）と、
    ゲート電極が該インバータの入力端（Ｖｉｎ）に電気的に接続し、ドレイン電極が該インバータの出力端（Ｖｏｕｔ）に電気的に接続し、ソース電極が第２ノード（Ｋ）に電気的に接続する第２４トランジスタ（Ｔ２４）と、
    ゲート電極が第３ノード（Ｍ）に電気的に接続し、ドレイン電極が定電圧高電位（ＤＣＨ）に電気的に接続し、ソース電極が第２ノード（Ｋ）に電気的に接続する第２５トランジスタ（Ｔ２５）と、
    ゲート電極が該インバータの入力端（Ｖｉｎ）に電気的に接続し、ドレイン電極が第２ノード（Ｋ）に電気的に接続し、ソース電極が定電圧低電位（ＤＣＬ）に電気的に接続する第２６トランジスタ（Ｔ２６）と、を含む
    ことを特徴とするＮＡＮＤ論理回路。
  4. 請求項３に記載のＮＡＮＤ論理回路において、
    前記第１インバータと前記第２インバータとが、該定電圧高電位（ＤＣＨ）と該定電圧低電位（ＤＣＬ）とを介して回路制御信号を受信する
    ことを特徴とするＮＡＮＤ論理回路。
  5. ＧＯＡ回路のプルダウンホールディング回路に応用される第１インバータと第２インバータと、及び複数のトランジスタを含んでなり、
    該複数のトランジスタが、
    ゲート電極が該第１インバータの出力端に電気的に接続し、ドレイン電極が定電圧高電位（ＤＣＨ）に電気的に接続し、ソース電極が論理回路の出力端（Ｖｏｕｔ）に電気的に接続する第９トランジスタ（Ｔ９）と、
    ゲート電極が該第２インバータの出力端に電気的に接続し、ドレイン電極が定電圧高電位（ＤＣＨ）に電気的に接続し、ソース電極が該論理回路の出力端（Ｖｏｕｔ）に電気的に接続する第１０トランジスタ（Ｔ１０）と、
    ゲート電極が該論理回路の第１入力端（Ａ）に電気的に接続し、ドレイン電極が該論理回路の出力端（Ｖｏｕｔ）に電気的に接続する第１１トランジスタ（Ｔ１１）と、
    ゲート電極が該論理回路の第２入力端（Ｂ）に電気的に接続し、ドレイン電極が該第１１トランジスタ（Ｔ１１）のソース電極に電気的に接続し、ソース電極が定電圧低電位（ＤＣＬ）に電気的に接続するする第１２トランジスタ（Ｔ１２）と、を含み、
    前記第１インバータが、
    ゲート電極とドレイン電極とのいずれもが定電圧高電位（ＤＣＨ）に電気的に接続し、ソース電極が第１ノード（Ｓ）に電気的に接続する第１トランジスタ（Ｔ１）と、
    ゲート電極が該インバータの入力端（Ｖｉｎ）に電気的に接続し、ドレイン電極が第１ノード（Ｓ）に電気的に接続し、ソース電極が第１負電位（ＶＳＳ１）に電気的に接続する第２トランジスタ（Ｔ２）と、
    ゲート電極が第１ノード（Ｓ）に電気的に接続し、ドレイン電極が定電圧高電位（ＤＣＨ）に電気的に接続し、ソース電極が該インバータの出力端（Ｖｏｕｔ）に電気的に接続する第３トランジスタ（Ｔ３）と、
    ゲート電極が該インバータの入力端（Ｖｉｎ）に電気的に接続し、ドレイン電極が該インバータの出力端（Ｖｏｕｔ）に電気的に接続し、ソース電極が第２ノード（Ｋ）に電気的に接続する第４トランジスタ（Ｔ４）と、
    ゲート電極とドレイン電極とのいずれもが定電圧高電位（ＤＣＨ）に電気的に接続し、ソース電極が第３ノード（Ｍ）に電気的に接続する第５トランジスタ（Ｔ５）と、
    ゲート電極が該インバータの入力端（Ｖｉｎ）に電気的に接続し、ドレイン電極が第３ノード（Ｍ）に電気的に接続し、ソース電極が定電圧低電位（ＤＣＬ）に電気的に接続する第６トランジスタ（Ｔ６）と、
    ゲート電極が第３ノード（Ｍ）に電気的に接続し、ドレイン電極が定電圧高電位（ＤＣＨ）に電気的に接続し、ソース電極が第２ノード（Ｋ）に電気的に接続する第７トランジスタ（Ｔ７）と、
    ゲート電極が該インバータの入力端（Ｖｉｎ）に電気的に接続し、ドレイン電極が第２ノード（Ｋ）に電気的に接続し、ソース電極が定電圧低電位（ＤＣＬ）に電気的に接続する第８トランジスタ（Ｔ８）と、含み、
    該第２インバータが、
    ゲート電極とドレイン電極とのいずれもが定電圧高電位（ＤＣＨ）に電気的に接続し、ソース電極が第１ノード（Ｓ）に電気的に接続する第２１トランジスタ（Ｔ２１）と、
    ゲート電極が該インバータの入力端（Ｖｉｎ）に電気的に接続し、ドレイン電極が第１ノード（Ｓ）に電気的に接続し、ソース電極が第１負電位（ＶＳＳ１）に電気的に接続する第２２トランジスタ（Ｔ２２）と、
    ゲート電極が第１ノード（Ｓ）に電気的に接続し、ドレイン電極が定電圧高電位（ＤＣＨ）に電気的に接続し、ソース電極が該インバータの出力端（Ｖｏｕｔ）に電気的に接続する第２３トランジスタ（Ｔ２３）と、
    ゲート電極が該インバータの入力端（Ｖｉｎ）に電気的に接続し、ドレイン電極が該インバータの出力端（Ｖｏｕｔ）に電気的に接続し、ソース電極が第２ノード（Ｋ）に電気的に接続する第２４トランジスタ（Ｔ２４）と、
    ゲート電極が第３ノード（Ｍ）に電気的に接続し、ドレイン電極が定電圧高電位（ＤＣＨ）に電気的に接続し、ソース電極が第２ノード（Ｋ）に電気的に接続する第２５トランジスタ（Ｔ２５）と、
    ゲート電極が該インバータの入力端（Ｖｉｎ）に電気的に接続し、ドレイン電極が第２ノード（Ｋ）に電気的に接続し、ソース電極が定電圧低電位（ＤＣＬ）に電気的に接続する第２６トランジスタ（Ｔ２６）と、を含む
    ことを特徴とするＮＡＮＤ論理回路。
  6. 請求項５に記載のＮＡＮＤ論理回路において、
    前記第１インバータが、該定電圧低電位（ＤＣＬ）と該第１負電位（ＶＳＳ１）を介して回路制御信号を受信し、
    該第２インバータが、該定電圧高電位（ＤＣＨ）と該定電圧低電位（ＤＣＬ）とを介して回路制御信号を受信する
    ことを特徴とするＮＡＮＤ論理回路。
  7. 請求項６に記載のＮＡＮＤ論理回路において、
    前記第１負電位（ＶＳＳ１）と、定電圧低電位（ＤＣＬ）の関係は、次の式１に掲げるとおりである
    ことを特徴とするＮＡＮＤ論理回路。
    （式１）
    定電圧低電位（ＤＣＬ）＜第１負電位（ＶＳＳ１）
  8. 請求項１に記載のＮＡＮＤ論理回路において、
    前記ＮＡＮＤ論理回路が、定電圧高電位（ＤＣＨ）と定電圧低電位（ＤＣＬ）とを介して回路制御信号を受信する
    ことを特徴とするＮＡＮＤ論理回路。
  9. ＧＯＡ回路のプルダウンホールディング回路に応用される第１インバータ及び第２インバータと、
    ゲート電極が該第１インバータの出力端に電気的に接続し、ドレイン電極が定電圧高電位（ＤＣＨ）に電気的に接続し、ソース電極が論理回路の出力端（Ｖｏｕｔ）に電気的に接続する第９トランジスタ（Ｔ９）と、
    ゲート電極が該第２インバータの出力端に電気的に接続し、ドレイン電極が定電圧高電位（ＤＣＨ）に電気的に接続し、ソース電極が該論理回路の出力端（Ｖｏｕｔ）に電気的に接続する第１０トランジスタ（Ｔ１０）と、
    ゲート電極が該論理回路の第１入力端（Ａ）に電気的に接続し、ドレイン電極が該論理回路の出力端（Ｖｏｕｔ）に電気的に接続する第１１トランジスタ（Ｔ１１）と、
    ゲート電極が該論理回路の第２入力端（Ｂ）に電気的に接続し、ドレイン電極が該第１１トランジスタ（Ｔ１１）のソース電極に電気的に接続し、ソース電極が定電圧低電位（ＤＣＬ）に電気的に接続するする第１２トランジスタ（Ｔ１２）と、を含み、
    前記第１インバータと、前記第２インバータとが同一であって、かついずれも
    ゲート電極とドレイン電極とのいずれもが定電圧高電位（ＤＣＨ）に電気的に接続し、ソース電極が第１ノード（Ｓ）に電気的に接続する第１トランジスタ（Ｔ１）と、
    ゲート電極が該インバータの入力端（Ｖｉｎ）に電気的に接続し、ドレイン電極が第１ノード（Ｓ）に電気的に接続し、ソース電極が第１負電位（ＶＳＳ１）に電気的に接続する第２トランジスタ（Ｔ２）と、
    ゲート電極が第１ノード（Ｓ）に電気的に接続し、ドレイン電極が定電圧高電位（ＤＣＨ）に電気的に接続し、ソース電極が該インバータの出力端（Ｖｏｕｔ）に電気的に接続する第３トランジスタ（Ｔ３）と、
    ゲート電極が該インバータの入力端（Ｖｉｎ）に電気的に接続し、ドレイン電極が該インバータの出力端（Ｖｏｕｔ）に電気的に接続し、ソース電極が第２ノード（Ｋ）に電気的に接続する第４トランジスタ（Ｔ４）と、
    ゲート電極とドレイン電極とのいずれもが定電圧高電位（ＤＣＨ）に電気的に接続し、ソース電極が第３ノード（Ｍ）に電気的に接続する第５トランジスタ（Ｔ５）と、
    ゲート電極が該インバータの入力端（Ｖｉｎ）に電気的に接続し、ドレイン電極が第３ノード（Ｍ）に電気的に接続し、ソース電極が定電圧低電位（ＤＣＬ）に電気的に接続する第６トランジスタ（Ｔ６）と、
    ゲート電極が第３ノード（Ｍ）に電気的に接続し、ドレイン電極が定電圧高電位（ＤＣＨ）に電気的に接続し、ソース電極が第２ノード（Ｋ）に電気的に接続する第７トランジスタ（Ｔ７）と、
    ゲート電極が該インバータの入力端（Ｖｉｎ）に電気的に接続し、ドレイン電極が第２ノード（Ｋ）に電気的に接続し、ソース電極が定電圧低電位（ＤＣＬ）に電気的に接続する第８トランジスタ（Ｔ８）と、を含む
    ことを特徴とする酸化物半導体薄膜トランジスタに用いる走査駆動回路。
  10. 請求項９に記載の酸化物半導体薄膜トランジスタに用いる走査駆動回路において、
    前記第１インバータと該第２インバータとが、該定電圧低電位（ＤＣＬ）と該第１負電位（ＶＳＳ１）とを介して回路制御信号を受信する
    ことを特徴とする酸化物半導体薄膜トランジスタに用いる走査駆動回路。
  11. ＧＯＡ回路のプルダウンホールディング回路に応用される第１インバータ及び第２インバータと、
    ゲート電極が該第１インバータの出力端に電気的に接続し、ドレイン電極が定電圧高電位（ＤＣＨ）に電気的に接続し、ソース電極が論理回路の出力端（Ｖｏｕｔ）に電気的に接続する第９トランジスタ（Ｔ９）と、
    ゲート電極が該第２インバータの出力端に電気的に接続し、ドレイン電極が定電圧高電位（ＤＣＨ）に電気的に接続し、ソース電極が該論理回路の出力端（Ｖｏｕｔ）に電気的に接続する第１０トランジスタ（Ｔ１０）と、
    ゲート電極が該論理回路の第１入力端（Ａ）に電気的に接続し、ドレイン電極が該論理回路の出力端（Ｖｏｕｔ）に電気的に接続する第１１トランジスタ（Ｔ１１）と、
    ゲート電極が該論理回路の第２入力端（Ｂ）に電気的に接続し、ドレイン電極が該第１１トランジスタ（Ｔ１１）のソース電極に電気的に接続し、ソース電極が定電圧低電位（ＤＣＬ）に電気的に接続するする第１２トランジスタ（Ｔ１２）と、を含み、
    前記第１インバータと、前記第２インバータとが同一であって、かついずれも
    ゲート電極とドレイン電極とのいずれもが定電圧高電位（ＤＣＨ）に電気的に接続し、ソース電極が第１ノード（Ｓ）に電気的に接続する第２１トランジスタ（Ｔ２１）と、
    ゲート電極が該インバータの入力端（Ｖｉｎ）に電気的に接続し、ドレイン電極が第１ノード（Ｓ）に電気的に接続し、ソース電極が第１負電位（ＶＳＳ１）に電気的に接続する第２２トランジスタ（Ｔ２２）と、
    ゲート電極が第１ノード（Ｓ）に電気的に接続し、ドレイン電極が定電圧高電位（ＤＣＨ）に電気的に接続し、ソース電極が該インバータの出力端（Ｖｏｕｔ）に電気的に接続する第２３トランジスタ（Ｔ２３）と、
    ゲート電極が該インバータの入力端（Ｖｉｎ）に電気的に接続し、ドレイン電極が該インバータの出力端（Ｖｏｕｔ）に電気的に接続し、ソース電極が第２ノード（Ｋ）に電気的に接続する第２４トランジスタ（Ｔ２４）と、
    ゲート電極が第３ノード（Ｍ）に電気的に接続し、ドレイン電極が定電圧高電位（ＤＣＨ）に電気的に接続し、ソース電極が第２ノード（Ｋ）に電気的に接続する第２５トランジスタ（Ｔ２５）と、
    ゲート電極が該インバータの入力端（Ｖｉｎ）に電気的に接続し、ドレイン電極が第２ノード（Ｋ）に電気的に接続し、ソース電極が定電圧低電位（ＤＣＬ）に電気的に接続する第２６トランジスタ（Ｔ２６）と、を含む
    ことを特徴とする酸化物半導体薄膜トランジスタに用いる走査駆動回路。
  12. 請求項１１に記載の酸化物半導体薄膜トランジスタに用いる走査駆動回路において、
    前記第１インバータと該第２インバータとが、該定電圧低電位（ＤＣＬ）と該定電圧低電位（ＤＣＬ）とを介して回路制御信号を受信する
    ことを特徴とする酸化物半導体薄膜トランジスタに用いる走査駆動回路。
  13. ＧＯＡ回路のプルダウンホールディング回路に応用される第１インバータ及び第２インバータと、
    ゲート電極が該第１インバータの出力端に電気的に接続し、ドレイン電極が定電圧高電位（ＤＣＨ）に電気的に接続し、ソース電極が論理回路の出力端（Ｖｏｕｔ）に電気的に接続する第９トランジスタ（Ｔ９）と、
    ゲート電極が該第２インバータの出力端に電気的に接続し、ドレイン電極が定電圧高電位（ＤＣＨ）に電気的に接続し、ソース電極が該論理回路の出力端（Ｖｏｕｔ）に電気的に接続する第１０トランジスタ（Ｔ１０）と、
    ゲート電極が該論理回路の第１入力端（Ａ）に電気的に接続し、ドレイン電極が該論理回路の出力端（Ｖｏｕｔ）に電気的に接続する第１１トランジスタ（Ｔ１１）と、
    ゲート電極が該論理回路の第２入力端（Ｂ）に電気的に接続し、ドレイン電極が該第１１トランジスタ（Ｔ１１）のソース電極に電気的に接続し、ソース電極が定電圧低電位（ＤＣＬ）に電気的に接続するする第１２トランジスタ（Ｔ１２）と、を含み、
    前記第１インバータが、
    ゲート電極とドレイン電極とのいずれもが定電圧高電位（ＤＣＨ）に電気的に接続し、ソース電極が第１ノード（Ｓ）に電気的に接続する第１トランジスタ（Ｔ１）と、
    ゲート電極が該インバータの入力端（Ｖｉｎ）に電気的に接続し、ドレイン電極が第１ノード（Ｓ）に電気的に接続し、ソース電極が第１負電位（ＶＳＳ１）に電気的に接続する第２トランジスタ（Ｔ２）と、
    ゲート電極が第１ノード（Ｓ）に電気的に接続し、ドレイン電極が定電圧高電位（ＤＣＨ）に電気的に接続し、ソース電極が該インバータの出力端（Ｖｏｕｔ）に電気的に接続する第３トランジスタ（Ｔ３）と、
    ゲート電極が該インバータの入力端（Ｖｉｎ）に電気的に接続し、ドレイン電極が該インバータの出力端（Ｖｏｕｔ）に電気的に接続し、ソース電極が第２ノード（Ｋ）に電気的に接続する第４トランジスタ（Ｔ４）と、
    ゲート電極とドレイン電極とのいずれもが定電圧高電位（ＤＣＨ）に電気的に接続し、ソース電極が第３ノード（Ｍ）に電気的に接続する第５トランジスタ（Ｔ５）と、
    ゲート電極が該インバータの入力端（Ｖｉｎ）に電気的に接続し、ドレイン電極が第３ノード（Ｍ）に電気的に接続し、ソース電極が定電圧低電位（ＤＣＬ）に電気的に接続する第６トランジスタ（Ｔ６）と、
    ゲート電極が第３ノード（Ｍ）に電気的に接続し、ドレイン電極が定電圧高電位（ＤＣＨ）に電気的に接続し、ソース電極が第２ノード（Ｋ）に電気的に接続する第７トランジスタ（Ｔ７）と、
    ゲート電極が該インバータの入力端（Ｖｉｎ）に電気的に接続し、ドレイン電極が第２ノード（Ｋ）に電気的に接続し、ソース電極が定電圧低電位（ＤＣＬ）に電気的に接続する第８トランジスタ（Ｔ８）と、含み、
    該第２インバータが、
    ゲート電極とドレイン電極とのいずれもが定電圧高電位（ＤＣＨ）に電気的に接続し、ソース電極が第１ノード（Ｓ）に電気的に接続する第２１トランジスタ（Ｔ２１）と、
    ゲート電極が該インバータの入力端（Ｖｉｎ）に電気的に接続し、ドレイン電極が第１ノード（Ｓ）に電気的に接続し、ソース電極が第１負電位（ＶＳＳ１）に電気的に接続する第２２トランジスタ（Ｔ２２）と、
    ゲート電極が第１ノード（Ｓ）に電気的に接続し、ドレイン電極が定電圧高電位（ＤＣＨ）に電気的に接続し、ソース電極が該インバータの出力端（Ｖｏｕｔ）に電気的に接続する第２３トランジスタ（Ｔ２３）と、
    ゲート電極が該インバータの入力端（Ｖｉｎ）に電気的に接続し、ドレイン電極が該インバータの出力端（Ｖｏｕｔ）に電気的に接続し、ソース電極が第２ノード（Ｋ）に電気的に接続する第２４トランジスタ（Ｔ２４）と、
    ゲート電極が第３ノード（Ｍ）に電気的に接続し、ドレイン電極が定電圧高電位（ＤＣＨ）に電気的に接続し、ソース電極が第２ノード（Ｋ）に電気的に接続する第２５トランジスタ（Ｔ２５）と、
    ゲート電極が該インバータの入力端（Ｖｉｎ）に電気的に接続し、ドレイン電極が第２ノード（Ｋ）に電気的に接続し、ソース電極が定電圧低電位（ＤＣＬ）に電気的に接続する第２６トランジスタ（Ｔ２６）と、を含む
    ことを特徴とする酸化物半導体薄膜トランジスタに用いる走査駆動回路。
  14. 請求項１３に記載の酸化物半導体薄膜トランジスタに用いる走査駆動回路において、
    前記第１インバータが、該定電圧低電位（ＤＣＬ）と該第１負電位（ＶＳＳ１）を介して回路制御信号を受信し、
    該第２インバータが、該定電圧高電位（ＤＣＨ）と該定電圧低電位（ＤＣＬ）とを介して回路制御信号を受信する
    ことを特徴とする酸化物半導体薄膜トランジスタに用いる走査駆動回路。
  15. 請求項１４に記載の酸化物半導体薄膜トランジスタに用いる走査駆動回路において、
    前記第１負電位（ＶＳＳ１）と、定電圧低電位（ＤＣＬ）との関係が次の式２に掲げるとおりである
    ことを特徴とする酸化物半導体薄膜トランジスタに用いる走査駆動回路。
    （式２）
    定電圧低電位（ＤＣＬ）＜第１負電位（ＶＳＳ１）
  16. 請求項９に記載の酸化物半導体薄膜トランジスタに用いる走査駆動回路において、
    前記論理回路が、該定電圧高電位（ＤＣＨ）と該定電圧低電位（ＤＣＬ）とを介して回路制御信号を受信する
    ことを特徴とする酸化物半導体薄膜トランジスタに用いる走査駆動回路。
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