JP4922314B2 - 低電力消費及び小型の容量結合型レベルシフト回路 - Google Patents
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Description
S. C. Tan, et al., Low power CMOS level shifters by bootstrapping technique, Electronics letters, August 2002, Vol. 38, No.16.
入力ポートからの入力信号がゲートを介して印加される、第1極性を有する第1トランジスタと、正の電源と負の電源との間で第1トランジスタと直列接続された、第1極性とは反対極性である第2極性を有する第2トランジスタとを含み、第1トランジスタと第2トランジスタ間の接続ノードが出力ポートであるインバータと、
第1トランジスタのゲートと前記第2トランジスタのゲートとの間に接続されたキャパシタと、
クロック信号とインバータの出力ポート信号を利用して、第2トランジスタの正確なスイッチング動作時点によって前記第2トランジスタのゲートに印加される電圧を正確に調整する電圧調整手段とを含む。
C10 キャパシタ
CLOCK クロック信号
IN 入力電圧信号
OUTb 反転出力信号
N10,N12,N13 N型トランジスタ
P10 P型トランジスタ
VDDH 正(+)の第1電源
VSS 負(−)の第2電源
Claims (7)
- 入力ポートからの入力信号がゲートを介して印加される、第1極性を有する第1トランジスタと、正の電源と負の電源との間で前記第1トランジスタと直列接続された、前記第1極性とは反対極性である第2極性を有する第2トランジスタとを含み、前記第1トランジスタと前記第2トランジスタ間の接続ノードが出力ポートであるインバータと、
前記第1トランジスタのゲートと前記第2トランジスタのゲートとの間に接続されたキャパシタと、
クロック信号と前記インバータの出力ポート信号を利用して、前記第2トランジスタのスイッチング動作時点によって前記第2トランジスタのゲートに印加される電圧を調整する電圧調整手段と、
を含み、
前記電圧調整手段は、
前記インバータの出力ポートにゲートが接続され、ソースが前記負の電源に接続された、第2極性を有する第3トランジスタと、
前記第3トランジスタのドレインにソースが接続され、前記キャパシタと前記第2トランジスタ間の接続ノードにドレインが接続された、クロック信号がゲートに印加される、第2極性を有する第4トランジスタとを含むことを特徴とするレベルシフト回路。 - 前記電圧調整手段は、前記入力信号が下降して遷移された後、前記第2トランジスタのゲートに印加される電圧を所定の電圧レベルに調整することを特徴とする請求項1に記載のレベルシフト回路。
- 前記クロック信号は、前記入力信号が遷移されるときにロウレベルを有し、前記入力信号が遷移された後にハイレベルを有することを特徴とする請求項2に記載のレベルシフト回路。
- 前記第1極性はP型であり、前記第2極性はN型であり、
前記所定の電圧レベルは、前記負の電源の電圧レベルであることを特徴とする請求項3に記載のレベルシフト回路。 - 前記第2トランジスタのゲートに接続された、初期駆動時に前記第2トランジスタのゲートに入力される初期電圧を定義する初期電圧設定手段をさらに含むことを特徴とする請求項1乃至4のいずれか1項に記載のレベルシフト回路。
- 前記初期電圧設定手段は、前記第2トランジスタのゲートと接地との間に形成されたダイオード接続型トランジスタであることを特徴とする請求項5に記載のレベルシフト回路。
- 前記第1〜第4トランジスタ及び前記ダイオード接続型トランジスタは、絶縁基板上に低温ポリシリコーンを利用した薄膜トランジスタで形成されることを特徴とする請求項6に記載のレベルシフト回路。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2006-0013963 | 2006-02-14 | ||
KR1020060013963A KR100711516B1 (ko) | 2006-02-14 | 2006-02-14 | 저전력 및 소면적의 용량 결합형 레벨 시프트 회로 |
PCT/KR2007/000358 WO2007094571A1 (en) | 2006-02-14 | 2007-01-22 | Capacitive coupling type level shift circuit of low power consumption and small size |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009527178A JP2009527178A (ja) | 2009-07-23 |
JP4922314B2 true JP4922314B2 (ja) | 2012-04-25 |
Family
ID=38182355
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008555136A Expired - Fee Related JP4922314B2 (ja) | 2006-02-14 | 2007-01-22 | 低電力消費及び小型の容量結合型レベルシフト回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US7772884B2 (ja) |
JP (1) | JP4922314B2 (ja) |
KR (1) | KR100711516B1 (ja) |
WO (1) | WO2007094571A1 (ja) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102241160B1 (ko) * | 2008-11-28 | 2021-04-16 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치, 표시 장치 및 표시 장치를 포함하는 전자 장치 |
SG169941A1 (en) * | 2009-09-11 | 2011-04-29 | Agency Science Tech & Res | Circuit arrangement |
JP2011124657A (ja) * | 2009-12-08 | 2011-06-23 | Renesas Electronics Corp | 駆動回路 |
CN102332303B (zh) * | 2011-07-13 | 2014-07-23 | 清华大学 | 用于快闪存储器的负电压电平转换电路 |
US8736315B2 (en) | 2011-09-30 | 2014-05-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
KR20130096797A (ko) * | 2012-02-23 | 2013-09-02 | 에스케이하이닉스 주식회사 | 전압 레벨 변환 회로 |
US8975942B2 (en) | 2012-03-01 | 2015-03-10 | Analog Devices, Inc. | System for a clock shifter circuit |
US9306553B2 (en) * | 2013-03-06 | 2016-04-05 | Qualcomm Incorporated | Voltage level shifter with a low-latency voltage boost circuit |
US9325313B2 (en) * | 2014-01-28 | 2016-04-26 | Broadcom Corporation | Low-power level-shift circuit for data-dependent signals |
CN104934012B (zh) | 2015-07-20 | 2018-01-09 | 深圳市华星光电技术有限公司 | 一种多时序生成电路及液晶显示器 |
KR102432460B1 (ko) | 2015-10-26 | 2022-08-17 | 삼성전자주식회사 | 동작 오류를 감소시키는 레벨 변환 회로 |
CN106067804B (zh) * | 2016-08-04 | 2023-04-07 | 成都博思微科技有限公司 | 一种时钟信号的电平位移幅度控制电路 |
US10505541B2 (en) | 2017-08-18 | 2019-12-10 | Qualcomm Incorporated | High-voltage tolerant level shifter using thin-oxide transistors and a middle-of-the-line (MOL) capacitor |
US10367504B1 (en) * | 2018-08-29 | 2019-07-30 | Novatek Microelectronics Corp. | Low power negative voltage level shifter |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5543299B2 (ja) * | 1972-06-01 | 1980-11-05 | ||
US4927222A (en) * | 1986-06-16 | 1990-05-22 | Shiley Incorporated | Dual optical fiber device |
JP3765163B2 (ja) * | 1997-07-14 | 2006-04-12 | ソニー株式会社 | レベルシフト回路 |
JPH1168534A (ja) * | 1997-08-25 | 1999-03-09 | Sony Corp | 高電圧駆動回路 |
KR100301928B1 (ko) * | 1998-09-24 | 2001-10-27 | 윤종용 | 반도체장치의레벨변환기 |
KR100324320B1 (ko) * | 1999-05-12 | 2002-02-16 | 김영환 | 레벨시프트 회로 |
JP2002251174A (ja) * | 2000-11-22 | 2002-09-06 | Hitachi Ltd | 表示装置 |
JP3972735B2 (ja) * | 2001-06-26 | 2007-09-05 | セイコーエプソン株式会社 | レベルシフタ及びそれを用いた電気光学装置 |
JP4326215B2 (ja) * | 2002-12-26 | 2009-09-02 | 株式会社 日立ディスプレイズ | 表示装置 |
KR100500149B1 (ko) * | 2003-07-24 | 2005-07-07 | 엘지.필립스 엘시디 주식회사 | 레벨쉬프터 |
JP4842834B2 (ja) * | 2003-12-09 | 2011-12-21 | ノボザイムス,インコーポレイティド | 糸状菌株における遺伝子の発現を排除するか又は低めるための方法 |
JP3962953B2 (ja) | 2003-12-26 | 2007-08-22 | カシオ計算機株式会社 | レベルシフト回路及び該レベルシフト回路を備えた信号出力回路 |
US7554378B2 (en) * | 2006-07-25 | 2009-06-30 | Supertex, Inc. | Fast DC coupled level translator |
-
2006
- 2006-02-14 KR KR1020060013963A patent/KR100711516B1/ko not_active IP Right Cessation
-
2007
- 2007-01-22 US US12/223,966 patent/US7772884B2/en not_active Expired - Fee Related
- 2007-01-22 JP JP2008555136A patent/JP4922314B2/ja not_active Expired - Fee Related
- 2007-01-22 WO PCT/KR2007/000358 patent/WO2007094571A1/en active Application Filing
Also Published As
Publication number | Publication date |
---|---|
JP2009527178A (ja) | 2009-07-23 |
KR100711516B1 (ko) | 2007-04-27 |
WO2007094571A1 (en) | 2007-08-23 |
US7772884B2 (en) | 2010-08-10 |
US20090219074A1 (en) | 2009-09-03 |
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WO2022160166A1 (zh) | 移位寄存器单元、驱动方法、驱动电路和显示装置 |
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A131 | Notification of reasons for refusal |
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TRDD | Decision of grant or rejection written | ||
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Free format text: JAPANESE INTERMEDIATE CODE: A01 |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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