CN106067804B - 一种时钟信号的电平位移幅度控制电路 - Google Patents

一种时钟信号的电平位移幅度控制电路 Download PDF

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Abstract

本发明公开了一种时钟信号的电平位移幅度控制电路,包括MOS开关电路和工作电路，所述的工作电路包括一个或多个实现电平位移和幅度调整的负载驱动电路；所述MOS开关电路分别与每个负载驱动电路连接。本发明提供了一种时钟信号的电平位移幅度控制电路，将MOS管开关电路和驱动负载的工作电路进行分离，使得在实现电平位移的同时，也能够避免负载中等效电容对MOS管开关电路的影响，整个时钟信号的电平位移电路工作更加稳定，同时，本申请能够对位移后电平的幅度进行控制，使其处于零到最大值之间。

Description

一种时钟信号的电平位移幅度控制电路
技术领域
本发明涉及一种时钟信号的电平位移幅度控制电路。
背景技术
在多电源模拟信号处理电路中，常需要对时钟控制信号进行电平位移，以实现对不同共模电平的模拟信号的控制，如图1所示,在常规的电平位移电路中，利用两个电容电平位移电容C10、C20和两个MOS管M10、M20，再结合倒相器构成电平位移电路，将负载的一端直接接到电容C20与M20漏极的公共端，负载的另一端接地，来实现电平的位移，但是，在负载Cload的等效电容较大时，会存在与电容C20进行分压的情况，导致电容C20与M20漏极的公共端电平幅度降低，M1管导通效果不好，严重情况下出现导通不了情况，使得电路失效；同时，该电路电平位移后无法对电平幅度进行控制，使其处于零到最大值之间。
发明内容
本发明的目的在于克服现有技术的不足，提供一种时钟信号的电平位移幅度控制电路。
本发明的目的是通过以下技术方案来实现的：一种时钟信号的电平位移幅度控制电路，包括MOS开关电路和工作电路，所述的工作电路包括一个或多个实现电平位移和幅度调整的负载驱动电路；所述MOS开关电路分别与每个负载驱动电路连接；
所述的MOS开关电路包括第一MOS管、第二MOS管、第一电容、第二电容和倒相器；第一MOS管和第二MOS管的源极均与第一电平端连接；第一MOS管的栅极与第二MOS管的漏极连接，第一MOS管的漏极与第二MOS管的栅极连接；第一MOS管的漏极还通过第一电容与时钟信号端连接；所述倒相器的输入端与时钟信号端连接，倒相器的输出端通过第二电容与第二MOS管的漏极连接；
所述负载驱动电路包括第三MOS管、第三电容、第四MOS管和第五MOS管；所述第三MOS管的源极与驱动电平端连接，第三MOS管的栅极与第一MOS管的漏极连接，第三MOS管的漏极通过第三电容与倒相器的输出端连接；所述第三MOS管的漏极还与第四MOS管的源极连接，第四MOS管的栅极连接通断控制电平端；第四MOS管的漏极与第五MOS管的源极连接，第五MOS管的漏极接地，第五MOS管的栅极连接时钟信号端。
所述负载驱动电路中，由第四MOS管漏极和第五MOS管源极的公共端输出位移后的电平，供负载工作；第四MOS管漏极和第五MOS管源极的公共端与负载的第一端连接，负载的第二端接地。
所述工作电路中，每个负载驱动电路相同。
所述工作电路中，每个负载驱动电路连接不同的驱动电平端。
本发明的有益效果是：本申请将MOS管开关电路和驱动负载的工作电路进行分离，使得在实现电平位移的同时，也能够避免负载中等效电容对MOS管开关电路的影响，整个时钟信号的电平位移电路工作更加稳定，同时，本申请能够对位移后电平的幅度进行控制，使其处于零到最大值之间。
附图说明
图1为常规电平位移电路的原理图；
图2为本发明实施例一的电路原理图；
图3为本发明实施例一的电平位移效果图；
图4为本发明实施例二的电路原理图；
图5为本发明实施例二的电平位移效果图。
具体实施方式
下面结合附图进一步详细描述本发明的技术方案，但本发明的保护范围不局限于以下所述。
一种时钟信号的电平位移幅度控制电路，包括MOS开关电路和工作电路，所述的工作电路包括一个或多个实现电平位移和幅度调整的负载驱动电路；所述MOS开关电路分别与每个负载驱动电路连接；
所述的MOS开关电路包括第一MOS管M1、第二MOS管M2、第一电容C1、第二电容C2和倒相器F；第一MOS管M1和第二MOS管M2的源极均与第一电平端V1连接；第一MOS管M1的栅极与第二MOS管M2的漏极连接，第一MOS管M1的漏极与第二MOS管M2的栅极连接；第一MOS管M1的漏极还通过第一电容C1与时钟信号端CLK连接；所述倒相器F的输入端与时钟信号端CLK连接，倒相器F的输出端通过第二电容C2与第二MOS管M2的漏极连接；
所述负载驱动电路包括第三MOS管M3、第三电容C3、第四MOS管M4和第五MOS管M5；所述第三MOS管M3的源极与驱动电平端连接，第三MOS管M3的栅极与第一MOS管M1的漏极连接，第三MOS管M1的漏极通过第三电容C3与倒相器F的输出端连接；所述第三MOS管M3的漏极还与第四MOS管M4的源极连接，第四MOS管M4的栅极连接通断控制电平端；第四MOS管M4的漏极与第五MOS管M5的源极连接，第五MOS管M5的漏极接地，第五MOS管M5的栅极连接时钟信号端CLK。
所述负载驱动电路中，由第四MOS管M4漏极和第五MOS管M5源极的公共端输出位移后的电平，供负载工作；第四MOS管M4漏极和第五MOS管M5源极的公共端与负载的第一端连接，负载的第二端接地。
在本申请的实施例一中，所述的工作电路包含一个负载驱动电路时，整个时钟信号的电平位移幅度控制电路如图2所示，
如图3所示，在该实施例中，时钟信号端CLK输入时钟信号电平为0~VDD1，倒相器的电源为VDD1，倒相器输出电平为0~VDD1：
由电平位移电容C1，C2和M1，M2构成一个交叉的位移电路，把时钟信号位移到V1~VDD1+V1电压位置，信号为S1、S2，信号S1用驱动M3，实现S3信号的位移，S3信号也位移到V2~VDD1+V2电压位置。
时钟信号为0，倒相器输出为1，电容C1端电压s1为V1，M2/M3开关断开，C2端电压为VDD1+V1，M1导通，C1充电到V1，C3端电压输出到负载Cload，S4端输出信号为V2+VDD1；在时钟信号为1，倒相器输出为0，C1端电压为VDD1+V1,M2/M3开关导通，电容C2/C3充电到V1，电容C3充电到V2，M4关断，M5开启，S4端输出为0；
故输出的S4可以位移到0~ V2+VDD1。
电容C1，驱动M2/M3，M2/M3的尺寸是很小的，因此C1的值也小，具体的值设计满足条件C1>((VT+V2)*CS1)/(VDD1+V1-VT-V2)，在这里VT为M2/M3的阈值电压，CS1为包括M1的Cds（源漏电容）电容，M2/M3的栅电容，版图后还有寄生电容，C1的值还需要设置的更大,同时需要确保V1-V2<VT,在M3 栅电压为V1时，M3不会出现导通情况。
电容C2，要求驱动M1，因此C2需要满足条件C2>(VT*(CS2))/(VDD1-VT)，在这里VT为M13的阈值电压，CS1为包括M1的gate电容，M2的Cds电容，版图后还有寄生电容，C2的值还需要设置的更大。
如图3所示，对于电容C3，理论上，在合理的情况下，S3信号也位移到V2~VDD1+V2电压位置，对应的S4信号也可以位移到0~VDD1+V2位置，
但是实际上，电容C3，要求驱动Cload，C3的设置需要满足负载时钟信号幅度的要求，C3>(Vout*(CS3+Cload))/(VDD1-Vout)，CS3电容包括M3/M4/M5的Cds电容，在这里可以通过调节C3的设置实现输出幅度最高要求，例如，可调节C3大小，来限制S4信号的最大位移电平。
MOS开关M1/M2/M3，在这里要求满足电荷泄露的补偿要求，电荷泄露时很小的，因此M1/M2/M3的尺寸可以做的很小。
如图4所示，在本申请的实施例二中，当工作电路包括多个负载驱动电路时，形成多电平位移电路；每个负载驱动电路都是相同的，同时，每个负载驱动电路连接不同电平的驱动电平端。
不同的负载驱动电路，由驱动电平端控制，故得到不同的电平位移结果，以供给对应的负载工作，电平位移结果如图5所示，
可以看出，其中一个负载驱动电路接驱动电平端电平为V2时，电平位移到0~VDD1+V2，得到信号s4驱动相应负载工作；另一个负载驱动电路接驱动电平端为Vn时，电平位移到0~VDD1+Vn，得到信号sn1，驱动对应负载工作。

Claims (4)

1.一种时钟信号的电平位移幅度控制电路，其特征在于：包括MOS开关电路和工作电路，所述的工作电路包括一个或多个实现电平位移和幅度调整的负载驱动电路；所述MOS开关电路分别与每个负载驱动电路连接；
所述的MOS开关电路包括第一MOS管、第二MOS管、第一电容、第二电容和倒相器；第一MOS管和第二MOS管的源极均与第一电平端连接；第一MOS管的栅极与第二MOS管的漏极连接，第一MOS管的漏极与第二MOS管的栅极连接；第一MOS管的漏极还通过第一电容与时钟信号端连接；所述倒相器的输入端与时钟信号端连接，倒相器的输出端通过第二电容与第二MOS管的漏极连接；
所述负载驱动电路包括第三MOS管、第三电容、第四MOS管和第五MOS管；所述第三MOS管的源极与驱动电平端连接，第三MOS管的栅极与第一MOS管的漏极连接，第三MOS管的漏极通过第三电容与倒相器的输出端连接；所述第三MOS管的漏极还与第四MOS管的源极连接，第四MOS管的栅极连接通断控制电平端；第四MOS管的漏极与第五MOS管的源极连接，第五MOS管的漏极接地，第五MOS管的栅极连接时钟信号端。
2.根据权利要求1所述的一种时钟信号的电平位移幅度控制电路，其特征在于：所述负载驱动电路中，由第四MOS管漏极和第五MOS管源极的公共端输出位移后的电平，供负载工作；第四MOS管漏极和第五MOS管源极的公共端与负载的第一端连接，负载的第二端接地。
3.根据权利要求1所述的一种时钟信号的电平位移幅度控制电路，其特征在于：所述工作电路中，每个负载驱动电路相同。
4.根据权利要求1所述的一种时钟信号的电平位移幅度控制电路，其特征在于：所述工作电路中，每个负载驱动电路连接不同的驱动电平端。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201338379A (zh) * 2012-03-15 2013-09-16 Univ Nat Chiao Tung 上橋式驅動電路
CN205883195U (zh) * 2016-08-04 2017-01-11 成都博思微科技有限公司 一种时钟信号的电平位移幅度控制电路

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100711516B1 (ko) * 2006-02-14 2007-04-27 한양대학교 산학협력단 저전력 및 소면적의 용량 결합형 레벨 시프트 회로
US7385441B2 (en) * 2006-09-27 2008-06-10 Tpo Displays Corp. Level shifter with reduced power consumption
US9306553B2 (en) * 2013-03-06 2016-04-05 Qualcomm Incorporated Voltage level shifter with a low-latency voltage boost circuit

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201338379A (zh) * 2012-03-15 2013-09-16 Univ Nat Chiao Tung 上橋式驅動電路
CN205883195U (zh) * 2016-08-04 2017-01-11 成都博思微科技有限公司 一种时钟信号的电平位移幅度控制电路

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Low Power CMOS Level Shifters by Bootstrapping Technique;S.C.Tan 等;《Electronics letters》;20020831;第38卷(第16期);第876-878页 *

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