CN115865074B - 电平转换电路、射频开关控制电路和射频前端模组 - Google Patents

Abstract

本申请公开了一种电平转换电路，包括：第一供电端、第二供电端、第三供电端、逻辑转换单元和至少一个电平转换单元，电平转换单元的第一端与第一供电端连接，电平转换单元的第二端与第二供电端连接；逻辑转换单元的第一端与第一供电端连接，逻辑转换单元的第二端与所述第三供电端连接；所述逻辑转换单元，被配置为电平转换单元输出电平信号时，使得电平转换单元的第一端和第二端之间形成开路。在本申请中，将电平转换单元和逻辑转换单元设置为接收来自不同供电端提供的电压，以使得电平转换单元和逻辑转换单元都能够根据接收到的电压信号进行独立正常的进行工作，这样就避免了同一供电电源发生电压波动时，导致逻辑转换单元发生逻辑异常。

Description

电平转换电路、射频开关控制电路和射频前端模组

技术领域

本发明涉及集成电路技术领域，特别是涉及一种电平转换电路、射频开关控制电路和射频前端模组。

背景技术

电平转换电路是一种能够让不同工作电压域的电路模块之间实现高电平与低电平之间的转换或者低电平与高电平之间的转换，从而使得，电压域不同的模块电路之间能够进行通讯，电平转换电路中通常需要两个不同电压域的供电电压，正电压电荷泵和负电压电荷泵为电平转换电路提供相应的正电压和负电压。

目前，电平转换电路广泛的应用于各种控制电路中，例如，射频开关控制电路，在相关射频开关控制电路中，由于负载或者开关的电容电荷转移效应，容易使得提供供电电压的电荷泵在负载切换时发生电压的波动，在某些情况下，这样的波动会容易导致电平转换电路发生逻辑异常。

发明内容

本申请的目的是：提供一种电平电平转换电路、射频开关控制电路和射频前端模组，以解决相关技术中，电平转换电路容易发生逻辑异常的情况。

为了实现上述目的，本申请提供了一种电平转换电路，包括：第一供电端、第二供电端、第三供电端、逻辑转换单元和至少一个电平转换单元，其中，

所述电平转换单元的第一端与第一供电端连接，所述电平转换单元的第二端与所述第二供电端连接，所述电平转换单元的第三端与所述逻辑转换单元连接；

所述逻辑转换单元的第一端与所述第一供电端连接，所述逻辑转换单元的第二端与所述第三供电端连接；所述逻辑转换单元，被配置为所述电平转换单元输出电平信号时，使得所述电平转换单元的第一端和第二端之间形成开路。

进一步，作为优选地，所述第一供电端用于和第一正压电荷泵连接，所述第一正压电荷泵用于提供第一正电压；所述第二供电端用于和与第一负压电荷泵连接，所述第一负电荷用于提供第一负电压；所述第三供电端用于和与第二负压电荷泵连接，所述第二负压电荷泵用于提供第二负电压。

进一步，作为优选地，所述第一负电压的电压值和所述第二负电压的电压值相等或者不相等。

进一步，作为优选地，所述电平转换单元和所述逻辑转换单元包括：至少一个NMOS晶体管和/或至少一个PMOS晶体管。

进一步，作为优选地，所述电平转换电路包括：第一电平转换单元，其中，所述第一电平转换单元包括：第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管，其中，所述第一PMOS晶体管的源极与所述第一供电电源端连接，所述第一PMOS晶体管的栅极与第一控制信号端连接，所述第一PMOS晶体管的漏极与所述第二PMOS晶体管的源极连接；所述第二PMOS晶体管的栅极接地，所述第二PMOS晶体管的漏极与所述第一电平转换单元的输出端连接；所述第一NMOS晶体管的漏极与所述第二PMOS晶体管的漏极连接，所述第一NMOS晶体管的栅极接地，所述第一NMOS晶体管的源极与所述第二NMOS晶体管的漏极连接；所述第二NMOS晶体管的栅极与所述逻辑转换单元的第三端连接，所述第二NMOS晶体管的源极与所述第二供电端连接。

进一步，作为优选地，所述逻辑转换单元，被配置为当所述第一电平转换单元输出高电平信号时，使得所述第二NMOS晶体管不导通。

进一步，作为优选地，所述电平转换电路还包括：第二电平转换单元，其中，所述第二电平转换单元包括：第七PMOS晶体管、第八PMOS晶体管、第五NMOS晶体管和第六NMOS晶体管，其中，所述第七PMOS晶体管的源极与所述第一供电端连接，所述第七PMOS晶体管的栅极与第二控制信号端连接，所述第七PMOS晶体管的漏极与所述第八PMOS晶体管的源极连接；所述第八PMOS晶体管的栅极接地，所述第八PMOS晶体管的漏极与所述第二电平转换单元的输出端连接；所述第五NMOS晶体管的漏极与所述第八PMOS晶体管的漏极连接，所述第五NMOS晶体管的栅极接地，所述第五NMOS晶体管的源极与所述第六NMOS晶体管的漏极连接；所述第六NMOS晶体管的栅极与所述逻辑转换单元第四端连接，所述第六NMOS晶体管的源极与所述第二供电端连接。

进一步，作为优选地，所述逻辑转换单元，被配置为当所述第二电平转换单元输出高电平信号时，使得所述第六NMOS晶体管不导通。

进一步，作为优选地，所述逻辑转换单元包括：第一支路、第二支路和正反馈单元，其中，所述第一支路的第一端与所述第一供电端连接，所述第一支路的第二端与所述正反馈模块的第一端连接；所述第一支路的第一端与所述第一供电端连接，所述第一支路的第二端与所述正反馈模块的第二端连接；所述正反馈单元的第三端接地，所述正反馈模块的第四端与第三供电端连接。

进一步，作为优选地，所述第一支路包括：第三PMOS晶体管、第四PMOS晶体管和第三NMOS晶体管，其中，所述第三PMOS晶体管的源极与所述第一供电端连接，所述第三PMOS晶体管的栅极与第二控制信号端连接，所述第三PMOS晶体管的漏极与所述第四PMOS晶体管的漏极连接；所述第四PMOS晶体管的栅极接地，所述第四PMOS晶体管的漏极与第三NMOS晶体管的漏极连接；所述第三NMOS晶体管的栅极接地，所述第三NMOS晶体管的源极与所述正反馈单元第一端连接。

进一步，作为优选地，所述第二支路包括：第五PMOS晶体管、第六PMOS晶体管和第四NMOS晶体管，其中，所述第五PMOS晶体管的源极与所述第一供电端连接，所述第五PMOS晶体管的栅极与第一控制信号端连接，所述第五PMOS晶体管的漏极与所述第六PMOS晶体管的漏极连接；所述第六PMOS晶体管的栅极接地，所述第六PMOS晶体管的漏极与第四NMOS晶体管的漏极连接；所述第四NMOS晶体管的栅极接地，所述第四NMOS晶体管的源极与所述正反馈单元的第二端连接。

进一步，作为优选地，所述正反馈单元包括第一反相器和第二反相器，其中，所述第一反相器的第一输出端接地，所述第一反相器的第二输入端与第三供电端连接，所述第一反相器的第三输入端与第一电平转换支路和第二电平转换支路连接，所述第一反相器的输出端与所述第二反相器的第三输入端连接；所述第二反相器的第一输出端接地，所述第一反相器的第二输入端与第三供电端连接，所述第一反相器的第三输入端与第第一反相器的输出端连接，所述第二反相器的输出端与所述第一反相器的第三输入端连接。

进一步，作为优选地，所述第一反相器包括第九PMOS晶体管和第七NMOS晶体管，所述第九PMOS晶体管的源极接地，所述第九PMOS晶体管的栅极与第一反相器的第三端连接，所述第九PMOS晶体管的漏极与第一反相器的第四端连接；所述第七NMOS晶体管源极与第三供电端连接，所述第七NMOS晶体管的栅极与第九PMOS晶体管的栅极连接，所述第七NMOS晶体管的漏极与第九PMOS晶体管的漏极连接；其中，所述第一反相器的第三端为输入端，所述第一反相器的第四端为输出端；所述第二反相器包括第十MOS管和第八NMOS晶体管，所述第十PMOS晶体管的源极第三供电端连接，所述第十PMOS晶体管的栅极与第二反相器的第四端连接，所述第十PMOS晶体管的漏极与第二反相器的第三端连接；所述第八NMOS晶体管的源极与接地，所述第八NMOS晶体管的栅极与第十PMOS晶体管的栅极连接，所述第八NMOS晶体管的漏极与第十PMOS晶体管的漏极连接，其中，所述第二反相器的第三端为输入端，所述第二反相器的第四端为输出端。

本申请还提供一种电平转换电路，包括：第一供电端、第二供电端、第三供电端、逻辑转换单元和至少一个电平转换单元，其中，

所述电平转换单元的第一端与第一供电端连接，所述电平转换单元的第二端与所述第二供电端连接，所述电平转换单元的第三端与所述逻辑转换单元连接；

所述逻辑转换单元的第一端与所述第一供电端连接，所述逻辑转换单元的第二端与所述第三供电端连接；

所述第二供电端被配置为接收第一电荷泵提供的第一负电压，所述第三供电端被配置为接收第二电荷泵提供的第二负电压。

进一步，作为优选地，所述电平转换单元包括第二NMOS晶体管，所述逻辑转换单元连接至所述第二NMOS晶体管的栅极。

进一步，作为优选地，所述电平转换单元包括第六NMOS晶体管，所述逻辑转换单元连接至所述第六NMOS晶体管的栅极，所述逻辑转换单元，被配置为使得所述第二NMOS晶体管导通，所述第六NMOS晶体管不导通，或者，所述逻辑转换单元，被配置为使得所述第二NMOS晶体管不导通，所述第六NMOS晶体管导通。

本申请还提供一种射频开关控制电路，包括上述任一项所述的电平转换电路。

本申请还提供一种射频前端模组，包括上述的射频开关控制电路。

本申请实施例一种电平转换电路与现有技术相比，其有益效果在于：

本申请实施例提供的电平转换电路，包括：第一供电端、第二供电端、第三供电端、逻辑转换单元和至少一个电平转换单元，其中，所述电平转换单元的第一端与第一供电端连接，所述电平转换单元的第二端与所述第二供电端连接，所述电平转换单元的第三端与所述逻辑转换单元连接；所述逻辑转换单元的第一端与所述第一供电端连接，所述逻辑转换单元的第二端与所述第三供电端连接；所述逻辑转换单元，被配置为所述电平转换单元输出电平信号时，使得所述电平转换单元的第一端和第二端之间形成开路。本申请提供的电平转换电路，通过将电平转换单元和逻辑转换单元设置为接收来自不同供电端提供的电压，以使得电平转换单元和逻辑转换单元都能够根据接收到的电压信号进行独立正常的进行工作，这样就避免了同一供电电源发生电压波动，导致逻辑转换单元发生逻辑异常，进而导致在电平转换单元在输出电平信号时，使得电平转换单元的第一端和第二端之间形成直流通路。

附图说明

图1是本申请实施例提供的一种电平转换电路的结构示意图；

图2是本申请实施例提供的另一种电平转换电路的结构示意图；

图3是本申请实施例提供的又一种电平转换电路的结构示意图；

图4是本申请实施例提供的逻辑转换单元的结构示意图；

图5是本申请实施例提供的另一种逻辑转换单元的结构示意图；

图6是本申请实施例提供的又一种电平转换电路的结构示意图；

图7是本申请实施例提供的一种射频开关控制电路的结构示意图；

图8是本申请实施例提供的正反馈单元的结构示意图；

图9是本申请实施例提供的另一种正反馈单元的结构示意图。

图中，10、第一供电端；20、第二供电端；30、第三供电端；40、逻辑转换单元；50、电平转换单元；60、第一控制信号端；70、第二控制信号端；41、逻辑控制单元中的第一支路；42、逻辑控制单元中的第一支路；43、正反馈单元；51、第一电平转换单元；51、第一电平转换单元；431、第一反相器；432、第二反相器；P1、第一PMOS晶体管；P2、第二PMOS晶体管；P3、第三PMOS晶体管；P4、第四PMOS晶体管；P5、第五PMOS晶体管；P6、第六PMOS晶体管；P7、第七PMOS晶体管；P8、第八PMOS晶体管；P9、第九PMOS晶体管；P10、第十PMOS晶体管；N1、第一NMOS晶体管；N2、第二NMOS晶体管；N3、第三NMOS晶体管；N4、第四PMOS晶体管；N5、第五NMOS晶体管；N6、第六NMOS晶体管；N7、第七NMOS晶体管；N8、第八NMOS晶体管；OUT1、第一电平转换单元的输出端；OUT2、第二电平转换单元的输出端。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

应当理解的是，本申请能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本申请的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本申请的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

为了彻底理解本申请，将在下列的描述中提出详细的结构及步骤，以便阐释本申请提出的技术方案。本申请的较佳实施例详细描述如下，然而除了这些详细描述外，本申请还可以具有其他实施方式。

如图1所示，本申请实施例提供的一种电平转换电路，包括：第一供电端10、第二供电端20、第三供电端30、逻辑转换单元40和至少一个电平转换单元50。

具体地，可以理解的是，在本实施例中，电平转换电路包括至少一个电平转换单元，需要说明是是，图1中的电平转换单元50的个数仅为参考示意，不用于限制电平转换单元50的数量，例如，电平转换单元50的数量可以是1个、2个和3个等等，在某一具体实施例中，所述电平转换单元的数量是偶数，在某一具体实施例中，所述电平转换单元50的数量是两个。

所述电平转换单元50的第一端与第一供电端10连接，所述电平转换单元50的第二端与所述第二供电端20连接，所述电平转换单元50的第三端与所述逻辑转换单元40连接。

具体的，可以理解的是，在本实施例中，所述第一供电端10通过与第一电荷泵连接，用于为电平转换单元50提供第一电压，所述第一电压可以正电压或者是负电压，所述第二供电端20通过与第二电荷泵连接，用于为电平转换单元50提供第二电压，需要说明的是，所述第一电压和第二电压是两种极性相反的电压，即当第一电压为正电压，第二电压为负电压，或者第一电压为负电压时，第二电压为正电压。

在某一具体实施例中，所述第一电压为正电压，所述第二电压为负电压。

在某一具体实施例中，所述第一电压为正电压，所述第二电压为负电压，且所述第一电压的绝对值和第二电压的绝对值相等。

所述逻辑转换单元40的第一端与所述第一供电端10连接，所述逻辑转换单元40的第二端与所述第三供电端30连接；所述逻辑转换单元40，被配置为所述当所述电平转换单元50输出电平信号时，所述电平转换单元50的第一端和第二端之间形成开路。

在本实施例中，所述第一供电端10接收到第一供电端提供的第一电压，并将所述第一电压传递给逻辑转换单元40的第一端，所述第三供电端30接收到第二电压，并将所述第三电压传递给逻辑转换单元40的第二端，逻辑转换单元40根据第一电压和第三电压的极性以及大小关系，产生相应的控制信号，并将控制信号传递给电平转换单元50，电平转换单元50根据接收到的控制信号，使得所述电平转换单元50输出电平信号时，让电平转换单元50的第一端和第二端之间形成开路。

需要说明的是，在本实施例中，第一电压和第三电压的极性相反的两种电压，即当第一电压为正电压时，第三电压为负电压，或者当第一电压为负电压时，第三电压为正电压。

在某一具体实施例中，第一电压为正电压时，第三电压为负电压。

本实施例提供的电平转换电路，包括：第一供电端、第二供电端、第三供电端、逻辑转换单元和至少一个电平转换单元，其中，所述电平转换单元的第一端与第一供电端连接，所述电平转换单元的第二端与所述第二供电端连接，所述电平转换单元的第三端与所述逻辑转换单元连接；所述逻辑转换单元的第一端与所述第一供电端连接，所述逻辑转换单元的第二端与所述第三供电端连接；所述逻辑转换单元，被配置为所述电平转换单元输出电平信号时，使得所述电平转换单元的第一端和第二端之间形成开路。本申请提供的电平转换电路，通过将电平转换单元和逻辑转换单元设置为接收来自不同供电端提供的电压，以使得电平转换单元和逻辑转换单元都能够根据接收到的电压信号进行独立正常的进行工作，这样就避免了同一供电电源发生电压波动时，导致逻辑转换单元发生逻辑异常，进而导致在电平转换单元在输出电平信号时，使得电平转换单元的第一端和第二端之间形成直流通路，从而导致电荷泵输出电压被直流通路形成的大电流破坏而稳定到一个较低的绝对值。

在某一实施例中，所述第一供电端10用于和第一正压电荷泵连接，所述第一正压电荷泵用于提供第一正电压；所述第二供电端20用于和与第一负压电荷泵连接，所述第一负电荷用于提供第一负电压；所述第三供电端30用于和与第二负压电荷泵连接，所述第二负压电荷泵用于提供第二负电压。

在本实施例中，第一供电端10接收来自第一正压电荷泵提供的第一正电压，并将第一正电压传输给逻辑转换单元40和电压转换单元50，第二供电端20接收来自第一负压电荷泵提供的第一负电压，并将第一负电压传输给电压转换单元50，第三供电端30接收来自第二负压电荷泵提供的第二负电压，并将第二负电压传输给电压转换单元50。

在本实施例中，第一负压电荷泵泵是给电平转换单元50提供第一负电压，第二负压电荷泵是给逻辑转换单元40提供负电压，可以理解是，当第一负压电荷泵发生电压波动时，(例如第一负压电荷泵的电压突然急剧降低或者增大时)，并不会对逻辑转换单元40的工作造成影响。

在某一具体实施例中，当电平转换单元50对外输出电平信号时，由于外接负载的电容效应，使得第一负压电荷泵的电压急剧降低时，所述逻辑转换单元40，使得所述电平转换单元50的第一端和第二端之间形成开路。

在某一实施例中，所述第一负电压的电压值和所述第二负电压的电压值相等或者不相等。

在本实施例中，第一负电压的电压值可以等于第二负电压的电压值，或者，第一负电压的电压值和第二负电压的电压值不相等，例如，第一负电压的电压值大于第二负电压的电压值，或者，第一负电压的电压值小于第二负电压的电压值，需要说明的是，在本实施例中，比较电压值大小时，只考虑电压值的数值大小，不考虑电压的正负性。

在某一具体实施例中，第一负电压的电压值大于第二负电压的电压值。

在某一实施例中，所述电平转换单元50和所述逻辑转换单元40包括：至少一个NMOS晶体管和/或至少一个PMOS晶体管。

在本实施例中，所述电平转换单元50包括至少一个NMOS晶体管和/或至少一个PMOS晶体管，所述逻辑控制单元可以通过控制电平转换单元中任一个NMOS晶体管或者任一个PMOS晶体管不导通，进而使得电平转换单元的第一端和第二端之间形成开路。

在某一实施例中，如图2所示，所述电平转换电路包括：第一电平转换单元51，其中，所述第一电平转换单元51包括：第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管，其中，所述第一PMOS晶体管的源极与所述第一供电电源端连接，所述第一PMOS晶体管的栅极与第一控制信号端60连接，所述第一PMOS晶体管的漏极与所述第二PMOS晶体管的源极连接；所述第二PMOS晶体管的栅极接地，所述第二PMOS晶体管的漏极与所述第一电平转换单元的输出端连接；所述第一NMOS晶体管的漏极与所述第二PMOS晶体管的漏极连接，所述第一NMOS晶体管的栅极接地，所述第一NMOS晶体管的源极与所述第二NMOS晶体管的漏极连接；所述第二NMOS晶体管的栅极与所述逻辑转换单元40的第三端连接，所述第二NMOS晶体管的源极与所述第二供电端20连接。

在本实施例中，所述第一PMOS晶体管的源极与所述第一供电端10连接，所述第一PMOS晶体管的栅极与第一控制信号端60连接，所述第一PMOS晶体管的漏极与所述第二PMOS晶体管的源极连接；需要说明的是，第一控制信号端60输出的是第一电压控制信号，第一供电电源端提供的电压为第一供电电压信号，第一供电电压信号与第一电压控制信号的差值大小，决定了第一PMOS晶体管是否导通，若第一供电电压信号与第一电压控制信号的差值大于第一PMOS晶体管的导通电压，则第一PMOS晶体管导通，反之，则不导通。

在某一实施例中，所述逻辑转换单元40，被配置为当所述第一电平转换单元输出高电平信号时，使得所述第二NMOS晶体管不导通。

在本实施例中，所述逻辑转换单元40，被配置为当所述第一电平转换单元51的输出高电平信号时，使得所述第二NMOS晶体管不导通。

具体地，可以理解的是，由于逻辑转换单元40的第三端与所述第二NMOS晶体管的栅极连接，在本实施例中，通过控制第二NMOS晶体管的栅极的电压，使得所述第二NMOS晶体管的栅极的电压与所述第二NMOS晶体管的源极之间的电压小于第二NMOS晶体管的阈值电压，进而使得第二NMOS晶体管不导通。

在某一实施例中，如图3所示，所述电平转换电路还包括：第二电平转换单元52，其中，所述第二电平转换单元52包括：第七PMOS晶体管、第八PMOS晶体管、第五NMOS晶体管和第六NMOS晶体管，其中，所述第七PMOS晶体管的源极与所述第一供电端10连接，所述第七PMOS晶体管的栅极与第二控制信号端70连接，所述第七PMOS晶体管的漏极与所述第八PMOS晶体管的源极连接；所述第八PMOS晶体管的栅极接地，所述第八PMOS晶体管的漏极与所述第二电平转换单元输出端连接；所述第五NMOS晶体管的漏极与所述第八PMOS晶体管的漏极连接，所述第五NMOS晶体管的栅极接地，所述第五NMOS晶体管的源极与所述第六NMOS晶体管的漏极连接；所述第六NMOS晶体管的栅极与所述逻辑转换单元40第四端连接，所述第六NMOS晶体管的源极与所述第二供电端20连接。

在本实施例中，所述第七PMOS晶体管的源极与所述第一供电端10连接，所述第七PMOS晶体管的栅极与第二控制信号端70连接，所述第七PMOS晶体管的漏极与所述第八PMOS晶体管的源极连接；需要说明的是，第二控制信号端70输出的是第二电压控制信号，第一供电电源端提供的电压为第一供电电压信号，第一供电电压信号与第二电压控制信号的差值大小，决定了第七PMOS晶体管是否导通，若第一供电电压信号与第一供电电压信号与第二电压控制信号的差值大于第七PMOS晶体管的导通电压，则第七PMOS晶体管导通，反之，则不导通。

在某一实施例中，所述逻辑转换单元40，被配置为当所述第二电平转换单元输出高电平信号时，使得所述第六NMOS晶体管不导通。

具体地，可以理解的是，在本实施例中，由于逻辑转换单元40的第四端与所述第六NMOS晶体管的栅极连接，在本实施例中，通过控制第六NMOS晶体管的栅极的电压，使得所述第六NMOS晶体管的栅极的电压与所述第六NMOS晶体管的源极之间的电压小于第六NMOS晶体管的阈值电压，进而使得第六NMOS晶体管不导通。

在某一实施例中，如图4所示，所述逻辑转换单元40包括：第一支路41、第二支路42和正反馈单元43，其中，所述第一支路41的第一端与所述第一供电端10连接，所述第一支路41的第二端与所述正反馈单元43的第一端连接；所述第二支路42的第一端与所述第一供电端10连接，所述第二支路41的第二端与所述正反馈单元43的第二端连接；所述正反馈单元43的第一端与所述逻辑转换单元40的第三端连接，所所述正反馈单元43的第二端与所述逻辑转换单元40的第四端连接，所述正反馈单元43的第三端接地，所述正反馈单元43的第四端与第三供电端30连接。

在某一具体实施例中，如图5所示，所述第一支路41包括：第三PMOS晶体管、第四PMOS晶体管和第三NMOS晶体管，其中，所述第三PMOS晶体管的源极与所述第一供电端10连接，所述第三PMOS晶体管的栅极与第二控制信号端70连接，所述第三PMOS晶体管的漏极与所述第四PMOS晶体管的漏极连接；所述第四PMOS晶体管的栅极接地，所述第四PMOS晶体管的漏极与第三NMOS晶体管的漏极连接；所述第三NMOS晶体管的栅极接地，所述第三NMOS晶体管的源极与所述正反馈单元43第一端连接；所述第二支路42包括：第五PMOS晶体管、第六PMOS晶体管和第四NMOS晶体管，其中，所述第五PMOS晶体管的源极与所述第一供电端10连接，所述第五PMOS晶体管的栅极与第一控制信号端60连接，所述第五PMOS晶体管的漏极与所述第六PMOS晶体管的漏极连接；所述第六PMOS晶体管的栅极接地，所述第六PMOS晶体管的漏极与第四NMOS晶体管的漏极连接；所述第四NMOS晶体管的栅极接地，所述第四NMOS晶体管的源极与所述正反馈单元43的第二端连接。

在某一实施例中，所述电平转换电路的结构如图6所示，在图6中，第一控制信号端60接收到控制信号为第一电压控制信号，第二控制信号端70接收到控制信号为第二电压控制信号，第一电压控制信号和第二电压控制信号的变化方向是相反的，例如，当第一控制信号端60输出的信号从低电平信号转换成高电平信号时，第二控制信号端70输出的信号从高电平转换成低电平的信号，或者，当第一控制信号端60输出的信号从高电平信号转换成低电平信号时，第二控制信号端70输出的信号从低电平转换成高电平的信号。

本实施例以当第一电压控制信号从高电平信号转换成低电平信号时，第二电压控制信号从低电平转换成高电平的信号，进行举例说明，需要说明的是，在本实施例中，第一电压控制信号和第二电压控制信号的高电平信号为-3V,低电平信号为0V,第一供电端10输出的电压为3V,第二供电端20输出的电压为-3V。具体如下：

当第一电压控制信号从高电平信号转换成低电平信号，第二电压控制信号从低电平转换成高电平的信号时，第三PMOS晶体管和第七PMOS晶体管不导通，第一PMOS晶体管和第五PMOS晶体管导通，第二PMOS晶体管和第六PMOS晶体管由于栅极接地，也会发生导通，由于第四NMOS晶体管的源极端的初始状态为低电平信号，而第四NMOS晶体管的栅极接地，从而使得NMOS晶体管也会发生导通，由于第五PMOS晶体管、第六PMOS晶体管和第四NMOS晶体管同时发生导通，且第五PMOS晶体管的源极接第一供电端10，此时，第一供电端10提供的高电平信号会对第四NMOS晶体管的源极端进行充电，使得第四NMOS晶体管的源极端的电压发生抬升，当抬升到-Vth/N4(Vth/N4是第四NMOS晶体管的阈值电压)时，第四NMOS晶体管就会由导通状态变成不导通状态，紧接着，由于正反馈单元43的作用，会使得第四NMOS晶体管的源极端的电压继续抬升到0V，与此同时，第二NMOS晶体管的栅极电压下降到-3V，最终使得第二NMOS晶体管不导通，第四NMOS晶体管导通，结合上文的第一PMOS晶体管、第二PMOS晶体管导通，第一供电端10的电压通过第一PMOS晶体管和第二PMOS晶体管导通到达所述电平转换电路的第一输出端进行输出，所述电平转换电路的第一输出端输出的是第一供电端10提供的正电压信号，第二供电端20的电压通过第六NMOS晶体管和第五NMOS晶体管到达所述电平转换电路的第二输出端，所述电平转换电路的第二输出端输出的是第二供电端20提供的负电压信号，这样就使得所述电平转换电路既能输出正电压信号，又能输出负电压信号，从而使得电平转换电路实现了电平转换的功能。

在某一实施例中，图6所述电平转换电路应用于射频开关控制电路，射频开关控制电路的整体架构图如图7所示，图6所述电平转换电路对应于图7中的第二电平转换电路。

在射频开关控制电路中，电平转换电路用于产生控制射频开关的正电压(VREG)和负电压(VNEG)，射频开关根据产生的正电压和负电压，来进行相应的控制。一般来说，射频开关的控制信号时来自MIPI信号中的GPIO信号,GPIO是一个从0到VIO电压的逻辑控制信号，由于开关的导通阻抗与开启电压、开关的关断容抗和关断电压之间密切相关，因此，需要一个比较大的正电压信号VREG(例如3V、3.5V和3.6V等等)和一个负电压信号VNEG(例如-3V、-3.5V和-3.6V等等)，由于MIPI信号中的GPIO信号达不到上述正电压和负电压的的需求，因此，射频开关控制信号不能直接用MIPI信号中的GPIO信号进行直接控制。

一般而言，射频开关是控制信号需要经过两次电平转换才能够达到控制射频开关的电压需求，第一次将从MIPI信号中获取的0-VIO(MIPI信号中的VIO电压一般是1.8V)电压信号转换成0-VREG电压信号，第二次把0-VREG电压信号转换成VNEG-VREG电压信号。在本实施例提供的电平转换电路，就是应用于0-VREG电压信号转换成VNEG-VREG电压信号的电平转换电路，即图2中的第二电平转换电路。

在本实施例中，当第一电平转换单元51输出高电平信号，第二电平转换单元52输出低电平信号时，需要正反馈单元43在第二NMOS晶体管的栅极电压下降到-3V时，正反馈单元43能够使得第二NMOS晶体管不导通。在相关技术中，由于正反馈单元43、第二NMOS晶体管和第六NMOS晶体管共用一个负电压源，这个负电压源的来自于负压电荷泵，负压电荷泵的驱动能力通常比较弱，通常而言，由于射频开关的尺寸较大，因此，射频开关的栅极存在较大的寄生电容，在开关切换的瞬间(控制电平切换的瞬间)，负电压电荷泵需要经过开关的栅极进行充放电，这会导致负电压电荷泵在切换瞬间有一个向上的抬升，在某些情况下，由于负电压电荷泵抬升过大，这会导致正反馈单元43的工作电压降低而无法正常工作，从而使得正反馈单元43无法关断第二NMOS晶体管，进而使得第一电平转换单元51的第一端和第二端之间形成直流通路，这样会导致射频芯片的功耗增大以及控制逻辑发生异常，在本实施例中，通过给正反馈单元43单独用一个负电压电荷泵(即本申请中的第三供电端30)进行供电，这样就保证了正反馈单元43能够在开关切换的过程中，一直处于正常的工作状态，使得正反馈单元43能够关断第二NMOS晶体管，避免了所述第一电平转换单元51的第一端和第二端之间形成直流通路。

在某一实施例中，如图8所示，所述正反馈单元43包括第一反相器431和第二反相器432，其中，所述第一反相器431的第一输出端接地，所述第一反相器431的第二输入端与第三供电端30连接，所述第一反相器431的第三输入端与第一电平转换支路和第二电平转换支路连接，所述第一反相器431的输出端与所述第二反相器432的第三输入端连接；所述第二反相器432的第一输出端接地，所述第一反相器431的第二输入端与第三供电端30连接，所述第一反相器431的第三输入端与第第一反相器431的输出端连接，所述第二反相器432的输出端与所述第一反相器431的第三输入端连接。

在某一实施例中，所述正反馈单元43的结构如图9所示，所述第一反相器431包括第九PMOS晶体管和第七NMOS晶体管，所述第九PMOS晶体管的源极接地，所述第九PMOS晶体管的栅极与第一反相器431的第三端连接，所述第九PMOS晶体管的漏极与第一反相器431的第四端连接；

所述第七NMOS晶体管源极与第三供电端30连接，所述第七NMOS晶体管的栅极与第九PMOS晶体管的栅极连接，所述第七NMOS晶体管的漏极与第九PMOS晶体管的漏极连接；其中，所述第一反相器431的第三端为输入端，所述第一反相器431的第四端为输出端；

所述第二反相器432包括第十MOS管和第八NMOS晶体管，所述第十PMOS晶体管的源极第三供电端30连接，所述第十PMOS晶体管的栅极与第二反相器432的第四端连接，所述第十PMOS晶体管的漏极与第二反相器432的第三端连接；

所述第八NMOS晶体管的源极与接地，所述第八NMOS晶体管的栅极与第十PMOS晶体管的栅极连接，所述第八NMOS晶体管的漏极与第十PMOS晶体管的漏极连接，其中，所述第二反相器432的第三端为输入端，所述第二反相器432的第四端为输出端。

如图1所示，本申请还提供一种电平转换电路，包括：第一供电端、第二供电端、第三供电端、逻辑转换单元和至少一个电平转换单元。

具体地，可以理解的是，在本实施例中，电平转换电路包括至少一个电平转换单元，需要说明是是，图1中的电平转换单元50的个数仅为参考示意，不用于限制电平转换单元50的数量，例如，电平转换单元50的数量可以是1个、2个和3个等等，在某一具体实施例中，所述电平转换单元的数量是偶数，在某一具体实施例中，所述电平转换单元50的数量是两个。

所述电平转换单元的第一端与第一供电端10连接，所述电平转换单元的第二端与所述第二供电端20连接，所述电平转换单元的第三端与所述逻辑转换单元40连接。

具体的，可以理解的是，在本实施例中，所述第一供电端10通过与第一电荷泵连接，用于为电平转换单元提供第一电压，所述第一电压可以正电压或者是负电压，所述第二供电端20通过与第二电荷泵连接，用于为电平转换单元提供第二电压，需要说明的是，所述第一电压和第二电压是两种极性相反的电压，即当第一电压为正电压，第二电压为负电压，或者第一电压为负电压时，第二电压为正电压。

在某一具体实施例中，所述第一电压为正电压，所述第二电压为负电压。

在某一具体实施例中，所述第一电压为正电压，所述第二电压为负电压，且所述第一电压的绝对值和第二电压的绝对值相等。

所述逻辑转换单元40的第一端与所述第一供电端10连接，所述逻辑转换单元40的第二端与所述第三供电端30连接；所述第二供电端20被配置为接收第一电荷泵提供的第一负电压，所述第三供电端30被配置为接收第二电荷泵提供的第二负电压。

本实施例提供的电平转换电路，包括：第一供电端、第二供电端、第三供电端、逻辑转换单元和至少一个电平转换单元，其中，所述电平转换单元的第一端与第一供电端连接，所述电平转换单元的第二端与所述第二供电端连接，所述电平转换单元的第三端与所述逻辑转换单元连接；所述逻辑转换单元的第一端与所述第一供电端连接，所述逻辑转换单元的第二端与所述第三供电端连接；所述逻辑转换单元，被配置为所述电平转换单元输出电平信号时，使得所述电平转换单元的第一端和第二端之间形成开路。本申请提供的电平转换电路，通过将电平转换单元和逻辑转换单元设置为接收来自不同供电端提供的电压，以使得电平转换单元和逻辑转换单元都能够根据接收到的电压信号进行独立正常的进行工作，这样就避免了在同一供电端的电压信号发生电压波动时，进而导致电平转换单元或者逻辑转换单元发生异常时，从而使得整个电平转换电路发生故障的问题。

在某一实施例中，所述电平转换单元包括第二NMOS晶体管，所述逻辑转换单元连接至所述第二NMOS晶体管的栅极。

在本实施例中，如图2所示，逻辑控制单元40与所述第二NMOS晶体管的栅极连接，用于提供电压控制信号给所述第二NMOS晶体管，使得所述第二NMOS晶体管导通或者不导通。

在某一具体实施例中，所述逻辑控制单元40通过控制第二NMOS晶体管栅极的电压，使得所述第二NMOS晶体管的栅极的电压与所述第二NMOS晶体管的源极之间的电压小于第二NMOS晶体管的阈值电压，进而使得第二NMOS晶体管不导通。

在某一实施例中，所述电平转换单元50包括第六NMOS晶体管，所述逻辑转换单元连接至所述第六NMOS晶体管的栅极，所述逻辑转换单元，被配置为使得所述第二NMOS晶体管导通，所述第六NMOS晶体管不导通，或者，所述逻辑转换单元，被配置为使得所述第二NMOS晶体管不导通，所述第六NMOS晶体管导通。

在本实施例中,如图3所示，逻辑控制单元40分别与第二NMOS晶体管的栅极和第六NMOS晶体管的栅极连接，逻辑控制单元40，用于提供电压控制信号给第二NMOS晶体管的栅极和第六NMOS晶体管，使得第二NMOS晶体管、第六NMOS晶体管导通或者不导通。

在某一具体实施例中，所述逻辑控制单元40通过控制第六NMOS晶体管栅极的电压和第二NMOS晶体管栅极的电压，使得所述第六NMOS晶体管的栅极的电压与所述第六NMOS晶体管的源极之间的电压小于第六NMOS晶体管的阈值电压，并且使得所述第二NMOS晶体管的栅极的电压与所述第二NMOS晶体管的源极之间的电压大于第二NMOS晶体管的阈值电压，进而使得第六NMOS晶体管不导通、第二NMOS晶体管导通。

在某一具体实施例中，所述逻辑控制单元40通过控制第二NMOS晶体管栅极的电压和第六NMOS晶体管栅极的电压，使得所述第二NMOS晶体管的栅极的电压与所述第二NMOS晶体管的源极之间的电压小于第二NMOS晶体管的阈值电压，并且使得所述第六NMOS晶体管的栅极的电压与所述第六NMOS晶体管的源极之间的电压大于第六NMOS晶体管的阈值电压，进而使得第二NMOS晶体管不导通、第六NMOS晶体管导通。

本申请还提供一种射频开关控制电路，包括如上述任一项所述的电平转换电路。

本申请还提供一种射频前端模组，包括如上述的射频开关控制电路。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和替换，这些改进和替换也应视为本发明的保护范围。

Claims (17)

1.一种电平转换电路，其特征在于，包括：第一供电端、第二供电端、第三供电端、逻辑转换单元和至少一个电平转换单元，其中，

所述电平转换单元的第一端与第一供电端连接，所述电平转换单元的第二端与所述第二供电端连接，所述电平转换单元的第三端与所述逻辑转换单元连接；

所述逻辑转换单元的第一端与所述第一供电端连接，所述逻辑转换单元的第二端与所述第三供电端连接；

所述逻辑转换单元，被配置为所述电平转换单元输出电平信号时，使得所述电平转换单元的第一端和第二端之间形成开路。

2.根据权利要求1所述的电平转换电路，其特征在于，所述第一供电端用于和第一正压电荷泵连接，所述第一正压电荷泵用于提供第一正电压；所述第二供电端用于和与第一负压电荷泵连接，所述第一负压电荷泵用于提供第一负电压；所述第三供电端用于和与第二负压电荷泵连接，所述第二负压电荷泵用于提供第二负电压。

3.根据权利要求2所述的电平转换电路，其特征在于，所述第一负电压的电压值和所述第二负电压的电压值相等或者不相等。

4.根据权利要求1所述的电平转换电路，其特征在于，所述电平转换单元和所述逻辑转换单元包括：一个NMOS晶体管和/或至少一个PMOS晶体管。

5.根据权利要求1所述的电平转换电路，其特征在于，所述电平转换电路包括：第一电平转换单元，其中，

所述第一电平转换单元包括：第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管，其中，所述第一PMOS晶体管的源极与所述第一供电电源端连接，所述第一PMOS晶体管的栅极与第一控制信号端连接，所述第一PMOS晶体管的漏极与所述第二PMOS晶体管的源极连接；所述第二PMOS晶体管的栅极接地，所述第二PMOS晶体管的漏极与所述第一电平转换单元的输出端连接；所述第一NMOS晶体管的漏极与所述第二PMOS晶体管的漏极连接，所述第一NMOS晶体管的栅极接地，所述第一NMOS晶体管的源极与所述第二NMOS晶体管的漏极连接；所述第二NMOS晶体管的栅极与所述逻辑转换单元的第三端连接，所述第二NMOS晶体管的源极与所述第二供电端连接。

6.根据权利要求5所述的电平转换电路，其特征在于，所述逻辑转换单元，被配置为当所述第一电平转换单元的输出高电平信号时，使得所述第二NMOS晶体管不导通。

7.根据权利要求5所述的电平转换电路，其特征在于，所述电平转换电路还包括：第二电平转换单元，其中，

所述第二电平转换单元包括：第七PMOS晶体管、第八PMOS晶体管、第五NMOS晶体管和第六NMOS晶体管，其中，所述第七PMOS晶体管的源极与所述第一供电端连接，所述第七PMOS晶体管的栅极与第二控制信号端连接，所述第七PMOS晶体管的漏极与所述第八PMOS晶体管的源极连接；所述第八PMOS晶体管的栅极接地，所述第八PMOS晶体管的漏极与所述第二电平转换单元的输出端连接；所述第五NMOS晶体管的漏极与所述第八PMOS晶体管的漏极连接，所述第五NMOS晶体管的栅极接地，所述第五NMOS晶体管的源极与所述第六NMOS晶体管的漏极连接；所述第六NMOS晶体管的栅极与所述逻辑转换单元的第四端连接，所述第六NMOS晶体管的源极与所述第二供电端连接。

8.根据权利要求7所述的电平转换电路，其特征在于，所述逻辑转换单元，被配置为当所述第二电平转换单元输出高电平信号时，使得所述第六NMOS晶体管不导通。

9.根据权利要求1所述的电平转换电路，其特征在于，所述逻辑转换单元包括：第一支路、第二支路和正反馈单元，其中，

所述第一支路的第一端与所述第一供电端连接，所述第一支路的第二端与所述正反馈单元的第一端连接；

所述第一支路的第一端与所述第一供电端连接，所述第一支路的第二端与所述正反馈单元的第二端连接；

所述正反馈单元的第一端与所述逻辑转换单元的第三端连接，所所述正反馈单元的第二端与所述逻辑转换单元的第四端连接，所述正反馈单元的第三端接地，所述正反馈单元的第四端与第三供电端连接。

10.根据权利要求9所述的电平转换电路，其特征在于，所述第一支路包括：第三PMOS晶体管、第四PMOS晶体管和第三NMOS晶体管，其中，所述第三PMOS晶体管的源极与所述第一供电端连接，所述第三PMOS晶体管的栅极与第二控制信号端连接，所述第三PMOS晶体管的漏极与所述第四PMOS晶体管的漏极连接；所述第四PMOS晶体管的栅极接地，所述第四PMOS晶体管的漏极与第三NMOS晶体管的漏极连接；所述第三NMOS晶体管的栅极接地，所述第三NMOS晶体管的源极与所述正反馈单元第一端连接；所述第二支路包括：第五PMOS晶体管、第六PMOS晶体管和第四NMOS晶体管，其中，所述第五PMOS晶体管的源极与所述第一供电端连接，所述第五PMOS晶体管的栅极与第一控制信号端连接，所述第五PMOS晶体管的漏极与所述第六PMOS晶体管的漏极连接；所述第六PMOS晶体管的栅极接地，所述第六PMOS晶体管的漏极与第四NMOS晶体管的漏极连接；所述第四NMOS晶体管的栅极接地，所述第四NMOS晶体管的源极与所述正反馈单元的第二端连接。

11.根据权利要求9所述的电平转换电路，其特征在于，所述正反馈单元包括第一反相器和第二反相器，其中，

所述第一反相器的第一端接地，所述第一反相器的第二端与第三供电端连接，所述第一反相器的第三端与正反馈单元的第三端连接，所述第一反相器的第四端与正反馈单元的第四端连接；

所述第二反相器的第一端接地，所述第二反相器的第二端与第三供电端连接，所述第一反相器的第三端与正反馈单元的第四端连接，所述第二反相器的第四端与正反馈单元的第三端连接连接。

12.根据权利要求11所述的电平转换电路，其特征在于，所述第一反相器包括第九PMOS晶体管和第七NMOS晶体管，所述第九PMOS晶体管的源极接地，所述第九PMOS晶体管的栅极与第一反相器的第三端连接，所述第九PMOS晶体管的漏极与第一反相器的第四端连接；

所述第七NMOS晶体管源极与第三供电端连接，所述第七NMOS晶体管的栅极与第九PMOS晶体管的栅极连接，所述第七NMOS晶体管的漏极与第九PMOS晶体管的漏极连接；其中，所述第一反相器的第三端为输入端，所述第一反相器的第四端为输出端；

所述第二反相器包括第十PMOS管和第八NMOS晶体管，所述第十PMOS晶体管的源极第三供电端连接，所述第十PMOS晶体管的栅极与第二反相器的第四端连接，所述第十PMOS晶体管的漏极与第二反相器的第三端连接；

所述第八NMOS晶体管的源极与接地，所述第八NMOS晶体管的栅极与第十PMOS晶体管的栅极连接，所述第八NMOS晶体管的漏极与第十PMOS晶体管的漏极连接，其中，所述第二反相器的第三端为输入端，所述第二反相器的第四端为输出端。

13.一种电平转换电路，其特征在于，包括：第一供电端、第二供电端、第三供电端、逻辑转换单元和至少一个电平转换单元，其中，

所述电平转换单元的第一端与第一供电端连接，所述电平转换单元的第二端与所述第二供电端连接，所述电平转换单元的第三端与所述逻辑转换单元连接；

所述逻辑转换单元的第一端与所述第一供电端连接，所述逻辑转换单元的第二端与所述第三供电端连接；

所述第二供电端被配置为接收第一电荷泵提供的第一负电压，所述第三供电端被配置为接收第二电荷泵提供的第二负电压。

14.根据权利要求13所述的电平转换电路，其特征在于，所述电平转换单元包括第二NMOS晶体管，所述逻辑转换单元连接至所述第二NMOS晶体管的栅极。

15.根据权利要求14所述的电平转换电路，其特征在于，所述电平转换单元包括第六NMOS晶体管，所述逻辑转换单元连接至所述第六NMOS晶体管的栅极，所述逻辑转换单元，被配置为使得所述第二NMOS晶体管导通，所述第六NMOS晶体管不导通，或者，所述逻辑转换单元，被配置为使得所述第二NMOS晶体管不导通，所述第六NMOS晶体管导通。

16.一种射频开关控制电路，其特征在于，包括如权利要求1-15任一项所述的电平转换电路。

17.一种射频前端模组，其特征在于，包括如权利要求16所述的射频开关控制电路。