CN110739961A - 电平转换器 - Google Patents

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Abstract

本申请涉及数字集成电路技术领域，具体涉及一种电平转换器，包括：逻辑运算电路、电平转换电路、下电自保持电路和输出电路；逻辑运算电路用于对输入信号进行逻辑运算，并输出控制信号给电平转换电路；电平转换电路用于根据所接收到的控制信号输出电平转换信号；下电自保持电路，下电自保持电路连接在电平转换电路和输出电路之间，用于根据下电信号控制电平转换信号自保持输出。本申请通过逻辑运算电路使得满足特定逻辑关系的输入信号能够控制电平转换电路进行高低电平转换，转换后的电平转换信号经过下电自保持电路，即使电路发出下电信号，电平转换信号仍能够自保持输出，记忆下电前电平转换器的输出电平。

Description

电平转换器
技术领域
本申请涉及数字集成电路技术领域，具体涉及一种电平转换器。
背景技术
所以电平转换器广泛应用于数字电路领域。由于不同的数字电路在协调工作时其电平需要匹配，因此需要通过电平转换器实现电压域的转换。
相关技术电平转换器的性能较为单一，且不具备记忆功能，当电路断电瞬间电平转换器的输出丢失并难以恢复，从而影响集成电路的工作效率。
发明内容
本申请提供了一种电平转换器，可以解决相关技术中电平转换器下电瞬间信息丢失的问题。
一方面，本申请实施例提供了一种电平转换器，电平转换器包括：逻辑运算电路、电平转换电路、下电自保持电路和输出电路；
逻辑运算电路用于对输入信号进行逻辑运算，并输出控制信号给电平转换电路；
电平转换电路用于根据所接收到的控制信号输出电平转换信号；
下电自保持电路，下电自保持电路连接在电平转换电路和输出电路之间，用于根据下电信号控制电平转换信号自保持输出。
可选的，电平转换电路包括第一PMOS管和第二PMOS管；
第一PMOS管和第二PMOS管的源极相连并连接外部高电平信号，第一PMOS管的栅极与第二PMOS管的漏极相连形成电第一结点，第一PMOS管的漏极与第二PMOS管的栅极相连形成第二结点；
第一结点和第二结点分别对应连接逻辑运算电路的第一输出端和第二输出端。
可选的，逻辑运算电路包括第一逻辑运算电路和第二逻辑运算电路；
第一逻辑运算电路包括第一信号输入端和第二信号输入端，第一逻辑运算电路的输出端为逻辑运算电路的第一输出端；
第二逻辑运算电路包括第一信号反相输入端和第二信号反相输入端，第二逻辑运算电路的输出端为逻辑运算电路的第二输出端。
可选的，第一逻辑运算电路为与非门电路，第二逻辑运算电路为或非门电路。
可选的，第一逻辑运算电路包括第一NMOS管和第二NMOS管；
第一NMOS管的源极连接第二NMOS管的漏极，第二NMOS管的源极接地，第一NMOS管的漏极为第一逻辑运算电路的输出端；
第一NMOS管的栅极为第一逻辑运算电路的第一信号输入端，第二NMOS管的栅极为第一逻辑运算电路的第二信号输入端。
可选的，第二逻辑运算电路包括第三NMOS管和第四NMOS管；
第三NMOS管的漏极和第四NMOS管的漏极相连形成第二逻辑运算电路的输出端，第三NMOS管的源极和第四NMOS管的源极相连并接地；
第三NMOS管的栅极为第二逻辑运算电路的第一信号反相输入端，第四NMOS管的栅极为第二逻辑运算电路的第二信号反相输入端。
可选的，输出电路包括串联的第一反相器和第二反相器；第一反相器的输入端为输出电路的输入端，第二反相器的输出端为输出电路的输出端。
可选的，下电自保持电路包括传输控制电路和电平保持电路；
传输控制电路连在电平转换电路的输出端和输出电路的输入端之间，用于控制电平转换电路输出端的通断；
电平保持电路的采集端连接第一反相器的输出端，电平保持电路的输出控制端连接第一反相器的输入端。
可选的，传输控制电路包括第三PMOS管和第五NMOS管；
第三PMOS管的源极和第五NMOS管的源极相连并连在输出电路的输入端，第三PMOS管的漏极和第五NMOS管的漏极相连并连在电平转换电路的输出端；
第三PMOS管的栅极用于连接下电控制信号，第五NMOS管的栅极用于连接反相下电控制信号，下电控制信号与反相下电控制信号的相位相反。
可选的，电平保持电路包括依次串联的第四PMOS管、第五PMOS管、第六NMOS管和第七NMOS管；
第四PMOS管的源极连接外部高电平信号，第四PMOS管的栅极与第七NMOS管的栅极相连形成采集端；
第五PMOS管的漏极和第六NMOS管的漏极相连形成输出控制端；
第五PMOS管的栅极用于连接反相下电控制信号，第六NMOS管用于连接下电控制信号。
本申请技术方案，至少包括如下优点：电平转换器能够避免调用多类芯片，在通过逻辑运算电路使得满足特定逻辑关系的输入信号能够控制电平转换电路进行高低电平转换，转换后的电平转换信号经过下电自保持电路，若下电自保持电路发出下电信号，电平转换信号仍能够自保持输出，避免因电路下电而影响信号的输出。
附图说明
为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请实施例的电路原理框图。
图2是本申请实施例的电路图。
图3是本申请实施例的仿真图。
100.逻辑运算电路，110.第一逻辑运算电路，120.第二逻辑运算电路，200.电平转换电路，300.下电自保持电路，310.传输控制电路，320.电平保持电路。
具体实施方式
下面将结合附图，对本申请中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本申请保护的范围。
在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
此外，下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
本申请提供一种电平转换器，如图1所示，电平转换器包括：逻辑运算电路100、电平转换电路200、下电自保持电路300和输出电路；逻辑运算电路100用于对输入信号进行逻辑运算，并输出控制信号给电平转换电路200；电平转换电路200用于根据所接收到的控制信号输出电平转换信号；下电自保持电路300，下电自保持电路300连接在电平转换电路200和输出电路之间，用于根据下电信号控制电平转换信号自保持输出。
电平转换器在通过逻辑运算电路100使得满足特定逻辑关系的输入信号能够控制电平转换电路200进行高低电平转换，转换后的电平转换信号经过下电自保持电路300，若下电自保持电路300发出下电信号，电平转换信号仍能够自保持输出，避免因电路下电而影响信号的输出。
如图2所示，电平转换电路200包括第一PMOS管P1和第二PMOS管P2；第一PMOS管P1和第二PMOS管P2的源极相连并连接外部高电平信号VDDG，第一PMOS管P1的栅极与第二PMOS管P2的漏极相连形成电第一结点M1，第一PMOS管P1的漏极与第二PMOS管P2的栅极相连形成第二结点M2；第一结点M1和第二结点M2分别对应连接逻辑运算电路100的第一输出端和第二输出端，并且第二结点M2为电平转换电路200的输出端。
若输入信号满足逻辑运算电路100的逻辑关系，则逻辑运算电路100的第一输出端输出低电平，第一结点M1为低电平，第一PMOS管P1导通且第二PMOS管P2截止，因此第二结点M2被拉高为高电平，其电压与外部高电平信号VDDG的电压一致，可选地，VDDG的电压为1.2V，从而通过调节VDDG的大小可以实现电压域的转换。同样地，若输入信号不满足逻辑运算电路100的逻辑关系，则逻辑运算电路100的第二输出端输出低电平，第二结点M2为低电平，第二PMOS管P2导通且第一PMOS管P1截止。
逻辑运算电路100包括第一逻辑运算电路110和第二逻辑运算电路120；第一逻辑运算电路110包括第一信号输入端A和第二信号输入端B，第一逻辑运算电路110的输出端为逻辑运算电路100的第一输出端；第二逻辑运算电路120包括第一信号反相输入端AB和第二信号反相输入端BB，第二逻辑运算电路120的输出端为逻辑运算电路100的第二输出端。
当第一信号输入端A输入的信号与第二信号输入端B输入的信号同时为高电平的时候逻辑运算电路100的第一输出端输出低电平，其逻辑运算电路100的第二输出端输出高电平，即第一逻辑运算电路110的输出端输出低电平，第二逻辑运算电路120的输出端输出高电平；可选地，第一逻辑运算电路110为与非门电路，第二逻辑运算电路120为或非门电路。且第一信号输入端A输入的信号与第一信号反相输入端AB输入的信号互为反相，第二信号输入端B输入的信号与第二信号反相输入端AB输入的信号互为反相，能够使得通过控制两个输入信号的逻辑关系使得第一PMOS管P1和第二PMOS管P2交替导通，从而控制电平转换电路200输出电平转换信号。
第一逻辑运算电路110包括第一NMOS管N1和第二NMOS管N2；第一NMOS管N1的源极连接第二NMOS管N2的漏极，第二NMOS管N2的源极接地，第一NMOS管N1的漏极为第一逻辑运算电路110的输出端；第一NMOS管N1的栅极为第一逻辑运算电路110的第一信号输入端A，第二NMOS管N2的栅极为第一逻辑运算电路110的第二信号输入端B。
第一NMOS管N1和第二NMOS管N2串联，并且第一NMOS管N1的漏极为第一逻辑运算电路110的输出端；当且仅当第一信号输入端A和第二信号输入端B均输入高电平时，第一NMOS管N1的漏极为低电平，从而第一PMOS管P1导通，第二结点M2为高电平。通过少量的MOS管实现与非门电路，能够减小版图面积，避免产生电路延时路径。
第二逻辑运算电路120包括第三NMOS管N3和第四NMOS管N4；第三NMOS管N3的漏极和第四NMOS管N4的漏极相连形成第二逻辑运算电路120的输出端，第三NMOS管N3的源极和第四NMOS管N4的源极相连并接地；第三NMOS管N3的栅极为第二逻辑运算电路120的第一信号反相输入端AB，第四NMOS管N4的栅极为第二逻辑运算电路120的第二信号反相输入端AB。
第三NMOS管N3和第四NMOS管N4并联，当第一信号反相输入端AB或第二信号反相输入端AB输入高电平时，第二结点M2为低电平，第一PMOS管P1导通。通过少量的MOS管实现或非门电路，能够减小版图面积，避免产生电路延时路径。
输出电路包括串联的第一反相器D1和第二反相器D2；第一反相器D1的输入端为输出电路的输入端，第二反相器D2的输出端为输出电路的输出端。下电自保持电路300包括传输控制电路310和电平保持电路320；传输控制电路310连在电平转换电路200的输出端和输出电路的输入端之间，用于控制电平转换电路200输出端的通断；电平保持电路320的采集端M4连接第一反相器D1的输出端，电平保持电路320的输出控制端M3连接第一反相器D1的输入端。
电平保持电路320并联在第一反相器D1的两端，当传输控制电路310控制电平转换电路200输出端断路时，电平保持电路320与第一反相器D1共同实现信号自锁功能，从而能够保持在电平转换电路200输出端断路时，能够电平转换器仍能够输出断路前的电平信号。
传输控制电路310包括第三PMOS管P3和第五NMOS管N5；第三PMOS管P3的源极和第五NMOS管N5的源极相连并连在输出电路的输入端，第三PMOS管P3的漏极和第五NMOS管N5的漏极相连并连在电平转换电路200的输出端；第三PMOS管P3的栅极用于连接下电控制信号SLEEP，第五NMOS管N5的栅极用于连接反相下电控制信号SLEEPB，下电控制信号SLEEP与反相下电控制信号SLEEPB的相位相反。
当下电控制信号SLEEP为高电平时，反相下电控制信号SLEEPB为低电平，因此第三PMOS管P3和第五NMOS管N5均截至，从而电平转换电路200输出端断路，在电平转换电路200输出端断路时的初始状态第一反相器D1的输入端为高电平，经第一反相器D1和第二反相器D2两次反相后电平转换器输出仍为高电平，且由于电平保持电路320与第一反相器D1共同实现信号自锁功能，在电平转换电路200输出端断路后能够第一反相器D1的输入端仍保持为高电平，从而电平转换器输出仍保持为高电平。同样地，当在电平转换电路200输出端断路时的初始状态第一反相器D1的输入端为低电平，经第一反相器D1和第二反相器D2两次反相后电平转换器输出仍为低电平，且由于电平保持电路320与第一反相器D1共同实现信号自锁功能，在电平转换电路200输出端断路后能够第一反相器D1的输入端仍保持为低电平，从而电平转换器输出仍保持为低电平。
电平保持电路320包括依次串联的第四PMOS管P4、第五PMOS管P5、第六NMOS管N6和第七NMOS管N7；第四PMOS管P4的源极连接外部高电平信号，第四PMOS管P4的栅极与第七NMOS管N7的栅极相连形成采集端M4；第五PMOS管P5的漏极和第六NMOS管N6的漏极相连形成输出控制端M3；第五PMOS管P5的栅极用于连接反相下电控制信号SLEEPB，第六NMOS管N6用于连接下电控制信号SLEEP。
下电时，下电控制信号SLEEP为高电平，反相下电控制信号SLEEPB为低电平，即第五PMOS管P5和第六NMOS管N6均导通，第四PMOS管P4和第七NMOS管N7形成一组反相器，由于其并联在第一反相器D1的两端，从而输出控制端M3到采集端M4再到控制端M3形成自锁循环，从而能够保持输出控制端M3初始电平的状态，且输出控制端M3初始电平的状态为下电自保持电路300下电时刻输出控制端M3的电平状态，从而能够在下电后电平转换信号自保持输出。
图3为本申请的仿真图，如图3所示，A表示第一信号输入端A在时域上的电压信号；B表示第二信号输入端B在时域上的电压信号；X表示电平转换器的输出端X在时域上的电压信号；SLEEP表示下电控制信号SLEEP在时域上的电压；VDDL表示第一信号输入端A和第二信号输入端B分别经过反相器得到第一信号反相输入端AB和第二信号反相输入端BB的过程中，施加给反相器的外部低电平信号VDDL的电压；
T1时间段内，第一信号输入端A输入的信号为高电平，第二信号输入端输入的信号为低电平，下电控制信号SLEEP为低电平即传输控制电路310为通路，外部高电平信号VDDG位高电平，本申请电平转换器的输出端X输出低电平；VDDH表示外部高电平信号的电压；M3表示电平保持电路的输出控制端M3的电压，M4表示电平保持电路的采集端M4的电压。
在T2时间段内第一信号输入端A输入的信号为高电平，第二信号输入端输入的信号为高电平，下电控制信号SLEEP为低电平即传输控制电路310为通路，外部高电平信号VDDG位高电平，本申请电平转换器的输出端X输出高电平；
在T3时间段内第一信号输入端A输入的信号为低电平，第二信号输入端输入的信号为高电平，下电控制信号SLEEP为高电平即传输控制电路310为断路，外部高电平信号VDDG位高电平，本申请电平转换器的输出端X输出低电平；在T4时间段内第一信号输入端A输入的信号为高电平，第二信号输入端输入的信号为高电平，下电控制信号SLEEP为高电平即传输控制电路310为断路，外部高电平信号VDDG位高电平，本申请电平转换器的输出端X自保持T3时间段的电平输出，即电平转换器的输出端X输出低电平；
在T5时间段内第一信号输入端A输入的信号为高电平，第二信号输入端输入的信号为高电平，下电控制信号SLEEP为低电平即传输控制电路310为通路，外部高电平信号VDDG位高电平，本申请电平转换器的输出端X输出高电平；在T6时间段内第一信号输入端A输入的信号为高电平，第二信号输入端输入的信号为高电平，下电控制信号SLEEP为高电平即传输控制电路310为断路，外部高电平信号VDDG位高电平，本申请电平转换器的输出端X自保持T5时间段的电平输出，即电平转换器的输出端X输出高电平；
在T7时间段内，电平转换器的输出端X本应自保持在前时间段的高电平输出，由于外部高电平信号VDDG位低电平，因此电平转换器的输出端X电压下降。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本申请创造的保护范围之中。

Claims (10)

1.一种电平转换器，其特征在于，所述电平转换器包括：逻辑运算电路、电平转换电路、下电自保持电路和输出电路；
所述逻辑运算电路用于对输入信号进行逻辑运算，并输出控制信号给所述电平转换电路；
所述电平转换电路用于根据所接收到的控制信号输出电平转换信号；
下电自保持电路，所述下电自保持电路连接在所述电平转换电路和输出电路之间，用于根据下电信号控制所述电平转换信号自保持输出。
2.如权利要求1所述的电平转换器，其特征在于，所述电平转换电路包括第一PMOS管和第二PMOS管；
所述第一PMOS管和第二PMOS管的源极相连并连接外部高电平信号，所述第一PMOS管的栅极与所述第二PMOS管的漏极相连形成电第一结点，所述第一PMOS管的漏极与所述第二PMOS管的栅极相连形成第二结点；
所述第一结点和第二结点分别对应连接所述逻辑运算电路的第一输出端和第二输出端。
3.如权利要求2所述的电平转换器，其特征在于，所述逻辑运算电路包括第一逻辑运算电路和第二逻辑运算电路；
所述第一逻辑运算电路包括第一信号输入端和第二信号输入端，所述第一逻辑运算电路的输出端为所述逻辑运算电路的第一输出端；
所述第二逻辑运算电路包括第一信号反相输入端和第二信号反相输入端，所述第二逻辑运算电路的输出端为所述逻辑运算电路的第二输出端。
4.如权利要求3所述的电平转换器，其特征在于，所述第一逻辑运算电路为与非门电路，所述第二逻辑运算电路为或非门电路。
5.如权利要求3或4所述的电平转换器，其特征在于，所述第一逻辑运算电路包括第一NMOS管和第二NMOS管；
所述第一NMOS管的源极连接所述第二NMOS管的漏极，所述第二NMOS管的源极接地，所述第一NMOS管的漏极为所述第一逻辑运算电路的输出端；
所述第一NMOS管的栅极为所述第一逻辑运算电路的第一信号输入端，第二NMOS管的栅极为所述第一逻辑运算电路的第二信号输入端。
6.如权利要求3至5中任意一项权利要求所述的电平转换器，其特征在于，所述第二逻辑运算电路包括第三NMOS管和第四NMOS管；
所述第三NMOS管的漏极和第四NMOS管的漏极相连形成所述第二逻辑运算电路的输出端，第三NMOS管的源极和第四NMOS管的源极相连并接地；
所述第三NMOS管的栅极为所述第二逻辑运算电路的第一信号反相输入端，所述第四NMOS管的栅极为所述第二逻辑运算电路的第二信号反相输入端。
7.如权利要求1中任意一项权利要求所述的电平转换器，其特征在于，所述输出电路包括串联的第一反相器和第二反相器；所述第一反相器的输入端为所述输出电路的输入端，所述第二反相器的输出端为所述输出电路的输出端。
8.如权利要求7中任意一项权利要求所述的电平转换器，其特征在于，所述下电自保持电路包括传输控制电路和电平保持电路；
所述传输控制电路连在所述电平转换电路的输出端和所述输出电路的输入端之间，用于控制电平转换电路输出端的通断；
所述电平保持电路的采集端M4连接所述第一反相器的输出端，电平保持电路的输出控制端M3连接所述第一反相器的输入端。
9.如权利要求8中任意一项权利要求所述的电平转换器，其特征在于，所述传输控制电路包括第三PMOS管和第五NMOS管；
所述第三PMOS管的源极和所述第五NMOS管的源极相连并连在所述输出电路的输入端，所述第三PMOS管的漏极和所述第五NMOS管的漏极相连并连在所述电平转换电路的输出端；
所述第三PMOS管的栅极用于连接下电控制信号，所述第五NMOS管的栅极用于连接反相下电控制信号，所述下电控制信号与所述反相下电控制信号的相位相反。
10.如权利要求8中任意一项权利要求所述的电平转换器，其特征在于，所述电平保持电路包括依次串联的第四PMOS管、第五PMOS管、第六NMOS管和第七NMOS管；
所述第四PMOS管的源极连接外部高电平信号，第四PMOS管的栅极与所述第七NMOS管的栅极相连形成所述采集端；
第五PMOS管的漏极和第六NMOS管的漏极相连形成所述输出控制端；
所述第五PMOS管的栅极用于连接所述反相下电控制信号，所述第六NMOS管用于连接所述下电控制信号。
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