CN114142834A - 电平转换锁存器和电平切换器 - Google Patents

Abstract

本发明公开了一种电平转换锁存器和电平切换器，电平转换锁存器包括两个输入电路和交叉耦合对；其锁存速度快，支持复杂逻辑信号输入即多个输入的组合，同时电路结构简单，输入电路不需要额外复杂的逻辑门电路组合，能够节省器件数量和电路面积；本申请中的电平切换器由所述电平转换锁存器等构成，继承其锁存速度快的优点，具有开关控制延时短、速度快的特点，同时通过所产生的非交叠时钟控制开关管，能够保证被控制开关管的不同时导通，避免电路异常工作。

Description

电平转换锁存器和电平切换器

技术领域

本发明涉及一种集成电路技术，更具体地说，涉及一种电平转换锁存器和电平切换器。

背景技术

图1为现有技术中的一种电平转换锁存器，该电路为单输入信号，如果要实现多输入控制最终的输出，需要在前级增加额外的数字逻辑组合；对于信号INB需要额外的一个反相器，对于IND需要额外的两个反向器驱动；需要SR逻辑门锁存器作为中间级接收两个互补的逻辑输入，逻辑门数量较多。因此，如何提出一种支持输入多个复杂逻辑信号组合的输入，同时不需要额外逻辑门电路组合，能够节省器件数量和电路面积的电平转换锁存器，已成为本领域技术人员亟待解决的问题之一。

发明内容

有鉴于此，本发明提供了一种电平转换锁存器和功率转换器非交叠时钟开关控制电路电平切换器，以支持输入多个复杂逻辑信号组合的输入，同时能够节省器件数量和电路面积。

第一方面，本发明提供一种电平转换锁存器，包括：第一输入电路，接收至少一个输入信号，根据其所有输入信号生成第一逻辑；

第二输入电路，接收至少一个输入信号，根据其所有输入信号生成第二逻辑；

交叉耦合对，其复位端口接收所述第一逻辑，置位端口接收所述第二逻辑，根据所述第一逻辑和第二逻辑高低电平的取值不同，输出对应的逻辑高电平或逻辑低电平；

其中，所述电平转换锁存器的输出逻辑由所述交叉耦合对的输出逻辑决定。

可选地，所述第一逻辑和所述第二逻辑不同时为低电平。

可选地，当所述第一逻辑和所述第二逻辑同时为高电平时，所述交叉耦合对的输出逻辑保持不变。

可选地，当所述第一逻辑和所述第二逻辑为不同的电平时，所述交叉耦合对的输出逻辑具有预定电平。

可选地，当所述第一逻辑为低电平，所述第二逻辑为高电平时，所述交叉耦合对输出为逻辑低电平；当所述第一逻辑为高电平，所述第二逻辑为低电平时，所述交叉耦合对输出为逻辑高电平。

可选地，当所述第一逻辑由高电平转换为低电平，所述第二逻辑保持高电平时，所述第一逻辑从所述复位端口到达所述电平转换锁存器输出端口的信号延迟时间为第一延迟；当所述第一逻辑保持高电平，所述第二逻辑由高电平转换为低电平时，所述第二逻辑从所述置位端口到达所述电平转换锁存器输出端口的信号延迟时间为第二延迟，所述第一延迟和所述第二延迟不同。

可选地，所述交叉耦合对包括两个交叉连接的PMOS晶体管：第一PMOS管和第二PMOS管，各个晶体管的栅极连接另一个晶体管的漏极；各个晶体管的源极连接电源电压；其中所述第一PMOS管的漏极为所述复位端口，所述第二PMOS管的漏极为所述置位端口，所述第一PMOS管的漏极同时为所述交叉耦合对的输出端口。

可选地，所述第一输入电路包括四个NMOS晶体管：第一NMOS管～第四NMOS管，其中所述第一NMOS管、所述第二NMOS管及所述第四NMOS管依次串联，所述第一NMOS管的源极和参考地连接，所述第四NMOS管的漏极和所述交叉耦合对的其中一个输入端口连接；所述第三NMOS管并联在所述第一NMOS管的源极和所述第二NMOS管的漏极之间；所述第四NMOS管的栅极和供电电压连接。

可选地，所述第二输入电路包括三个NMOS晶体管，其中两个晶体管并联后和第三个NMOS管串联于参考地和置位端口之间。

可选地，所述电平转换锁存器还包括重建电路；

所述重建电路接收所述交叉耦合对的输出信号，用来对接收到的信号进行转换重建，输出重建信号。

可选地，所述电平转换锁存器还包括反相器；

所述反相器连接于所述交叉耦合对和所述重建电路之间，用来对接收到的信号进行取反后输出。

可选地，所述重建电路为锁存器。

可选地，所述重建电路包括两个背对背的反相器构成锁存器，对重建电路接收到的信号进行取反和锁存。

可选地，所述电平转换单元还包括输出缓冲电路，所述输出缓冲电路耦接所述交叉耦合对的输出端，用来增强对输出负载的驱动能力。

可选地，所述输出缓冲电路包括2*N个串联的反相单元，其中，N为大于等于1的自然数。

更可选地，所述第一输入电路和所述第二输入电路中的晶体管的栅极驱动电压为第一电压，所述电平转换锁存器中除输入电路的其他晶体管的参考电源电压为第二电压，所述第一电压小于或等于所述第二电压。

第二方面，本发明提供一种电平切换器，包括：两个相串联的开关管：第一开关管和第二开关管，及两个如权利要求1所述的电平转换锁存器：第一电平转换锁存器和第二电平转换锁存器，所述第一开关管和所述第二开关管的公共端为所述电平切换器的输出端；

所述第一电平转换锁存器的输出信号驱动所述第一开关管；所述第二电平转换锁存器的输出信号驱动所述第二开关管；

所述第一电平转换锁存器和所述第二电平转换锁存器的输出信号互补并存在非交叠时间，使得所述第一开关管和所述第二开关管不同时导通。

可选地，在同一时刻，所述第一电平转换锁存器的第一逻辑和所述第二电平转换锁存器的第二逻辑相同，所述第一电平转换锁存器的第二逻辑和所述第二电平转换锁存器的第一逻辑相同。

可选地，所述电平切换器还包括反相器，所述反相器对所述第一电平转换锁存器的输出进行取反后驱动所述第一开关管。

可选地，所述第一开关管和所述第二开关管的型号不同；所述第一开关管为P型晶体管，所述第二开关管为N型晶体管；所述第一开关管的源极与参考电源电压连接，漏极和所述第二开关管的漏极连接，为所述电平切换器的输出端口；所述第二开关管的源极和参考地连接。

本申请具有以下优点：

1本申请的电平转换锁存器支持输入多个复杂逻辑信号组合的输入；

2与现有技术相比，在实现相同的逻辑功能时，本申请的电平转换锁存器的电路结构简单，能够节省器件和空间；

3本申请的电平转换锁存器的输入电路结构简单，采用低耐压管，从而锁存速度快；

4本申请的电平切换器继承电平转换锁存器的锁存速度快的优点，具有开关控制延时短、速度快的优点；

5本申请中的电平切换器具有非交叠时钟控制，能够实现两个开关管的不同时导通。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为现有技术中的电平转换锁存器的电路结构图；

图2为现有技术对应的输入电路的示意图；

图3为本发明的电平转换锁存器的电路结构图；

图4为本发明的电平转换锁存器中交叉耦合对的真值表；

图5为本发明的电平转换锁存器的一种信号流向示意图；

图6为本发明的电平转换锁存器的另一种信号流向示意图；

图7为本发明的电平转换锁存器的仿真结果；

图8为本发明的电平切换器的电路结构图；

图9为本发明的电平切换器的工作波形图。

具体实施方式

以下基于实施例对本发明进行描述，但是本发明并不仅仅限于这些实施例。在下文对本发明的细节描述中，详尽描述了一些特定的细节部分。对本领域技术人员来说没有这些细节部分的描述也可以完全理解本发明。为了避免混淆本发明的实质，公知的方法、过程、流程、元件和电路并没有详细叙述。

此外，本领域普通技术人员应当理解，在此提供的附图都是为了说明的目的，并且附图不一定是按比例绘制的。

同时，应当理解，在以下的描述中，“电路”是指由至少一个元件或子电路通过电气连接或电磁连接构成的导电回路。当称元件或电路“连接到”另一元件或称元件/电路“连接在”两个节点之间时，它可以是直接耦接或连接到另一元件或者可以存在中间元件，元件之间的连接可以是物理上的、逻辑上的、或者其结合。相反，当称元件“直接耦接到”或“直接连接到”另一元件时，意味着两者不存在中间元件。

除非上下文明确要求，否则整个说明书和权利要求书中的“包括”、“包含”等类似词语应当解释为包含的含义而不是排他或穷举的含义；也就是说，是“包括但不限于”的含义。

在本发明的描述中，需要理解的是，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性。此外，在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。

实施例一

本实施例提供一种电平转换锁存器，如图3所示，所述电平转换锁存器包括交叉耦合对13，重建电路15，输出缓冲电路16和两个输入电路：第一输入电路11和第二输入电路12；每个输入电路具有至少一个输入端口，根据输入信号，产生一个输出信号，其中，所述第一输入电路11的输出为第一逻辑S1，所述第二输入电路12的输出为第二逻辑S2；

作为示例，所述第一输入电路11包括四个NMOS晶体管：第一NMOS管MN1～第四NMOS管MN4，其中所述第一NMOS管MN1、所述第二NMOS管MN2及所述第四NMOS管MN4依次串联，所述第一NMOS管MN1的源极和参考地连接，所述第四NMOS管MN4的漏极和所述交叉耦合对13的其中一个输入端口连接；所述第三NMOS管MN3并联在所述第一NMOS管MN1的源极和所述第二NMOS管MN2的漏极之间；所述第一NMOS管MN1，所述第二NMOS管MN2和所述第三NMOS管MN4的栅极分别连接输入信号A，B和C，所述第四NMOS管MN4的栅极连接所述第一电压；从而使得第一输入电路11输出的第一逻辑S1＝not((A and B)or C)。

所述第二输入电路12包括三个NMOS晶体管:第五NMOS管MN5～第七NMOS管MN7，其中第五NMOS管MN5和第六NMOS管MN6管并联后和第七NMOS管MN7串联连接于参考地和所述交叉耦合对13的另一个输入端口之间，其中，第五NMOS管MN5和第六NMOS管MN6的栅极分别连接输入信号D和E，第七NMOS管MN7的栅极连接所述第一电压，从而使得所述第二输入电路12输出的第二逻辑S2＝not(D or E)。

需要说明的是，所述第一输入电路11和所述第二输入电路12的组成包括但不限于本实施例所列举，任意能够根据一个或多个输入信号的组合实现对交叉耦合对13两个输入端口控制的组成均满足该发明；所述第一输入电路11和所述第二输入电路12支持多个输入信号的输入，从而使得电平转换锁存器支持复杂逻辑的输入。

如果通过背景技术中的电平转换器实现与本申请的第一输入电路和第二输入电路同样的输入逻辑功能(not(A and B)or C)or(D or E)，那么输入电路需要图2中的4个逻辑门(22个MOS管组成)，同时需要配合图1中的反向电路104中的三个非门125、126和127，以及输入晶体管116、117来实现相同逻辑功能，需要该三级电路。而在本申请中只需7个NMOS管(MN1～MN7)即可，因此所述的锁存器仅需要一级输入电路，级数少，结构简单，故延时更短、速度更快，面积也更小。同时，输入电路中的7个NMOS管(MN1～MN7)使用耐低压MOS管，其沟道长度短，速度比普通MOS管耐高压(沟道长度长)的快。

如图3所示，所述交叉耦合对13具有两个输入端口：复位端口clearb和置位端口setb，其中一个输入端口接收所述第一逻辑S1，另一个输入端口接收所述第二逻辑S2，所述交叉耦合对13下拉第一逻辑S1或第二逻辑S2，以切换所述交叉耦合对13的输出。作为示例，复位端口clearb连接所述第一逻辑S1，置位端口setb连接所述第二逻辑S2；所述交叉耦合对13包括两个交叉连接的PMOS晶体管：第一PMOS管MP1和第二PMOS管MP2，各个PMOS晶体管的栅极连接另一个晶体管的漏极，即第一PMOS管MP1的栅极连接第二PMOS管MP2的漏极，第二PMOS管MP2的栅极连接第一PMOS管MP1的漏极；各个晶体管的源极连接第二电压；所述交叉耦合对13的复位端口同时为所述交叉耦合对13的输出端口，从而构成一个正反馈回路，当复位端口clearb或置位端口setb其中一个为有效信号时，在复位端口clearb和置位端口setb产生两个互补的逻辑，其中第一PMOS管MP1的漏极作为所述交叉耦合对13的输出端。所述交叉耦合对13的真值表如图4所示，当所述第一逻辑和第二逻辑为不同的电平时，所述交叉耦合对的输出逻辑具有预定电平；具体地，当复位端口clearb为高电平，置位端口setb为低电平有效时，MP1导通，MP2断开，所述交叉耦合对13输出高电平；当复位端口clearb为低电平有效时，置位端口setb为高电平时，MP2导通，MP1断开，所述交叉耦合对13输出低电平；当复位端口clearb和置位端口setb均为高电平时，MP1和MP2均断开，所述交叉耦合对13处于保持态，即保持之前的状态输出不变；当复位端口clearb和置位端口setb均为低电平时，MP1和MP2均导通，为禁止状态，因此所述第一逻辑S1和第二逻辑S2不能同时为低电平；需要说明的是，在本申请中的复位端口clearb和置位端口setb，不同于常规锁存器的复位clear和置位set(常规的，当clear＝1，set＝0时，output＝0；当clear＝0，set＝1时，output＝1，其中1对应高电平，0对应低电平)，而本实施例刚好相反，复位端口clearb和置位端口setb均为低电平时有效，即当clearb＝1，setb＝0时，output＝1；当clearb＝0，setb＝1时，output＝0。

具体地，所述第一输入电路11和所述第二输入电路12中的晶体管的栅极驱动电压为第一电压，所述电平转换锁存器中其他晶体管的供电压为第二电压，所述第一电压小于或等于所述第二电压。需要说明的是，所述第一输入电路11和所述第二输入电路12中的晶体管除了MN4和MN7以外均为低耐压管，其驱动电压需为较低的第一电压，而非较高的第二电压；同时其沟道长度短，且宽长比取值较大，故驱动能力强，从而使得setb、clearb切换速度快；MN4和MN7是第一电压驱动的高耐压NMOS晶体管，导通时，源极电压小于栅极电压即第一电压，从而可以防止第一输入电路11和第二输入电路12中的第一～三NMOS管MN1～MN3、第五NMOS管MN5、第六NMOS管MN6过压；所述电平转换锁存器中其他晶体管为高耐压MOS管，可使用更高电压的第二电压驱动。同时，所述交叉耦合对13具有电源电压转换的作用，所述交叉耦合对13中的MOS管的电源电压为第二电压，大于或等于所述第一输入电路11和第二输入电路12的驱动电压(为第一电压)。

进一步地，所述电平转换锁存器还包括反相器14；作为示例，所述反相器14连接于所述交叉耦合对13和所述重建电路15之间，用来对接收到的信号进行取反后输出，以驱动重建电路15。如图3所述，所述反相器14包括两个串联于第二电压和参考地之间的第三PMOS管MP3和第八NMOS管MN8，所述第三PMOS管MP3和第八NMOS管MN8的公共端作为所述反相器14的输出端。

更进一步地，所述电平转换锁存器还包括重建电路15，所述重建电路15用来对接收到的所述逻辑信号进行转换重建，输出重建信号；具体地，所述重建电路15为锁存器。所述重建电路15包括两个背对背的反相单元。如图3所示，所述重建电路15包括第四PMOS管MP4、第五PMOS管MP5、第九NMOS管MN9和第十NMOS管MN10。第四PMOS管MP4和第九NMOS管MN9串联于第二电压和参考地之间，第四PMOS管MP4的源极连接第二电压，第九NMOS管MN9的源极连接参考地，第四PMOS管MP4的栅极和第九NMOS管MN9的栅极连接，第四PMOS管MP4的漏极和第九NMOS管MN9的漏极连接；第五PMOS管MP5和第十NMOS管MN10串联于第二电压和参考地之间，第五PMOS管MP5的源极连接第二电压，第十PMOS管MP10的源极连接参考地，第五PMOS管MP5的栅极和第十NMOS管MN10的栅极连接并与第四PMOS管的漏极连接，作为所述重建电路15的输入端连接于所述反相器14的输出端，第五PMOS管MP5的漏极和第十NMOS管MN10的漏极连接并和第四PMOS管的栅极连接，作为所述重建电路15的输出端，输出重建后的信号。

所述输出缓冲电路16，连接于所述重建电路15的输出端，用来增强所述重建信号的驱动能力；具体地，所述输出缓冲电路16包括2*N个串联的反相单元，使得所述输出缓冲电路16的输出和输入逻辑保持一致，其中，N为大于等于1的自然数。具体地，作为示例，所述输出缓冲电路16包括两个反相单元，第六PMOS管MP6和第十一NMOS管MN11构成一个反相单元，第七PMOS管MP7和第十二NMOS管MN12构成另外一个反相单元，前一个反相单元的输出端与后一个反相单元的输入端连接，前一个反相单元的输入端为所述重建电路15的输入端，后一个反相单元的输出端为所述重建电路15的输出端。

需要说明的是，本实施例的重建电路15即锁存器速度更快，其直接由两个背靠背反相单元首尾连接构成，仅有四个晶体管，寄生电容小，驱动能力强，故速度快；而背景技术中电平转换器使用SR逻辑门锁存器103，其由两个与非门构成，内部存在晶体管串并联的情况，晶体管并联导致等效的寄生电容更大，晶体管串连导致驱动能力更弱，因此，速度更慢一些；同时，重建电路15较背景技术中的SR逻辑门锁存器中的MOS管数量少，从而节省器件数量和电路面积，便于集成。

进一步需要说明的是，图3中标注出了各个MOS管的尺寸，可以看出，MOS管的尺寸从MP1至MP7/MN12顺着信号流向的方向呈现逐渐增大趋势，使得驱动能力也逐渐增加，这样能最大限度地减少信号从输入到输出的延迟，提高所述锁存器的锁存速度。

下面对图3中的电路工作过程进行说明：当通过控制输入信号A、B、C、D、E使得第一逻辑S1为逻辑低电平时，第二逻辑S2为逻辑高电平时，信号流向如图5所示，MP2导通，MP1断开，从而使得所述交叉耦合对13的输出为低电平，经过反向电路时MP3导通，MN8截止，从而使得所述反向电路输出为高电平；经过重建电路15时，MN10和MP4导通，MP3和MN9断开，使得所述重建电路15输出低电平；经过所述输出缓冲电路16时，MN11和MP6导通，MP5和MN12断开，从而使得所述电平转换锁存器的输出为逻辑低电平。

当通过控制输入信号A、B、C、D、E使得第一逻辑S1为逻辑高电平时，第二逻辑S2为逻辑低电平时，信号流向如图6所示，MP2断开，MP1导通，从而使得所述交叉耦合对13的输出为高电平，经过反向电路时MN8导通，MP3断开，从而使得所述反向电路输出为低电平；经过重建电路15时，MN10和MP4断开，MP5和MN9导通，使得所述重建电路15输出高电平；经过所述输出缓冲电路16时，MN11和MP6断开，MP5和MN12导通，从而使得所述电平转换锁存器的输出为逻辑高电平。

对比图5和图6可知，即当第一输入电路11输出的第一逻辑S1由高电平转换为为低电平，第二逻辑S2保持高电平时，从复位端口clearb到达所述输出缓冲电路16输出端口的信号延迟时间为第一延迟D1；当第一逻辑S1保持高电平，第二输入电路12输出的第二逻辑S2为由高电平切换为低电平时，从置位端口setb经过所述交叉耦合对13到达所述输出缓冲电路16输出端口的信号延迟时间为第二延迟D2；当置位端口setb为逻辑低电平时，较复位端口clearb为逻辑低电平时的信号传播链路多了一个PMOS管MP1，所以所述第二延迟D2大于所述第一延迟D1，所述第二延迟D2大于所述第一延迟D1的时间取决于MP1的尺寸，MP1尺寸越小，驱动能力越差，从而第二延迟D2较第一延迟D1的差值越大。需要说明的是，第二延迟D2与第一延迟D1之差非常重要，不同应用场景下需求其足够大或尽量小；而对于实施例二的典型应用场景下，第二延迟D2与第一延迟D1之差即为非交叠时长，需要足够大。

需要说明的是，如图7所示，为图3中的所述电平转换锁存器在0.18um工艺下具体仿真结果，该仿真在各种电压、工艺和温度角下针对第一延迟D1、第二延迟D2、第二延迟D2-第一延迟D1，这三个指标进行仿真分析。图7为该三个指标在不同电压、工艺下，随温度的变化，列出了结果中最小、最大值和平均值、中值和均方差。可以看到，该电平转换锁存器的非交叠时长大于99ps，在实施例二的应用场景下裕度足够，对于其他不同场景需求，可以通过调整晶体管尺寸改变该时长；而锁存器的第二延迟D2最大为1.27ns，相对很短，因而锁存速度较快，该值满足部分应用场景。同时锁存速度也取决于晶体管尺寸设计、负载电容的大小和工艺尺寸节点(晶体管最小沟道长度)，通过合理的电路设计、工艺节点的选择可以改变锁存器的速度，以满足各种应用需求。

实施例二

本实施例提供一种电平切换器，所述电平切换器采用一对实施例一所述的锁存器通过产生非交叠时钟控制两个连接至不同电平的开关管，，从而控制所述电平切换器的输出电压的切换；所谓的非交叠时钟控制是指，即使被控开关管在频繁开通关断切换的过程中，不会出现两个开关管均同时开通、逻辑互相矛盾，并且参考电平之间短路的危险情况。

如图8所示，所述电平切换器包括反相器3，两个相串联的开关管：第一开关管MP8和第二开关管MN13，及两个电平转换锁存器：第一电平转换锁存器1和第二电平转换锁存器2，其中第一电平转换锁存器1可以如实施例一所示，在同一时刻，所述第一电平转换锁存器1的第一逻辑S1的和所述第二电平转换锁存器2的第二逻辑S2相同，所述第一电平转换锁存器1的第二逻辑S2和所述第二电平转换锁存器2的第一逻辑S1相同；同一电平转换锁存器的第一逻辑S1和第二逻辑S2不同；所述第一开关管MP8和所述第二开关管MN13的公共端为所述电平切换器的输出端，该输出端连接外部负载。

所述第一电平转换锁存器1的输出经所述反相器3驱动所述第一开关管MP8；所述第二电平转换锁存器2的输出驱动所述第二开关管MN13；具体地，所述第一开关管MP8和所述第二开关管MN13的型号不同；所述第一开关管MP8为PMOS管，所述第二开关管MN13为NMOS管；所述第二开关管MN13的源极与参考地连接，漏极和所述第一开关管MP8的漏极连接，所述第一开关管MP8的源极和供电电源连接；在图8中，为方便说明，将除了第一输入电路11和第二输入电路12的第一电平转换锁存器1和第二电平转换锁存器2分别标记为第一电平转换锁存器主体和第二电平转换锁存器主体。

作为示例，在本实施例中，第二电平转换锁存器2的第一输入电路11’和所述第一电平转换锁存器1的第二输入电路12相同，所述第二电平转换锁存器2的第二输入电路12’和所述第一电平转换锁存器1的第一输入电路11相同；但需要说明的是，第二电平转换锁存器2的第一输入电路11’和所述第一电平转换锁存器1的第二输入电路12也可以不同或不完全相同，所述第二电平转换锁存器2的第二输入电路12’和所述第一电平转换锁存器1的第一输入电路11也可以不同或不完全相同，任意能够实现在同一时刻，使得所述第一电平转换锁存器1的第一逻辑S1和所述第二电平转换锁存器2的第二逻辑S2相同，所述第一电平转换锁存器1的第二逻辑S2和所述第二电平转换锁存器2的第一逻辑S1相同，且同一电平转换锁存器第一逻辑S1和第二逻辑S2不同时有效的第一电平转换锁存器1和第二电平转换锁存器2的第一输入电路11和第二输入电路12的组成均满足该发明。

如图9所示，为所述电平切换器的工作波形图，第一电平转换锁存器1的输出端经反相器3连接所述第一开关管MP8的栅极，标记为pb节点，第二电平转换锁存器2的输出端连接所述第二开关管MN13的栅极，标记为n节点；当(D OR E)由逻辑低电平转换为逻辑高电平时，((A and B)or C)保持逻辑低电平时，第一电平转换锁存器1的置位端口setb由逻辑高电平转换为逻辑低电平，第一电平转换锁存器1输出(对应p节点)为由逻辑低电平转换为逻辑高电平，经过取反后，pb节点由逻辑高电平转换为逻辑低电平；第二电平转换锁存器2的复位端口clearb’由逻辑高电平转换为逻辑低电平，第二电平转换锁存器2输出由逻辑高电平转换为逻辑低电平，n节点由逻辑高电平转换为逻辑低电平；但由于第一电平转换锁存器1和第二电平转换锁存器2的第二延迟D2均大于第一延迟D1，所以n节点先于pb节点由逻辑高电平转换为逻辑低电平，因此第二开关管MN13先断开，第一开关管MP8后导通,使得第一开关管MP8和第二开关管MN13的不会同时导通。

同理，当((A and B)or C)由逻辑低电平转换为逻辑高电平时，(D or E)保持逻辑低电平时，第一电平转换锁存器1的复位端口clearb由逻辑高电平转换为逻辑低电平，第一电平转换锁存器1输出(对应p节点)为由逻辑高电平转换为逻辑低电平，经过反相器3取反后，pb节点由逻辑低电平转换为逻辑高电平；第二电平转换锁存器2的置位端口setb’由逻辑高电平转换为逻辑低电平，第二电平转换锁存器2输出由逻辑低电平转换为逻辑高电平，n节点由逻辑低电平转换为逻辑高电平；但由于第一电平转换锁存器1和第二电平转换锁存器2的第二延迟D2均大于第一延迟D1，所以pb节点先于n节点由逻辑低电平转换为逻辑高电平，因此第一开关管MP8先由导通切为断开状态之后，第二开关管MN13再由断开切换为导通状态,从而使得第一开关管MP8和第二开关管MN13的不会同时导通。由此可知，所述第一电平转换锁存器1和所述第二电平转换锁存器2的输出信号(分别对应p节点和n节点)互补并存在非交叠时长，从而使得所述第一开关管MP8和所述第二开关管MN13不会同时导通。

需要说明的是，所述电平切换器由所述电平转换锁存器等构成，继承所述电平转换锁存器的锁存速度快的优点，因而具有开关控制延时短、速度快的特点(第一延迟D1和第二延迟D2非常短，均小于1.3ns)。通过图7的仿真结果可知，本实施例中的电平切换器能保证在不同的电压、温度和工艺角下，该非交叠时长可以大于100皮秒，进而保证开关在各种工作情况下第一开关管和第二开关管均不同时导通，避免电源到地在一瞬间短路产生大电流，提高了电路的可靠性。

综上所述，本发明提供了一种电平转换锁存器和电平切换器，所述电平转换锁存器包括两个输入电路，交叉耦合对；每个输入电路具有至少一个输入端口，根据输入信号产生一个输出信号，所述交叉耦合对具有两个输入端口：复位端口和置位端口，所述复位端口接收所述第一逻辑，所述置位端口接收所述第二逻辑，当所述第一逻辑有效或所述第二逻辑有效时，所述交叉耦合对输出的电平不同；所述输出缓冲电路，用来增强接收到的信号的驱动能力；所述第一逻辑从所述复位端口到达所述输出缓冲电路输出端口的信号延迟时间为第一延迟D1，所述第二逻辑从所述置位端口到达所述输出缓冲电路输出端口的信号延迟时间为第二延迟D2，所述第一延迟D1和所述第二延迟D2不同；所述电平切换器包括两个相串联的开关管：第一开关管MP8和第二开关管MN13，及两个电平转换锁存器：在同一时刻，所述第一电平转换锁存器的第一逻辑和所述第二电平转换锁存器的第二逻辑相同，所述第一电平转换锁存器的第二逻辑和所述第二电平转换锁存器的第一逻辑相同，同一电平转换锁存器的所述第一逻辑和所述第二逻辑不同时有效；所述第一电平转换锁存器的输出信号驱动所述第一开关管MP8；所述第二电平转换锁存器的输出信号驱动所述第二开关管MN13；所述第一电平转换锁存器和所述第二电平转换锁存器的输出信号互补并存在非交叠时长，从而使得所述第一开关管MP8和所述第二开关MN13管不同时导通。本申请中的电平转换的单元支持输入多个复杂逻辑信号组合的输入，不需要额外逻辑门电路组合，同时电路结构简单，速度快，能够节省器件和空间；且本申请中的电平切换器由所述电平转换锁存器构成，继承其锁存速度快的优点，因而具有开关控制延时短、速度快的特点，通过所产生的非交叠时钟，能够保证被控制开关管的不同时导通，避免电路异常工作。

以上所述仅为本发明的优选实施例，并不用于限制本发明，对于本领域技术人员而言，本发明可以有各种改动和变化。凡在本发明的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (20)

1.一种电平转换锁存器，其特征在于，包括：

第一输入电路，接收至少一个输入信号，根据其所有输入信号生成第一逻辑；

第二输入电路，接收至少一个输入信号，根据其所有输入信号生成第二逻辑；

交叉耦合对，其复位端口接收所述第一逻辑，置位端口接收所述第二逻辑，根据所述第一逻辑和所述第二逻辑高低电平的取值不同，输出对应的逻辑高电平或逻辑低电平。

2.根据权利要求1所述的电平转换锁存器，其特征在于：所述第一逻辑和所述第二逻辑不同时为低电平。

3.根据权利要求1所述的电平转换锁存器，其特征在于：当所述第一逻辑和所述第二逻辑同时为高电平时，所述交叉耦合对的输出逻辑保持不变。

4.根据权利要求1所述的电平转换锁存器，其特征在于：当所述第一逻辑和所述第二逻辑为不同的电平时，所述交叉耦合对的输出逻辑具有预定电平。

5.根据权利要求4所述的电平转换锁存器，其特征在于：当所述第一逻辑为低电平，所述第二逻辑为高电平时，所述交叉耦合对输出为逻辑低电平；当所述第一逻辑为高电平，所述第二逻辑为低电平时，所述交叉耦合对输出为逻辑高电平。

6.根据权利要求1所述的电平转换锁存器，其特征在于：当所述第一逻辑由高电平转换为低电平，所述第二逻辑保持高电平时，所述第一逻辑从所述复位端口到达所述电平转换锁存器输出端口的信号延迟时间为第一延迟；当所述第一逻辑保持高电平，所述第二逻辑由高电平转换为低电平时，所述第二逻辑从所述置位端口到达所述电平转换锁存器输出端口的信号延迟时间为第二延迟，所述第一延迟和所述第二延迟不同。

7.根据权利要求1所述的电平转换锁存器，其特征在于：所述交叉耦合对包括两个交叉连接的PMOS晶体管：第一PMOS管和第二PMOS管，各个晶体管的栅极连接另一个晶体管的漏极；各个晶体管的源极连接电源电压；其中所述第一PMOS管的漏极为所述复位端口，所述第二PMOS管的漏极为所述置位端口，所述第一PMOS管的漏极同时为所述交叉耦合对的输出端口。

8.根据权利要求1所述的电平转换锁存器，其特征在于：所述第一输入电路包括四个NMOS晶体管：第一NMOS管～第四NMOS管，其中所述第一NMOS管、所述第二NMOS管及所述第四NMOS管依次串联，所述第一NMOS管的源极和参考地连接，所述第四NMOS管的漏极和所述交叉耦合对的其中一个输入端口连接；所述第三NMOS管并联在所述第一NMOS管的源极和所述第二NMOS管的漏极之间；所述第四NMOS管的栅极和供电电压连接。

9.根据权利要求1所述的电平转换锁存器，其特征在于：所述第二输入电路包括三个NMOS晶体管，其中两个晶体管并联后和第三个NMOS管串联于参考地和置位端口之间。

10.根据权利要求1所述的电平转换锁存器，其特征在于：所述电平转换锁存器还包括重建电路；

所述重建电路接收所述交叉耦合对的输出信号，用来对接收到的信号进行转换重建，输出重建信号。

11.根据权利要求10所述的电平转换锁存器，其特征在于：所述电平转换锁存器还包括反相器；

所述反相器连接于所述交叉耦合对和所述重建电路之间，用来对接收到的信号进行取反后输出。

12.根据权利要求10所述的电平转换锁存器，其特征在于：所述重建电路为锁存器。

13.根据权利要求12所述的电平转换锁存器，其特征在于：所述重建电路包括两个背对背的反相器构成锁存器，对重建电路接收到的信号进行取反和锁存。

14.根据权利要求1所述的电平转换锁存器，其特征在于：所述电平转换单元还包括输出缓冲电路，所述输出缓冲电路耦接所述交叉耦合对的输出端，用来增强对输出负载的驱动能力。

15.根据权利要求14所述的电平转换锁存器，其特征在于：所述输出缓冲电路包括2*N个串联的反相单元，其中，N为大于等于1的自然数。

16.根据权利要求1-15任一项所述的电平转换锁存器，其特征在于：所述第一输入电路和所述第二输入电路中的晶体管的栅极驱动电压为第一电压，所述电平转换锁存器中除输入电路的其他晶体管的参考电源电压为第二电压，所述第一电压小于或等于所述第二电压。

17.一种电平切换器，其特征在于，包括：

两个相串联的开关管：第一开关管和第二开关管，及两个如权利要求1所述的电平转换锁存器：第一电平转换锁存器和第二电平转换锁存器，所述第一开关管和所述第二开关管的公共端为所述电平切换器的输出端；

所述第一电平转换锁存器的输出信号驱动所述第一开关管；所述第二电平转换锁存器的输出信号驱动所述第二开关管；

所述第一电平转换锁存器和所述第二电平转换锁存器的输出信号互补并存在非交叠时间，使得所述第一开关管和所述第二开关管不同时导通。

18.根据权利要求17所述的电平切换器，其特征在于：在同一时刻，所述第一电平转换锁存器的第一逻辑和所述第二电平转换锁存器的第二逻辑相同，所述第一电平转换锁存器的第二逻辑和所述第二电平转换锁存器的第一逻辑相同。

19.根据权利要求17所述的电平切换器，其特征在于：所述电平切换器还包括反相器，所述反相器对所述第一电平转换锁存器的输出进行取反后驱动所述第一开关管。

20.根据权利要求17所述的电平切换器，其特征在于：所述第一开关管和所述第二开关管的型号不同；所述第一开关管为P型晶体管，所述第二开关管为N型晶体管；所述第一开关管的源极与参考电源电压连接，漏极和所述第二开关管的漏极连接，为所述电平切换器的输出端口；所述第二开关管的源极和参考地连接。

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