CN102045055A - 可在保险条件和容限条件下工作的浮阱电路 - Google Patents

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Abstract

一种可在保险条件和容限条件下工作的浮阱电路。一种电路包括：第一比较器块，被配置输出等于电源电压和偏压中的较高者的电压；第二比较器块，被配置输出等于偏压和通过IO垫提供的外部电压中的较高者的电压；以及第三比较器块，被配置输出等于第一比较器块的输出和第二比较器块的输出中的较高者的电压。在正常操作、保险操作和容限操作中的每个操作期间，第一比较器块、第二比较器块和第三比较器块中每个比较器块的一个或多个构成有源元件上的电压在其上容限值内。

Description

可在保险条件和容限条件下工作的浮阱电路
技术领域
本公开一般地涉及电子电路，更具体地说，涉及实现能够在保险(failsafe)条件和容限(tolerant)条件下工作的浮阱(FW)电路的系统、装置和方法。
背景技术
缓冲器电路(例如，I/O缓冲器)可以将金属氧化物半导体(MOS)集成电路(IC)的核心电路与外部输入/输出(IO)电路接口。外部电压可以通过IO垫被提供给缓冲器电路的输出级。由于核心电路的构成有源元件的工作电压电平(例如，1.8伏特(V))可能比外部IO电路的工作电压电平(例如，3.3V、5V)低，因此核心电路与外部IO电路的接口可能导致核心电路的构成有源元件(例如，MOS晶体管)有压力。
核心电路的构成有源元件上的压力可能导致有源元件的可靠性下降，从而增加核心电路的潜在故障。
发明内容
这里公开了实现能够在保险条件和容限条件下工作的浮阱(FW)电路的系统、装置和方法。
在一个方面，一种电路包括：第一比较器块，被配置成输出与电源电压和偏压中的较高者相等的电压；第二比较器块，被配置成输出与偏压和通过IO垫提供的外部电压中的较高者相等的电压；以及第三比较器块，被配置成输出与第一比较器块的输出和第二比较器块的输出中的较高者相等的电压。在正常操作、保险操作和容限操作中的每个操作期间，第一比较器块、第二比较器块和第三比较器块中每个比较器块的一个或多个构成有源元件上的电压在其上容限值内。
保险操作是电源电压为零的模式，并且容限操作是通过IO垫提供的外部电压在零至比电源电压高的值之间变化的模式。
在另一方面，一种方法包括：通过第一比较器块输出电源电压和偏压中的较高者；通过第二比较器块输出偏压和通过IO垫提供的外部电压的较高者；以及通过第三比较器块输出第一比较器块的输出和第二比较器块的输出中的较高者。在正常操作、保险操作和容限操作中的每个操作期间，第一比较器块、第二比较器块和第三比较器块中每个比较器块的一个或多个构成有源元件上的电压在其上容限值内。
保险操作是电源电压为零的模式，并且容限操作是通过IO垫提供的外部电压在零至比电源电压高的值之间变化的模式。
在又一方面，一种缓冲器电路包括包括浮阱电路的输出级。浮阱电路包括：第一比较器块，被配置成输出与电源电压和偏压中的较高者相等的电压；第二比较器块，被配置成输出与偏压和通过IO垫提供的外部电压中的较高者相等的电压；以及第三比较器块，被配置成输出与第一比较器块的输出和第二比较器块的输出中的较高者相等的电压。在正常操作、保险操作和容限操作中的每个操作期间，第一比较器块、第二比较器块和第三比较器块中每个比较器块的一个或多个构成有源元件上的电压在其上容限值内。
保险操作是电源电压为零的模式，并且容限操作是通过IO垫提供的外部电压在零至比电源电压高的值之间变化的模式。浮阱电路的第三比较器块的输出电压被配置成施加到缓冲器电路的输出级的构成有源元件的衬底上。
这里公开的方法和系统可以以实现多个方面的任意方式实现，并且可以以包含一组指令的机器可读介质的形式执行，该组指令在由机器执行时，使得机器执行这里公开的任意操作。从附图和下文的详细说明，其他特征将变得明显。
附图说明
本发明的实施例在附图中以示例而非限制的方式进行了描述，附图中类似的标号指示相似的元件。其中，
图1是根据一个或多个实施例的缓冲器电路的输出级的示意图。
图2是根据一个或多个实施例的被示为缓冲器的输出级的一部分的浮阱(FW)电路的示意图。
图3是根据一个或多个实施例的FW电路的系统示图。
图4是根据一个或多个实施例的图3的FW电路的晶体管实现的示意图。
图5是根据一个或多个实施例在保险操作期间图3的FW电路的DC特性图。
图6是根据一个或多个实施例在容限操作期间图3的FW电路的DC特性图。
图7是根据一个或多个实施例在容限操作期间图3的FW电路的瞬态特性图。
图8是根据一个或多个实施例的包括图3的FW电路的缓冲器电路的输出级的示意图。
图9是详细描述根据一个或多个实施例实现图3的FW电路的方法中所涉及操作的流程图。
从下文详细的说明和附图，这些实施例的其他特征将变得明显。
具体实施方式
下文描述的示例性实施例可以用来实现能够在保险条件和容限条件下工作的浮阱(FW)电路。尽管参考了具体的示例性实施例描述了这些实施例，但是很明显在不背离各个实施例的宽泛精神和范围的情况下，可以对这些实施例进行多种修改和改变。
图1示出了根据一个或多个实施例的缓冲器电路的输出级100的示意图。在一个或多个实施例中，输出级100可以包括p沟道金属氧化物半导体(PMOS)晶体管Q1 102和n沟道MOS(NMOS)晶体管Q2 104。在一个或多个实施例中，Q1 102的源极(S)终端可以连接到电源电压VDDIO 106，并且Q2 104的源极(S)终端可以连接到电源电压VSS 110。晶体管(Q1 102和Q2 104)的体(B)终端可以与其源极(S)终端短接，以将晶体管(Q1 102和Q2 104)的体(B)终端也分别连接到VDDIO 106和VSS 110。Q1 102和Q2 104的漏极(D)终端可以彼此相连，如图1所示。
在一个或多个实施例中，来自输入/输出(IO)垫108的外部电压可以供应到Q1 102和Q2 104的漏极(D)终端的每一个。在一个或多个实施例中，晶体管(Q1 102和Q2 104)的栅极(G)终端可以由从缓冲器电路的控制电路产生的控制信号(CTRL1 112和CTRL2 114)驱动。在一个或多个实施例中，当缓冲器电路在容限模式下工作时，如果IO垫108电压可以高于电源电压VDDIO 106，则图1中示出的与Q1 102相关联的寄生二极管D1 116可以接通，导致在IO垫108电压和电源电压VDDIO 106之间形成直接通路。例如，VDDIO 106可以是1.8伏特(V)，并且IO垫108电压可以是3.465V(3.3V+5％容限)。D1 116的接通可以导致大电流的导通，这又引起大漏泄电流流动。图1还示出了与Q2 104相关联的寄生二极管D2 118。
图2示出了根据一个或多个实施例的做为缓冲器电路的输出级200的一部分的浮阱(FW)电路230。VDDIO 206、VSS 210、CTRL1 212、CTRL2214、Q1 202、Q2 204和IO垫208电压类似于图1的VDDIO 106、VSS 110、CTRL1 112、CTRL2 114、Q1 102、Q2 104和IO垫108电压。在一个或多个实施例中，Q1 202可以被设在FW中，如图2所示，其具有选择VDDIO 206和IO垫208电压中的较高者的能力。
在一个或多个实施例中，FW电路230包括PMOS晶体管Q3 216，Q3216的源极(S)终端可以连接到VDDIO 206和另一PMOS晶体管Q4 218的栅极(G)终端。在一个或多个实施例中，Q4 218的源极(S)终端可以连接到Q3 216的栅极(G)终端和IO垫208电压。FW电路230的两个晶体管(Q3216、Q4 218)的漏极(D)终端可以彼此连接。在一个或多个实施例中，每个晶体管(Q3 216、Q4 218)的体(B)终端可以连接到其漏极(D)终端。在一个或多个实施例中，在PMOS晶体管(Q3 216、Q4 218)的漏极-漏极路径处获得的FW电路的输出VFW 220可以被馈送至Q1 202的体(B)终端，即，衬底。在一个或多个实施例中，VFW 220向Q1 202的体(B)终端的馈送可以防止与Q1 202相关联的寄生二极管的正向偏压。
在一个或多个实施例中，当VDDIO 206比IO垫208电压高很多的时候，Q3 216可以接通并且Q4 218可以关断，导致VFW 220实质上等于VDDIO 206。在一个或多个实施例中，当IO垫208电压比VDDIO 206高很多的时候，Q4218可以接通并且Q3 216可以关断，导致VFW 220实质上等于IO垫208电压。因此，VFW 220可以是VDDIO 206和IO垫208电压中的较高者。
然而，在一个或多个实施例中，当VDDIO 206为零时，全部IO垫208电压可以出现在Q3 216的栅极(G)氧化物上。在一个或多个实施例中，由于Q3 216的栅极氧化物厚度会很薄以满足性能要求，因此施加高IO垫208电压会降低Q3 216的可靠性。而且，在一个或多个实施例中，当IO垫208电压在VDDIO 206之上和之下的阈值电压(VT)内时，Q3 216和Q4 218可以均关断，导致VFW 220状态波动。
图3示出了根据一个或多个实施例的FW电路300的系统示图。在一个或多个实施例中，浮阱电路300可以包括第一比较器块302和第二比较器块304，第一比较器块302以电源电压VDDIO 306和偏压310作为其输入，第二比较器块304以IO垫308电压和偏压310作为其输入。在一个或多个实施例中，第一比较器块302和第二比较器块304两者的输出可以用作第三比较器块312的输入，如图3所示。这里，VDDIO 306和IO垫308电压类似于图1和图2中的VDDIO(106、206)和IO垫(108、208)电压。
在一个或多个实施例中，在正常操作期间VDDIO 306可以高于偏压310，因此VDDIO 306可以是第一比较器块302的输出。在一个或多个实施例中，偏压310可以被可控地产生为VDDIO 306的一部分(例如，0.55VDDIO)。在一个或多个实施例中，IO垫308电压可以从0转变到VDDIO 306。在一个或多个实施例中，当IO垫308电压低时，第二比较器块304的输出可以等于偏压310。因此，第三比较器块312的输出VFW 314可以是VDDIO 306(第一比较器块302的输出)和偏压310(第二比较器块304的输出)中的较高者。这意味着在正常操作期间当IO垫308电压低时，VFW 314可以等于VDDIO 306。
在一个或多个实施例中，当IO垫308电压高时，第二比较器块304的输出可以等于IO垫308电压。因此，第三比较器块312的输出可以等于VDDIO306(第一比较器块302的输出)和IO垫308电压(第二比较器块304的输出)中的较高者。这意味着在正常操作期间当IO垫308电压高时，VFW 314可以等于VDDIO 306。
在一个或多个实施例中，在正常操作期间VFW 314可以等于VDDIO 306，而与IO垫308电压的值无关，其中IO垫308电压可以从0转变到VDDIO 306。
在一个或多个实施例中，在保险操作期间VDDIO 306可以等于0。在一个或多个实施例中，偏压310随后可以根据示例公式1从IO垫308电压得到：
VB＝IOPAD-2VT                               (1)
其中VB是偏压310，IOPAD是IO垫308电压，VT是第二比较器块304的构成有源元件的阈值电压。在示例公式1中，第二比较器块304的两个构成有源元件被考虑。
在一个或多个实施例中，当IO垫308电压可以为低时，第三比较器块312的输出VFW 314可以为低。在一个或多个实施例中，当IO垫308电压可以为高时，第二比较器块304的输出可以等于IO垫308电压。在一个或多个实施例中，第一比较器块302的输出随后可以等于偏压310。偏压310，如公式1中所描述的，可能需要被控制为小于第一比较器块302的每个构成有源元件的上容限值。例如，第一比较器块302的每个构成有源元件可以是1.8V器件，因此偏压310可能需要被控制在小于约2V(1.8V+10％上容限值)，以确保第一比较器块302的每个构成元件的安全。
在一个或多个实施例中，在容限操作模式期间，IO垫308电压可以高于VDDIO 306。在一个或多个实施例中，当IO垫308电压高于VDDIO 306时，根据公式1偏压310可以跟踪IO垫308电压。这里，第二比较器块304的输出可以等于IO垫308电压。在一个或多个实施例中，第一比较器块302的输出可以等于偏压310或VDDIO 306，取决于其幅度。在一个或多个实施例中，由于如上所述IO垫308电压高于VDDIO 306，所以第三比较器块312的输出VFW314可以等于IO垫308电压。
在一个或多个实施例中，当VDDIO 306高于IO垫308电压时，第一比较器块302的输出可以等于VDDIO 306，并且第二比较器块304的输出可以等于IO垫308电压。在一个或多个实施例中，第三比较器块312的输出VFW 314随后可以等于VDDIO 306。
因此，在一个或多个实施例中，在容限操作期间，第三比较器块312的输出VFW 314随后可以等于VDDIO 306或IO垫308电压，取决于VDDIO 306和IO垫308电压中哪一个更高。
图4示出了根据一个或多个实施例的图3的FW电路300的晶体管实现。在一个或多个实施例中，第一比较器块302、第二比较器块304和第三比较器块312中的每个都是由PMOS晶体管对(Q5 402和Q6 404，Q7 412和Q8 414，Q9 422和Q10 424)形成，其中个体晶体管对的源极(S)终端分别被配置成接收VDDIO 406和偏压410(Q5 402和Q6 404)、IO垫408电压和偏压410(Q7 412和Q8 414)、以及第一比较器块302的输出和第二比较器块304的输出(Q9 422和Q10 424)。这里，VDDIO 406、偏压410和IO垫408电压类似于图3的VDDIO 306、偏压310和IO垫308。
在一个或多个实施例中，个体晶体管对(Q5 402和Q6 404，Q7 412和Q8 414，Q9 422和Q10 424)的漏极(D)终端和体(B)终端可以被配置成彼此相连。在一个或多个实施例中，个体晶体管对(Q5 402和Q6 404，Q7 412和Q8 414，Q9 422和Q10 424)中的体-体路径和漏极-漏极路径可以彼此相连，如图4所示，以使能用于个体比较器块(302、304、312)输出的路径。在一个或多个实施例中，第三比较器块312的输出可以等于VFW 420(与图3的VFW 314相同)。
对本领域普通技术人员来说很明显，MOS晶体管的源极(S)终端和(漏极)终端是可互换的，因此个体晶体管对(Q5 402和Q6 404，Q7 412和Q8 414，Q9 422和Q10 424)的一个晶体管的漏极(D)终端可以连接到其他晶体管的源极(S)终端。在一个或多个实施例中，电压(VDDIO 406、偏压410和IO垫408电压)可以在个体晶体管对(Q5 402和Q6 404，Q7 412和Q8 414，Q9 422和Q10 424)的源极(S)终端或漏极(D)终端处接收。在一个或多个实施例中，个体晶体管对(Q5 402和Q6 404，Q7 412和Q8 414，Q9 422和Q10 424)中的漏极-漏极路径还可以是漏极-源极路径。
在一个或多个实施例中，在正常操作期间，IO垫408电压可以在0至VDDIO 406之间变化，并且偏压410可以等于VDDIO 406的一部分(例如0.55VDDIO)。在一个或多个实施例中，当IO垫408电压低时，Q7 412可以接通并且Q8 414可以关断。因此，第二比较器块304的输出可以等于偏压410。在一个或多个实施例中，第一比较器块302的输出可以等于VDDIO 406，其中Q5 402可以接通并且Q6 404可以关断。在一个或多个实施例中，第三比较器块312的输出VFW 420可以等于VDDIO 406，其中Q9 422可以接通并且Q10424可以关断。
在一个或多个实施例中，当IO垫408电压高时，第二比较器块304的输出可以等于IO垫408电压，其中Q8 414可以接通并且Q7 412可以关断。因此，第三比较器块312的输出可以等于VDDIO 406(第一比较器块302的输出)和IO垫408电压(第二比较器块304的输出)中的较高者。这意味着在正常操作期间当IO垫408电压高时，VFW 420可以等于VDDIO 406。这里再一次地，Q9 422可以接通并且Q10 424可以关断。
在一个或多个实施例中，在正常操作期间VFW 420可以等于VDDIO 406，而与IO垫308电压的值无关，其中IO垫308电压可以从0转变到VDDIO 408。
在一个或多个实施例中，在保险操作期间VDDIO 406可以等于0。在一个或多个实施例中，偏压410随后可以根据公式1从IO垫308电压得到。
在一个或多个实施例中，当IO垫408电压可以为低时，第三比较器块312的输出VFW 420可以为低。在一个或多个实施例中，当IO垫408电压可以为高时，第二比较器块304的输出可以等于IO垫408电压，其中Q8 414接通并且Q7 412关断。在一个或多个实施例中，第一比较器块302的输出随后可以等于偏压410，其中Q6接通并且Q5关断。如公式1描述的偏压410可能需要被控制为小于第一比较器块302的每个晶体管(Q5 402和Q6 404)的上容限值。例如，第一比较器块302的每个构成晶体管(Q5 402和Q6 404)可以是1.8V器件，因此偏压410可能需要被控制为小于约2V(1.8V+10％上容限值)，以确保第一比较器块302的每个构成晶体管(Q5 402和Q6 404)的安全。
在一个或多个实施例中，在容限操作模式期间IO垫408电压可以高于VDDIO 406。在一个或多个实施例中，当IO垫408电压高于VDDIO 406时，偏压410根据公式1可以跟踪IO垫408电压。这里，第二比较器块304的输出可以等于IO垫408电压，其中Q8 414接通并且Q7 412关断。在一个或多个实施例中，第一比较器块302的输出可以等于偏压410或VDDIO 406，取决于其幅度。这里，Q6 404或Q5 402可以接通，并且其他晶体管可以关断。在一个或多个实施例中，由于如上所述IO垫408电压高于VDDIO 406，因此第三比较器块312的输出VFW 420可以等于IO垫408电压。因此，Q10可以接通并且Q9可以关断。
在一个或多个实施例中，当VDDIO 406高于IO垫408电压时，第一比较器块302的输出可以等于VDDIO 406，并且第二比较器块304的输出可以等于IO垫408电压。在一个或多个实施例中，第三比较器块312的输出VFW 420随后可以等于VDDIO 406。因此，Q9可以接通并且Q10可以关断。
因此，在一个或多个实施例中，第三比较器块312的输出VFW 420可以等于VDDIO 406或IO垫408电压，取决于VDDIO 406和IO垫408电压中哪一个更高。
在一个或多个实施例中，偏压410可以被控制，使得VFW 420实质上等于VDDIO 406和/或IO垫408电压。在一个或多个实施例中，在所有正常、保险和容限操作模式期间，比较器块(302、304和312)的每个晶体管上的电压可以被控制在其上容限值内。在一个或多个实施例中，通过应用FW电路300，可以将低电压器件(例如，晶体管)与高电源电压和/或通过IO垫提供的高电压接口。
图5示出了根据一个或多个实施例在保险操作期间的FW电路300的DC特性。如上所述，在保险情形中VDDIO 406为0。x轴504代表IO垫408电压并且y轴502代表可变电压。在一个或多个实施例中，随着IO垫408电压从0开始扫描，VFW 420可以跟随IO垫408电压，如图5所示。在一个或多个实施例中，偏压410根据公式1可以跟随IO垫408，如图5所示。
图6示出了根据一个或多个实施例在容限操作期间FW电路300的DC特性。x轴604代表IO垫电压408并且y轴602代表可变电压。在一个或多个实施例中，随着IO垫408电压从0开始扫描，偏压410可以变化，如图6所示。在一个或多个实施例中，随着IO垫408电压超过偏压410，第二比较器块304的输出VCB2 606可以等于IO垫408电压。因此，在IO垫408电压超过偏压410之后，VCB2 606可以跟随IO垫408电压。
在一个或多个实施例中，只要VDDIO 406高于IO垫408电压，第三比较器块312的输出VFW 420可以等于VDDIO 406，如图6所示。在一个或多个实施例中，随着IO垫408电压超过VDDIO 406，第三比较器块312的输出VFW 420可以切换到IO垫408电压。在一个或多个实施例中，比较器块(302、304和312)的晶体管可以被设计成使得VDDIO 406和IO垫408电压之间的切换时间可以减少。
图7示出了根据一个或多个实施例在容限操作期间的FW电路300的瞬态特性。x轴代表时间(t)704并且y轴702代表可变电压。在一个或多个实施例中，随着IO垫408电压从0扫描，第三比较器块312的输出VFW 420可以等于VDDIO 406，只要IO垫408电压小于VDDIO 406。在一个或多个实施例中，只要IO垫408电压超过VDDIO 406，如图7所示，VFW 420可以开始跟踪IO垫408电压。
图8示出了根据一个或多个实施例的包括FW电路300的缓冲器电路的输出级800的示意图。这里，VDDIO 806、VSS 810、IO垫808电压、CTRL1 812和CTRL2 814分别类似于图1和图2的VDDIO(106、206)、VSS(110、210)、IO垫(108、208)电压、CTRL1 112和CTRL2 114。PMOS晶体管Q11 802和Q12 804分别类似于图2的Q1 202和Q2 204。在一个或多个实施例中，FW电路300的输出VFW 420被示出为施加到Q11 802的体(B)终端。在一个或多个实施例中，FW电路300可以解决图2中波动VFW 220问题。
在一个或多个实施例中，即使FW电路300放电，与Q11 802相关联的寄生二极管也可以确保VFW 420不会下降超过VFW 420之下的VT。在一个或多个实施例中，缓冲器电路的输出级800中提供的FW电路300可以减少核心电路的构成有源元件(例如，MOS晶体管)上的压力，其中缓冲器电路将核心电路与外部IO电路接口。
图9是详细描述根据一个或多个实施例实现FW电路300的方法中所涉及操作的流程图。在一个或多个实施例中，操作902可以涉及通过第一比较器块302输出电源电压(VDDIO 406)和偏压410中的较高者。在一个或多个实施例中，操作904可以涉及通过第二比较器块304输出偏压410和通过IO垫提供的外部电压(IO垫408电压)中的较高者。在一个或多个实施例中，操作906可以涉及通过第三比较器块312输出第一比较器块302的输出和第二比较器块304的输出中的较高者。
在一个或多个实施例中，在正常操作、保险操作和容限操作中的每个操作期间，第一比较器块302、第二比较器块304和第三比较器块312中每个比较器块的构成有源元件(例如，MOS晶体管)可以在其上容限值内。在一个或多个实施例中，保险操作可以是电源电压(VDDIO 406)为零的模式。并且容限操作可以是通过IO垫提供的外部电压(IO垫408电压)在零至比电源电压高的值之间变化的模式。
尽管已参考具体示例性实施例描述了这些实施例，但是很明显在不背离多个实施例的宽泛精神和范围的情况下，可作出多种修改和改变。例如工作电压和/或外部电压的变化在示例性实施例的范围之内。并且例如，可使用硬件电路(例如，基于CMOS的逻辑电路)、固件、软件或硬件、固件和软件(例如，包含在机器可读介质中)的任意组合来实现和操作这里描述的多种设备和模块。例如，可使用晶体管、逻辑门和电子电路(例如，专用集成电路(ASIC)和/或数字信号处理(DSP)电路)来实现多种电子结构和方法。
此外，应当意识到，这里公开的多种操作、过程和方法可以在与数字处理系统(例如，计算机设备)兼容的机器可读介质和/或机器可访问介质中实现，并且可以任意顺序执行(例如，包括使用用于实现多种操作的装置)。因此，说明书和附图应当被视为示例性的而非限制性的。

Claims (20)

1.一种电路，包括：
第一比较器块，被配置成输出与电源电压和偏压中的较高者相等的电压；
第二比较器块，被配置成输出与所述偏压和通过IO垫提供的外部电压中的较高者相等的电压；以及
第三比较器块，被配置成输出与所述第一比较器块的输出和所述第二比较器块的输出中的较高者相等的电压；
其中在正常操作、保险操作和容限操作中的每个操作期间，所述第一比较器块、所述第二比较器块和所述第三比较器块中每个比较器块的至少一个构成有源元件上的电压在所述构成有源元件的上容限值内，
其中所述保险操作是所述电源电压为零的模式；并且
其中所述容限操作是通过所述IO垫提供的所述外部电压在零至比所述电源电压高的值之间变化的模式。
2.如权利要求1所述的电路，其中在所述容限操作期间所述偏压跟踪通过所述IO垫提供的所述外部电压。
3.如权利要求1所述的电路，其中在所述正常操作期间所述偏压在外部被可控地产生为所述电源电压的一部分。
4.如权利要求1所述的电路，其中在所述保险操作期间所述偏压被确保在所述第一比较器块的所述至少一个构成有源元件的所述上容限值内。
5.如权利要求1所述的电路，其中所述第一比较器块、所述第二比较器块和所述第三比较器块中每个比较器块的所述至少一个构成有源元件是金属氧化物半导体晶体管。
6.如权利要求5所述的电路，其中所述第一比较器块、所述第二比较器块和所述第三比较器块每个都包括：
第一PMOS晶体管，被配置成在所述第一PMOS晶体管的源极终端和漏极终端之一处接收第一电压；以及
第二PMOS晶体管，被配置成在所述第二PMOS晶体管的源极终端和漏极终端之一处接收第二电压，
其中所述第一PMOS晶体管的源极终端和漏极终端中未被配置成接收所述第一电压的终端被耦合到所述第二PMOS晶体管的源极终端和漏极终端中未被配置成接收所述第二电压的终端，
其中所述第一PMOS晶体管的体终端被配置成耦合到所述第二PMOS晶体管的体终端，
其中所述第一PMOS晶体管的栅极终端被配置成耦合到所述第二PMOS晶体管的源极终端和漏极终端中被配置成接收所述第二电压的终端，并且
其中所述第二PMOS晶体管的栅极终端被配置成耦合到所述第一PMOS晶体管的源极终端和漏极终端中被配置成接收所述第一电压的终端。
7.如权利要求6所述的电路，其中所述偏压被控制使得所述第三比较器块的输出实质上等于所述电源电压和通过所述IO垫提供的所述外部电压中的至少一个。
8.如权利要求6所述的电路，其中所述第三比较器块的输出电压被配置成施加到缓冲器电路的输出级的MOS晶体管的体终端。
9.如权利要求6所述的电路，其中被配置成将所述第一PMOS晶体管和所述第二PMOS晶体管的体终端相耦合的路径，被配置成与下述路径短接，所述路径被配置成将所述第一PMOS晶体管的源极终端和漏极终端中未被配置成接收所述第一电压的终端与所述第二PMOS晶体管的源极终端和漏极终端中未被配置成接收所述第二电压的终端相耦合。
10.一种方法，包括：
通过第一比较器块输出电源电压和偏压中的较高者；
通过第二比较器块输出所述偏压和通过IO垫提供的外部电压中的较高者；以及
通过第三比较器块输出所述第一比较器块的输出和所述第二比较器块的输出中的较高者，在正常操作、保险操作和容限操作中的每个操作期间，所述第一比较器块、所述第二比较器块和所述第三比较器块中每个比较器块的至少一个构成有源元件上的电压在所述构成有源元件的上容限值内，
其中所述保险操作是所述电源电压为零的模式，并且所述容限操作是通过所述IO垫提供的所述外部电压在零至比所述电源电压高的值之间变化的模式。
11.如权利要求10所述的方法，进一步包括在所述正常操作期间，在外部可控地产生所述电源电压的一部分作为所述偏压。
12.如权利要求10所述的方法，进一步包括在所述保险操作期间，确保所述偏压在所述第一比较器块的所述至少一个构成有源元件的所述上容限值内。
13.如权利要求10所述的方法，进一步包括通过以下步骤形成所述第一比较器块、所述第二比较器块和所述第三比较器块中的每一个：
配置第一PMOS晶体管以在所述第一PMOS晶体管的源极终端和漏极终端之一处接收第一电压；
配置第二PMOS晶体管以在所述第二PMOS晶体管的源极终端和漏极终端处接收第二电压；
将所述第一PMOS晶体管的源极终端和漏极终端中未接收所述第一电压的终端耦合到所述第二PMOS晶体管的源极终端和漏极终端中未接收所述第二电压的终端；
将所述第一PMOS晶体管的体终端耦合到所述第二PMOS晶体管的体终端；
将所述第一PMOS晶体管的栅极终端耦合到所述第二PMOS晶体管的源极终端和漏极终端中接收所述第二电压的终端；以及
将所述第二PMOS晶体管的栅极终端耦合到所述第一PMOS晶体管的源极终端和漏极终端中接收所述第一电压的终端。
14.如权利要求13所述的方法，进一步包括将所述第三比较器块的输出电压施加到缓冲器电路的输出级的MOS晶体管的体终端。
15.如权利要求13所述的方法，进一步包括控制所述偏压，使得所述第三比较器块的输出电压实质上等于所述电源电压和通过所述IO垫提供的所述外部电压中的至少一个。
16.如权利要求13所述的方法，进一步包括将耦合所述第一PMOS晶体管和所述第二PMOS晶体管的体终端的路径与下述路径相短接，所述路径将所述第一PMOS晶体管的源极终端和漏极终端中未接收所述第一电压的终端与所述第二PMOS晶体管的源极终端和漏极终端中未接收所述第二电压的终端相耦合。
17.一种缓冲器电路，包括：
包括浮阱电路的输出级，所述浮阱电路包括：
第一比较器块，被配置成输出与电源电压和偏压中的较高者相等的电压；
第二比较器块，被配置成输出与所述偏压和通过IO垫提供的外部电压中的较高者相等的电压；以及
第三比较器块，被配置成输出与所述第一比较器块的输出和所述第二比较器块的输出中的较高者相等的电压；
其中在正常操作、保险操作和容限操作中的每个操作期间，所述第一比较器块、所述第二比较器块和所述第三比较器块中每个比较器块的至少一个构成有源元件上的电压在所述构成有源元件的上容限值内，
其中所述保险操作是所述电源电压为零的模式；并且
其中所述容限操作是通过所述IO垫提供的所述外部电压在零至比所述电源电压高的值之间变化的模式，以及
其中所述浮阱电路的所述第三比较器块的输出电压被配置成施加到所述缓冲器电路的所述输出级的构成有源元件的衬底上。
18.如权利要求17所述的缓冲器电路，其中所述缓冲器电路的所述输出级的所述构成有源元件被配置成由从所述缓冲器电路的控制电路产生的控制信号驱动。
19.如权利要求17所述的缓冲器电路，其中所述缓冲器电路的所述输出级的所述构成有源元件以及所述第一比较器块、所述第二比较器块和所述第三比较器块中每个比较器块的所述至少一个构成有源元件是MOS晶体管。
20.如权利要求19所述的缓冲器电路，其中所述第一比较器块、所述第二比较器块和所述第三比较器块每个都包括：
第一PMOS晶体管，被配置成在所述第一PMOS晶体管的源极终端和漏极终端之一处接收第一电压；以及
第二PMOS晶体管，被配置成在所述第二PMOS晶体管的源极终端和漏极终端之一处接收第二电压，
其中所述第一PMOS晶体管的源极终端和漏极终端中未被配置成接收所述第一电压的终端被耦合到所述第二PMOS晶体管的源极终端和漏极终端中未被配置成接收所述第二电压的终端，
其中所述第一PMOS晶体管的体终端被配置成耦合到所述第二PMOS晶体管的体终端，
其中所述第一PMOS晶体管的栅极终端被配置成耦合到所述第二PMOS晶体管的源极终端和漏极终端中被配置成接收所述第二电压的终端，并且
其中所述第二PMOS晶体管的栅极终端被耦合到所述第一PMOS晶体管的源极终端和漏极终端中被配置成接收所述第一电压的终端。
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