TWI408902B - 可操作於故障安全條件及容忍條件之緩衝電路與浮動井電路以及實現該浮動井電路之方法 - Google Patents

Description

可操作於故障安全條件及容忍條件之緩衝電路與浮動井電路以及實現該浮動井電路之方法

本案大體而言係關於電子電路，且更特定言之，係關於實現能夠操作於故障安全條件及容忍條件之浮動井(FW)電路之一種方法、裝置及系統。

緩衝電路(例如，I/O緩衝)可介面連接金屬氧化物半導體(MOS)積體電路(IC)之核心電路與外部輸入/輸出(IO)電路。可經由IO焊墊將外部電壓供給緩衝電路之輸出級。因為核心電路之組成主動元件之操作電壓位準與外部IO電路之操作電壓位準(例如，3.3 V、5 V)相比可能較低(例如，1.8伏特(v))，所以核心電路與外部IO電路之介面連接可能導致核心電路之組成主動元件(例如，MOS電晶體)經受壓力。

核心電路之組成主動元件上的壓力可能導致主動元件之可靠性降低，進而促進了核心電路之潛在故障。

本發明揭示了實現能夠操作於故障安全條件及容忍條件之浮動井(FW)電路之一種方法、裝置及系統。

在一態樣中，一種電路包括：一第一比較器方塊，其經組態以輸出等於一電源電壓及一偏壓中的較高電壓之電壓；一第二比較器方塊，其經組態以輸出等於該偏壓及經由一輸入/輸出(IO)焊墊供給之一外部電壓中的較高電壓之電壓；及一第三比較器方塊，其經組態以輸出等於該第一比較器方塊的輸出及該第二比較器方塊的輸出中的較高電壓之電壓。橫跨該第一比較器方塊、該第二比較器方塊及該第三比較器方塊之每一者的一或多個組成主動元件之一電壓，在一正常操作、一故障安全操作及一容忍操作之每一者期間位於其一容忍上限內。

該故障安全操作為其中該電源電壓為零之一模式，且該容忍操作為如下之一模式：其中經由IO焊墊供給之該外部電壓自零變化至比該電源電壓更高之一值。

在另一態樣中，一種方法包括以下步驟：經由一第一比較器方塊輸出一電源電壓及一偏壓中的較高電壓之電壓；經由一第二比較器方塊輸出該偏壓及經由一IO焊墊供給之一外部電壓中的較高電壓之電壓；及經由一第三比較器方塊輸出該第一比較器方塊的輸出及該第二比較器方塊的輸出中的較高電壓之電壓。橫跨該第一比較器方塊、該第二比較器方塊及該第三比較器方塊之每一者的一或多個組成主動元件之一電壓，在一正常操作、一故障安全操作及一容忍操作之每一者期間位於其一容忍上限內。

該故障安全操作為其中該電源電壓為零之一模式，且該容忍操作為如下之一模式：其中經由IO焊墊供給之該外部電壓自零變化至比該電源電壓更高之一值。

在另一態樣中，一緩衝電路包括一輸出級，該輸出級包括一浮動井電路。該浮動井電路包括：一第一比較器方塊，其經組態以輸出等於一電源電壓及一偏壓中的較高電壓之電壓；一第二比較器方塊，其經組態以輸出等於該偏壓及經由一IO焊墊供給之一外部電壓中的較高電壓之電壓；及一第三比較器方塊，其經組態以輸出等於該第一比較器方塊的輸出及該第二比較器方塊的輸出中的較高電壓之電壓。橫跨該第一比較器方塊、該第二比較器方塊及該第三比較器方塊之每一者之一或多個組成主動元件之一電壓，在一正常操作、一故障安全操作及一容忍操作之每一者期間位於其一容忍上限內。

該故障安全操作為其中該電源電壓為零之一模式，且該容忍操作為如下之一模式：其中經由IO焊墊供給之該外部電壓自零變化至比該電源電壓更高之一值。該浮動井電路的該第三比較器方塊之輸出電壓經組態以施加至該緩衝電路的輸出級的一組成主動元件之一基體。

為實現各種態樣，可以任何手段來實施本文揭示之諸方法及系統，且可以包括一組指令之機器可讀取媒體之形式執行，該組指令當由一機器執行時，使得該機器執行本文揭示之該等操作之任一者。其他特徵將由【實施方式】及其隨後之附圖可更加明白。

如下所述之示例性實施例可用以實現能夠操作於故障安全條件及容忍條件之浮動井(FW)電路。儘管已參閱具體示例性實施例來描述本發明諸實施例，但是將顯而易見的是，在不脫離各種實施例之更廣泛精神及範疇的情況下可對該等實施例進行各種修改及改變。

第1圖 展示根據一或多個實施例的緩衝電路之輸出級100之示意圖。在一或多個實施例中，輸出級100可包括一正電荷通道金屬氧化物半導體(PMOS)電晶體Q₁ 102及一負電荷通道MOS(NMOS)電晶體Q₂ 104。在一或多個實施例中，Q₁ 102之源極(S)端子可連接至電源電壓V_DDIO 106，且Q₂ 104之源極(S)端子可連接至電源電壓V_SS 110。電晶體(Q₁ 102、Q₂ 104)之主體(B)端子可與其源極(S)端子短路，以將電晶體(Q₁ 102、Q₂ 104)之主體(B)端子亦分別連接至V_DDIO 106及V_SS 110。如第1圖 中所示，Q₁ 102及Q₂ 104之汲極(D)端子可彼此連接。

在一或多個實施例中，可將來自輸入/輸出(IO)焊墊108之外部電壓供給Q₁ 102及Q₂ 104之汲極(D)端子之每一者。在一或多個實施例中，電晶體(Q₁ 102、Q₂ 104)之閘極(G)端子可由緩衝電路之控制電路產生的控制信號(CTRL1 112及CTRL2 114)來驅動。在一或多個實施例中，當緩衝電路操作於容忍模式時，其中IO焊墊108電壓可高於電源電壓V_DDIO 106，如第1圖 中所示與Q₁ 102相關聯之寄生二極體D₁ 116可開啟，導致在IO焊墊108電壓與電源電壓V_DDIO 106之間存在直接路徑。舉例而言，V_DDIO 106可為1.8伏特(v)，而IO焊墊108電壓可為3.465 V(3.3 V+5%公差)。開啟D₁ 116可導致較大電流之傳導，其又可引起大的漏電流流動。第1圖 亦展示與Q₂ 104相關聯之寄生二極體D₂ 118。

第2圖 展示根據一或多個實施例的作為緩衝電路之輸出級200的一部分之FW電路230。V_DDIO 206、V_SS 210、CTRL1 212、CTRL2 214、Q₁ 202、Q₂ 204及IO焊墊208電壓類同於第1圖 之V_DDIO 106、V_SS 110、CTRL1 112、CTRL2 114、Q₁ 102、Q₂ 104及IO焊墊108電壓。在一或多個實施例中，如第2圖 中所示，可將Q₁ 202置放於FW中，其有能力選擇V_DDIO 206及IO焊墊108電壓中的較高者。

在一或多個實施例中，FW電路230包括一PMOS電晶體Q₃ 216，該PMOS電晶體Q₃ 216之源極(S)端子可連接至V_DDIO 206及另一PMOS電晶體Q₄ 218之閘極(G)端子。在一或多個實施例中，Q₄ 218之源極(S)端子可連接至Q₃ 216之閘極(G)端子及IO焊墊208電壓。FW電路230之兩個電晶體(Q₃ 216、Q₄ 218)之汲極(D)端子可彼此連接。在一或多個實施例中，每一電晶體(Q₃ 216、Q₄ 218)之主體(B)端子可連接至其汲極(D)端子。在一或多個實施例中，可將PMOS電晶體(Q₃ 216、Q₄ 218)之汲極-汲極路徑處產生的FW電路輸出V_FW 220饋送至主體(B)端子，例如，Q₁ 202之基體。在一或多個實施例中，將V_FW 220饋送至Q₁ 202之主體(B)端子可防止與Q₁ 202相關聯的寄生二極體之正向偏壓。

在一或多個實施例中，當V_DDIO 206比IO焊墊208電壓高得多時，Q₃ 216可開啟而Q₄ 218可關閉，此導致V_FW 220大體上等於V_DDIO 206。在一或多個實施例中，當IO焊墊208電壓比V_DDIO 206高的多時，Q₄ 218可開啟而Q₃ 216可關閉，此導致V_FW 220大體上等於IO焊墊208電壓。因此，V_FW 220可為V_DDIO 206及IO焊墊208電壓中的較高者。

儘管如此，在一或多個實施例中，當V_DDIO 206為零時，全部IO焊墊208電壓可橫跨Q₃ 216之閘極(G)氧化物而存在。在一或多個實施例中，因為Q₃ 216中之閘極氧化物厚度可為極小的以適應性能要求，施加高IO焊墊208電壓可能降低Q₃ 216之可靠性。此外，在一或多個實施例中，當IO焊墊208電壓在臨限電壓(V_T )之上且在V_DDIO 206之下時，Q₃ 216及Q₄ 218皆可關閉，此導致V_FW 220處於波動狀態。

第3圖 展示根據一或多個實施例之FW電路300之系統視圖。在一或多個實施例中，浮動井電路300可包括：一第一比較器方塊302，其具有電源電壓V_DDIO 306及偏壓310作為其輸入；及一第二比較器方塊304，其具有IO焊墊308電壓及偏壓310作為其輸入。在一或多個實施例中，如第3圖 中所示，第一比較器方塊302及第二比較器方塊304兩者之輸出可充當第三比較器方塊312之輸入。此處，V_DDIO 306及IO焊墊308電壓類同於第1圖 及第2圖 中之V_DDIO (106、206)及IO焊墊(108、208)電壓。在一或多個實施例中，在藉由FW電路300代替FW電路230的情況下，可將第三比較器方塊312之輸出V_FW 314饋送至第2圖 的Q₁ 202之主體(B)端子。

在一或多個實施例中，V_DDIO 306在正常操作期間可高於偏壓310，且因此V_DDIO 306可為第一比較器方塊302之輸出。在一或多個實施例中，可以可控地產生偏壓310為V_DDIO 306之一小部分(例如，0.55 V_DDIO )。在一或多個實施例中，IO焊墊308電壓可自0擺動至V_DDIO 306。在一或多個實施例中，當IO焊墊308電壓低時，第二比較器方塊304之輸出可等於偏壓310。因此，第三比較器方塊312之輸出V_FW 314可為V_DDIO 306(第一比較器方塊302之輸出)及偏壓310(第二比較器方塊304之輸出)之較高者。此蘊涵在正常操作期間當IO焊墊308電壓較低時，V_FW 314可等於V_DDIO 306。

在一或多個實施例中，當IO焊墊308電壓高時，第二比較器方塊304之輸出可等於IO焊墊308電壓。因此，第三比較器方塊312之輸出可等於V_DDIO 306(第一比較器方塊302之輸出)及IO焊墊308電壓(第二比較器方塊304之輸出)之較高者。此蘊涵在正常操作期間當IO焊墊308電壓較高時，V_FW 314可等於V_DDIO 306。

在一或多個實施例中，在正常操作期間V_FW 314可等於V_DDIO 306，與可自0擺動至V_DDIO 306之IO焊墊308電壓值無關。

在一或多個實施例中，在故障安全操作期間V_DDIO 306可等於0。在一或多個實施例中，偏壓310則可根據如下之示例性方程式1得自IO焊墊308電壓：V _B =IO _PAD -2V _T ，(1)

其中V_B 為偏壓310，IO_PAD 為IO焊墊308電壓，且V_T 為第二比較器方塊304之組成主動元件之定限電壓。在示例性方程式1中，考慮到了第二比較器方塊304之兩個組成主動元件。

在一或多個實施例中，當IO焊墊308電壓可為低時，第三比較器方塊312之輸出V_FW 314可為低的。在一或多個實施例中，當IO焊墊308電壓可為高時，第二比較器方塊304之輸出可等於IO焊墊308電壓。在一或多個實施例中，則第一比較器方塊302之輸出可等於偏壓310。如方程式1中所描述，可需要將偏壓310控制至小於第一比較器方塊302的組成主動元件的每一者的容忍上限。舉例而言，第一比較器方塊302之每一組成主動元件可為1.8 V之器件，且因此可需要將偏壓310控制至小於~2 V(1.8 V+10%容忍上限)以確保第一比較器方塊302之每一組成元件之安全。

在一或多個實施例中，在容忍操作模式期間IO焊墊308電壓可高於V_DDIO 306。在一或多個實施例中，當IO焊墊308電壓高於V_DDIO 306時，偏壓310可根據方程式1追蹤IO焊墊308電壓。此處，第二比較器方塊304之輸出可等於IO焊墊308電壓。在一或多個實施例中，第一比較器方塊302之輸出取決於其量值可等於偏壓310或V_DDIO 306。在一或多個實施例中，如上文所論述，當IO焊墊308電壓高於V_DDIO 306時，第三比較器方塊312之輸出V_FW 314可等於IO焊墊308電壓。

在一或多個實施例中，當V_DDIO 306高於IO焊墊308電壓時，第一比較器方塊302之輸出可等於V_DDIO 306，且第二比較器方塊304之輸出可等於IO焊墊308電壓。在一或多個實施例中，第三比較器方塊312之輸出V_FW 314則可等於V_DDIO 306。

因此，在一或多個實施例中，在容忍操作期間第三比較器方塊312之輸出V_FW 314取決於V_DDIO 306與IO焊墊308電壓中何者較高，可等於V_DDIO 306或IO焊墊308電壓。

第4圖 展示根據一或多個實施例的第3圖 之FW電路300之電晶體實施。在一或多個實施例中，第一比較器方塊302、第二比較器方塊304及第三比較器方塊312之每一者可由PMOS電晶體對(Q₅ 402及Q₆ 404、Q₇ 412及Q₈ 414、Q₉ 422及Q₁₀ 424)形成，其中個別電晶體對之源極(S)端子經組態以分別接收V_DDIO 406及偏壓410(Q₅ 402及Q₆ 404)、IO焊墊408電壓及偏壓410(Q₇ 412及Q₈ 414)及第一比較器方塊302之輸出及第二比較器方塊304之輸出(Q₉ 422及Q₁₀ 424)。此處，V_DDIO 406、偏壓410及IO焊墊408電壓類同於第3圖 中之V_DDIO 306、偏壓310及IO焊墊308電壓。

在一或多個實施例中，個別電晶體對(Q₅ 402及Q₆ 404、Q₇ 412及Q₈ 414、Q₉ 422及Q₁₀ 424)之汲極(D)端子及主體(B)端子可經組態以彼此連接。在一或多個實施例中，如第4圖 中所示，個別電晶體對(Q₅ 402及Q₆ 404、Q₇ 412及Q₈ 414、Q₉ 422及Q₁₀ 424)中之主體-主體路徑與汲極-汲極路徑可彼此連接，以啟用個別比較器方塊(302、304、312)之輸出的路徑。在一或多個實施例中，第三比較器方塊312之輸出可等於V_FW 420(等同於第3圖 之V_FW 314)。

對於一般技術者很明顯的是，MOS電晶體之源極(S)端子及汲極(D)端子為可互換的，且因此個別電晶體對(Q₅ 402及Q₆ 404、Q₇ 412及Q₈ 414、Q₉ 422及Q₁₀ 424)之一個電晶體的汲極(D)端子可連接至其他電晶體之源極(S)端子。在一或多個實施例中，可在個別電晶體對(Q₅ 402及Q₆ 404、Q₇ 412及Q₈ 414、Q₉ 422及Q₁₀ 424)之源極(S)端子或汲極(D)端子處接收電壓(V_DDIO 406、偏壓410及IO焊墊408電壓)。在一或多個實施例中，個別電晶體對(Q₅ 402及Q₆ 404、Q₇ 412及Q₈ 414、Q₉ 422及Q₁₀ 424)中之汲極-汲極路徑亦可為汲極-源極路徑。

在一或多個實施例中，在正常操作期間IO焊墊408電壓可自0變化至V_DDIO 406，且偏壓410可等於V_DDIO 406之一小部分(例如，0.55V_DDIO )。在一或多個實施例中，當IO焊墊408電壓低時，Q₇ 412可開啟而Q₈ 414可關閉。因此，第二比較器方塊304之輸出可等於偏壓410。在一或多個實施例中，第一比較器方塊302之輸出可等於V_DDIO 406，其中Q₅ 402可開啟而Q₆ 404可關閉。在一或多個實施例中，第三比較器方塊312之輸出V_FW 420可等於V_DDIO 406，其中Q₉ 422可開啟而Q₁₀ 424可關閉。

在一或多個實施例中，當IO焊墊408電壓高時，第二比較器方塊304之輸出可等於IO焊墊408電壓，其中Q₈ 414可開啟而Q₇ 412可關閉。因此，第三比較器方塊312之輸出可等於V_DDIO 406(第一比較器方塊302之輸出)及IO焊墊408電壓(第二比較器方塊304之輸出)中之較高者。此蘊涵當在正常操作期間IO焊墊408電壓高時，V_FW 420可等於V_DDIO 406。此處，Q₉ 422又可開啟而Q₁₀ 424又可關閉。

在一或多個實施例中，在正常操作期間V_FW 420可等於V_DDIO 406，與可自0擺動至V_DDIO 408之IO焊墊408電壓值無關。

在一或多個實施例中，在故障安全操作期間V_DDIO 406可等於0。在一或多個實施例中，偏壓410則可根據方程式1得自IO焊墊408電壓。

在一或多個實施例中，當IO焊墊408電壓可為低時，第三比較器方塊312之輸出V_FW 420可為低的。在一或多個實施例中，當IO焊墊408電壓可為高時，第二比較器方塊304之輸出可等於IO焊墊408電壓，此時Q₈ 414開啟而Q₇ 412關閉。在一或多個實施例中，第一比較器方塊302之輸出則可等於偏壓410，此時Q₆ 開啟而Q₅ 關閉。如方程式1中所描述，可能需要將偏壓410控制至小於第一比較器方塊302之電晶體(Q₅ 402及Q₆ 404)之每一者的容忍上限。舉例而言，第一比較器方塊302之每一組成電晶體(Q₅ 402及Q₆ 404)可為1.8 V器件，且因此可能需要將偏壓410控制至小於～2V(1.8 V+10%容忍上限)以確保第一比較器方塊302的每一組成電晶體(Q₅ 402及Q₆ 404)之安全。

在一或多個實施例中，在容忍操作模式期間IO焊墊408電壓可高於V_DDIO 406。在一或多個實施例中，當IO焊墊408電壓高於V_DDIO 406時，偏壓410可根據方程式1追蹤IO焊墊408電壓。此處，第二比較器方塊304之輸出可等於IO焊墊408電壓，此時Q₈ 414開啟而Q₇ 412關閉。在一或多個實施例中，第一比較器方塊302之輸出可取決於其量值而等於偏壓410或V_DDIO 406。此處，Q₆ 404或Q₅ 402可開啟，而另一電晶體可關閉。在一或多個實施例中，如上文所論述，當IO焊墊408電壓高於V_DDIO 406時，第三比較器方塊312之輸出V_FW 420可等於IO焊墊408電壓。因此，Q₁₀ 可開啟而Q₉ 可關閉

在一或多個實施例中，當V_DDIO 406高於IO焊墊408電壓時，第一比較器方塊302之輸出可等於V_DDIO 406，且第二比較器方塊304之輸出可等於IO焊墊408電壓。在一或多個實施例中，第三比較器方塊312之輸出V_FW 420則可等於V_DDIO 406。因此，Q₉ 可開啟而Q₁₀ 可關閉。

因此，在一或多個實施例中，第三比較器方塊312之輸出V_FW 420取決於V_DDIO 406與IO焊墊408電壓中何者較高而可等於V_DDIO 406或IO焊墊408電壓。

在一或多個實施例中，可控制偏壓410以使得V_FW 420大體上等於V_DDIO 406及/或IO焊墊408電壓。在一或多個實施例中，在所有正常、故障安全及容忍操作模式期間，可將橫跨比較器方塊(302、304及312)之每一電晶體之電壓控制在其容忍上限內。在一或多個實施例中，可能可以經由FW電路300之提供來介面連接低壓器件(例如，電晶體)與高電源電壓及/或經由IO焊墊供給之高電壓。

第5圖 展示根據一或多個實施例之在故障安全操作期間的FW電路300之DC特性。如上文所論述，在故障安全情形下V_DDIO 406等於0。X軸504表示IO焊墊408電壓而Y軸502表示可變電壓。在一或多個實施例中，如第5圖 中所示，因為IO焊墊408電壓係自0擺動，V_FW 420可追隨IO焊墊408電壓。在一或多個實施例中，如第5圖 中所示，偏壓410可根據方程式1追隨IO焊墊408電壓。

第6圖 展示根據一或多個實施例之在容忍操作期間的FW電路300之DC特性。X軸604表示IO焊墊408電壓而Y軸602表示可變電壓。在一或多個實施例中，當IO焊墊408電壓係自0擺動時，偏壓410可如第6圖 中所示變化。在一或多個實施例中，當IO焊墊408電壓穿過偏壓410時，第二比較器方塊304之輸出V_CB2 606可等於IO焊墊408電壓。因此，在IO焊墊408電壓穿過偏壓410之後，V_CB2 606可追隨IO焊墊408電壓。

在一或多個實施例中，如第6圖中所示，只要V_DDIO 406高於IO焊墊408電壓，第三比較器方塊312之輸出V_FW 420就可等於V_DDIO 406。在一或多個實施例中，當IO焊墊408電壓穿過V_DDIO 406時，第三比較器方塊312之輸出V_FW 420可切換至IO焊墊408電壓。在一或多個實施例中，可設計比較器方塊(302、304及312)之電晶體，以使得可降低介於V_DDIO 406與IO焊墊408電壓之間的切換時間。

第7圖 展示根據一或多個實施例之在容忍操作期間的FW電路300之DC暫態特性。X軸代表時間(t)704而Y軸702代表可變電壓。在一或多個實施例中，因為IO焊墊408電壓係自0擺動，只要IO焊墊408電壓小於V_DDIO 406，第三比較器方塊312之輸出V_FW 420就可等於V_DDIO 406。在一或多個實施例中，如第7圖 中所示，IO焊墊408電壓一穿過V_DDIO 406，V_FW 420就可開始追蹤IO焊墊408電壓。

第8圖 展示根據一或多個實施例之包括FW電路300的緩衝電路之輸出級800。此處，V_DDIO 806、V_SS 810、IO焊墊808電壓、CTRL1 812及CTRL2 814分別類同於第1圖 及第2圖 中之V_DDIO (106、206)、V_SS (110、210)、IO焊墊(108、208)電壓、CTRL1 112及CTRL2 114。PMOS電晶體Q₁₁ 802及Q₁₂ 804分別類同於第2圖 之Q₁ 202及Q₂ 204。在一或多個實施例中，FW電路300之輸出V_FW 420經展示為施加至Q₁₁ 802之主體(B)端子。在一或多個實施例中，FW電路300可解決第2圖 中之V_FW 220波動問題。

在一或多個實施例中，即使FW電路300放電，與Q₁₁ 802相關聯之寄生二極體可確保V_FW 420不下降低於V_FW 420超過V_T 。在一或多個實施例中，提供緩衝電路之輸出級800中的FW電路300可降低緩衝電路與外部IO電路介面連接的核心電路之組成主動元件(例如，MOS電晶體)上的壓力。

第9圖 為根據一或多個實施例詳細說明一種實現FW電路300的方法中涉及的操作之程序流程圖。在一或多個實施例中，操作902可涉及經由第一比較器方塊302輸出電源電壓(V_DDIO 406)及偏壓410中的較高電壓之步驟。在一或多個實施例中，操作904可涉及經由第二比較器方塊304輸出偏壓410及由IO焊墊供給之外部電壓(IO焊墊408電壓)中的較高電壓之步驟。在一或多個實施例中，操作908可涉及經由第三比較器方塊312輸出第一比較器方塊302的輸出及第二比較器方塊304的輸出中的較高者之步驟。

在一或多個實施例中，在正常操作、故障安全操作及容忍操作之每一者期間，橫跨第一比較器方塊302、第二比較器方塊304及第三比較器方塊312之每一者的組成主動元件(例如，MOS電晶體)之電壓可在其容忍上限內。在一或多個實施例中，故障安全操作可為其電源電壓(V_DDIO 406)為零之模式，且容忍操可為如下之模式：其中經由IO焊墊供給之外部電壓(IO焊墊408電壓)自零變化至比電源電壓更高之值。

儘管已參閱具體示例性實施例來描述本發明諸實施例，但是將顯而易見的是，在不脫離各種實施例之更廣泛精神及範疇的情況下可對該等實施例進行各種修改及改變。舉例而言，操作電壓及/或外部電壓中之變化係在示範性實施例之範疇內。又，例如，可使用硬體電路(例如，基於CMOS邏輯電路)、韌體、軟體或硬體、韌體及軟體之任一組合(例如，包含於機器可讀取媒體中)來啟用並操作本文所述之各種設備及模組。舉例而言，可使用電晶體、邏輯閘及電路(例如，特殊應用積體(ASIC)電路及/或數位訊號處理器(DSP)電路)來實現各種電氣結構及方法。

另外，應瞭解，可在與資料處理系統(例如，電腦設備)相容之機器可讀取媒體及/或機器可存取媒體中實現本文揭示之各種操作、程序及方法，且可以任何次序(例如，包括使用用於實現各種操作之構件)執行。因此，將說明書及圖式視為說明性而非限制性意義。

100．．．輸出級

102．．．電晶體Q₁ /Q₁

104．．．電晶體Q₂ /Q₂

106．．．電源電壓V_DDIO /V_DDIO

108．．．輸入/輸出(IO)焊墊/IO焊墊

110．．．電源電壓V_SS

112．．．控制信號CTRL1/CTRL1

114．．．控制信號CTRL2/CTRL2

116．．．寄生二極體D₁ /D₁

118．．．寄生二極體D₂

200．．．輸出級

202．．．Q₁

204．．．Q₂

206．．．V_DDIO

210．．．V_SS

212．．．CTRL1

214．．．CTRL2

216．．．電晶體Q₃ /Q₃

218．．．電晶體Q₄ /Q₄

220．．．FW電路輸出V_FW /V_FW

230．．．FW電路

300．．．FW電路/浮動井電路

302．．．第一比較器方塊

304．．．第二比較器方塊

306．．．電源電壓V_DDIO /V_DDIO

308．．．IO焊墊

310．．．偏壓

312．．．第三比較器方塊

314．．．輸出VFW/VFW

402．．．Q₅

404．．．Q₆

406．．．V_DDIO

408．．．IO焊墊

410．．．偏壓

412．．．Q₇

414．．．Q₈

420．．．V_FW

422．．．輸出V_FW /V_FW

424．．．Q₁₀

502．．．Y軸

504．．．X軸

602．．．Y軸

604．．．X軸

606．．．輸出V_CB2 /V_CB2

702．．．Y軸

704．．．時間(t)

800．．．輸出級

802．．．電晶體Q₁₁ /Q₁₁

804．．．電晶體Q₁₂ /Q₁₂

806．．．V_DDIO

808．．．IO焊墊

810．．．V_SS

812．．．CTRL1

814．．．CTRL2

902．．．操作

904．．．操作

908．．．操作

本發明之實施例係以實例來說明且並非限於附圖之諸圖，其中相同元件符號表示類似元件，且其中：

第1圖 為根據一或多個實施例之緩衝電路的輸出級之示意圖。

第2圖 為根據一或多個實施例之浮動井(FW)電路之示意圖，該浮動井(FW)電路展示為緩衝電路之輸出級之一部分。

第3圖 為根據一或多個實施例之FW電路之系統視圖。

第4圖 為根據一或多個實施例之第3圖 中的FW電路的電晶體實施之示意圖。

第5圖 為根據一或多個實施例之在故障安全操作期間的第3圖 中之FW電路的DC特性之圖。

第6圖 為根據一或多個實施例之在容忍操作期間的第3圖 中之FW電路的DC特性之圖。

第7圖 為根據一或多個實施例之在容忍操作期間的第3圖 中之FW電路的暫態特性之圖。

第8圖 為根據一或多個實施例之包括第3圖 中之FW電路的緩衝電路的輸出級之示意圖。

第9圖 為根據一或多個實施例詳細說明一種實現第3圖 中之FW電路的方法中涉及的操作之程序流程圖。

本發明實施例之其他特徵將由【實施方式】及其隨後之附圖可更加明白。

300．．．FW電路/浮動井電路

302．．．第一比較器方塊

304．．．第二比較器方塊

312．．．第三比較器方塊

402．．．Q₅

404．．．Q₆

406．．．V_DDIO

408．．．IO焊墊

410．．．偏壓

412．．．Q₇

414．．．Q₈

420．．．V_FW

422．．．輸出V_FW /V_FW

424．．．Q₁₀

Claims (20)

1. 一種可操作於於一故障安全條件及一容忍條件之浮動井電路，該浮動井電路包含：一第一比較器方塊，其經組態以輸出等於一電源電壓及一偏壓中一較高者的一電壓；一第二比較器方塊，其經組態以輸出等於該偏壓及經由一輸入/輸出(IO)焊墊供給之一外部電壓中一較高者的一電壓；及一第三比較器方塊，其經組態以輸出等於該第一比較器方塊的該輸出及該第二比較器方塊的該輸出中一較高者的一電壓，其中在一正常操作、一故障安全操作及一容忍操作之每一者期間，橫跨該第一比較器區塊、該第二比較器區塊及該第三比較器區塊之每一者的至少一個組成主動元件之一電壓係在該至少一個組成主動元件之一容忍上限內，其中該故障安全操作為如下之一模式：該電源電壓為零之一模式，及其中該容忍操作為如下之一模式：經由該IO焊墊供給之該外部電壓自零變化至比該電源電壓更高之一值。
2. 如申請專利範圍第1項之浮動井電路，其中在該容忍操作期間，該偏壓追蹤經由該IO焊墊供給之該外部電壓。
3. 如申請專利範圍第1項之浮動井電路，其中在該正常操作期間，該偏壓係可控地於外部產生為該電源電壓之一小部分。
4. 如申請專利範圍第1項之浮動井電路，其中確保該偏壓在該故障安全操作期間，係在該第一比較器方塊之該至少一個組成主動元件之該容忍上限內。
5. 如申請專利範圍第1項之浮動井電路，其中該第一比較器方塊、該第二比較器方塊及該第三比較器方塊之每一者之該至少一個組成主動元件為一金屬氧化物半導體(MOS)電晶體。
6. 如申請專利範圍第5項之浮動井電路，其中該第一比較器方塊、該第二比較器方塊及該第三比較器方塊每一者包含：一第一PMOS電晶體，其經組態以在其一源極端子及一汲極端子之一者處接收一第一電壓；及一第二PMOS電晶體，其經組態以在其一源極端子及一汲極端子之一者處接收一第二電壓，其中該第一PMOS電晶體之未經組態成接收該第一電壓之的該源極端子及該汲極端子之該一者，係耦接至該第二PMOS電晶體之未經組態成接收該第二電壓的該源極 端子及該汲極端子之該一者，其中該第一PMOS電晶體之一主體端子(bulk terminal)經組態以耦接至該第二PMOS電晶體之一主體端子，其中該第一PMOS電晶體之一閘極端子經組態以耦接至該第二PMOS電晶體之經組態成接收該第二電壓的該源極端子及該汲極端子之該一者，及其中該第二PMOS電晶體之一閘極端子經組態以耦接至該第一PMOS電晶體之經組態成接收該第一電壓的該源極端子及該汲極端子之該一者。
7. 如申請專利範圍第6項之浮動井電路，其中該偏壓經控制以使得該第三比較器方塊之該輸出大體上等於該電源電壓及經由該IO焊墊供給之該外部電壓之至少一個。
8. 如申請專利範圍第6項之浮動井電路，其中該第三比較器方塊之該輸出電壓經組態以施加至一緩衝電路之一輸出級的一MOS電晶體之一主體端子。
9. 如申請專利範圍第6項之浮動井電路，其中經組態以耦接該第一PMOS電晶體及該第二PMOS電晶體之該等主體端子之該路徑，係經組態與經組態成耦接該第一PMOS電晶體之未經組態成接收該第一電壓的該源極端子及該汲極端子之該一者，與該第二PMOS電晶體未經組態成接收該第二電壓的該源極端子及該汲極端子之該 一者之該路徑短路。
10. 一種用於實現該浮動井電路之方法，其包含以下步驟：經由一第一比較器方塊輸出一電源電壓及一偏壓中的一較高者；經由一第二比較器方塊輸出該偏壓及經由一IO焊墊供給之一外部電壓中的一較高者；及經由一第三比較器方塊輸出該第一比較器方塊之該輸出及該第二比較器方塊之該輸出中的一較高者，在一正常操作、一故障安全操作及一容忍操作之每一者期間，橫跨該第一比較器方塊、該第二比較器方塊及該第三比較器方塊之每一者的至少一個組成主動元件之一電壓係在該至少一個組成主動元件的一容忍上限內，其中該故障安全操作為如下之一模式：該電源電壓為零，且該容忍操作為如下之一模式：經由該IO焊墊供給之該外部電壓自零變化至高於該電源電壓之一值。
11. 如申請專利範圍第10項之方法，其進一步包含以下步驟：在該正常操作期間，可控地於外部產生該電源電壓之一小部分作為該偏壓。
12. 如申請專利範圍第10項之方法，其進一步包含以下步驟：確保該偏壓在該故障安全操作期間係在該第一比 較器方塊之該至少一個組成主動元件之該容忍上限內。
13. 如申請專利範圍第10項之方法，其進一步包含以下步驟：藉由以下步驟來形成該第一比較器方塊、該第二比較器方塊及該第三比較器方塊之每一者：組態一第一PMOS電晶體以在其一源極端子及一汲極端子之一者處接收一第一電壓；組態一第二PMOS電晶體以在其一源極端子及一汲極端子之一者處接收一第二電壓；將該第一PMOS電晶體未接收該第一電壓之該源極端子及該汲極端子之一者耦接至該第二PMOS電晶體未接收該第二電壓之該源極端子及該汲極端子之一者；將該第一PMOS電晶體之一主體端子耦接至該第二PMOS電晶體之一主體端子；將該第一PMOS電晶體之一閘極端子耦接至該第二PMOS電晶體接收該第二電壓之該源極端子及該汲極端子之該一者；及將該第二PMOS電晶體之一閘極端子耦接至該第一PMOS電晶體接收該第一電壓之該源極端子及該汲極端子之該一者。
14. 如申請專利範圍第13項之方法，其進一步包含以下步驟：將該第三比較器方塊之該輸出電壓施加至一緩衝電路之一輸出級的一MOS電晶體之一主體端子。
15. 如申請專利範圍第13項之方法，其進一步包含以下步驟：控制該偏壓以使得該第三比較器方塊之該輸出電壓大體上等於該電源電壓及經由該IO焊墊供給之該外部電壓之至少一個。
16. 如申請專利範圍第13項之方法，其進一步包含以下步驟：使耦接該第一PMOS電晶體及該第二PMOS電晶體之該等主體端子之該路徑與耦接該第一PMOS電晶體未接收該第一電壓的該源極端子及該汲極端子之該一者及該第二PMOS電晶體未接收該第二電壓的該源極端子及該汲極端子之該一者之該路徑短路。
17. 一種可操作於於一故障安全條件及一容忍條件之緩衝電路，該緩衝電路包含：一輸出級，其包含一浮動井電路，該浮動井電路包含：一第一比較器方塊，其經組態以輸出等於一電源電壓及一偏壓中一較高者的一電壓；一第二比較器方塊，其經組態以輸出等於該偏壓及經由一IO焊墊供給之一外部電壓中一較高者的一電壓；及一第三比較器方塊，其經組態以輸出等於該第一比較器方塊的該輸出及該第二比較器方塊的該輸出中一較高者的一電壓， 其中在一正常操作、一故障安全操作及一容忍操作之每一者期間，橫跨該第一比較器方塊、該第二比較器方塊及該第三比較器方塊之每一者的至少一個組成主動元件之一電壓係在該至少一個組成主動元件的一容忍上限內，其中該故障安全操作為如下之一模式：該電源電壓為零，其中該容忍操作為如下之一模式：經由該IO焊墊供給之該外部電壓自零變化至比該電源電壓更高之一值，及其中該浮動井電路的該第三比較器方塊之該輸出電壓經組態以施加至該緩衝電路的該輸出級的一組成主動元件之一基體。
18. 如申請專利範圍第17項之緩衝電路，其中該緩衝電路的該輸出級之該組成主動元件經組態以藉由該緩衝電路的一控制電路產生之一控制信號來驅動。
19. 如申請專利範圍第17項之緩衝電路，其中該緩衝電路的該輸出級之該組成主動元件及該第一比較器方塊、該第二比較器方塊及該第三比較器方塊的每一者之該至少一個組成主動元件為MOS電晶體。
20. 如申請專利範圍第19項之緩衝電路，其中該第一比 較器方塊、該第二比較器方塊及該第三比較器方塊每一者包含：一第一PMOS電晶體，其經組態以在其一源極端子及一汲極端子之一者處接收一第一電壓；及一第二PMOS電晶體，其經組態以在其一源極端子及一汲極端子之一者處接收一第二電壓，其中該第一PMOS電晶體未經組態成接收該第一電壓之該源極端子及該汲極端子的該一者係耦接至該第二PMOS電晶體未經組態成接收該第二電壓之該源極端子及該汲極端子的該一者，其中該第一PMOS電晶體之一主體端子經組態以耦接至該第二PMOS電晶體之一主體端子，其中該第一PMOS電晶體之一閘極端子經組態以耦接至該第二PMOS電晶體之經組態成接收該第二電壓之該源極端子及該汲極端子的該一者，及其中該第二PMOS電晶體之一閘極端子係耦接至該第一PMOS電晶體之經組態成接收該第一電壓之該源極端子及該汲極端子的該一者。