KR20110041971A - 페일세이프 상태 및 허용 상태에서 동작 가능한 부유 웰 회로 - Google Patents

페일세이프 상태 및 허용 상태에서 동작 가능한 부유 웰 회로 Download PDF

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Abstract

본 발명에 따른 회로에는 공급 전압과 바이어스 전압 중 높은 전압과 같은 전압을 출력하도록 구성된 제1 비교기 블록, 입력/출력(IO)패드를 통해 공급된 외부 전압과 바이아스 전압 중 높은 전압과 같은 전압을 출력하도록 구성된 제2 비교기 블록, 그리고 제2 비교기 블록의 출력과 제1 비교기 블록의 출력 중 높은 출력과 같은 전압을 출력하도록 구성된 제3 비교기 블록이 포함된다. 각각의 제1 비교기 블록, 제2 비교기 블록, 그리고 제3 비교기 블록의 하나 이상의 능동 소자에서의 전압은, 정상 작동, 페일세이프 작동, 그리고 허용 작동 각각 동안 자신의 허용 상한 안에 있다.

Description

페일세이프 상태 및 허용 상태에서 동작 가능한 부유 웰 회로 { A FLOATING WELL CIRCUIT OPERABLE IN A FAILSAFE CONDITION AND A TOLERANT CONDITION }
본 발명은 전자 회로에 관한 것으로, 보다 특정하게는 페일세이프(failsafe) 상태 및 허용(tolerant) 상태에서 동작 가능한 부유 웰(floatinf well: FW)회로를 실현하는 방법, 장치 및 시스템에 관한 것이다.
버퍼회로(예: I/O버퍼)는 외부 입/출력(IO) 회로가 있는 금속 산화막 반도체(MOS) 집적 회로의 코어 회로와 인터페이스 한다. 외부 전압은 IO 패드를 통해서 버퍼 회로의 출력 단계에 공급된다. 코어 회로의 능동 소자의 작동 전압 레벨이 외부 IO 회로의 작동 전압 레벨(예: 3.3 V, 5V) 보다 낮음에 따라(예: 1.8 Volts (V)), 외부 IO 회로와 코어 회로의 인터페이스 접속은 코어 회로의 능동 소자(예: MOS 트렌지스터)에게 스트레스를 준다.
코어 회로의 능동 소자의 스트레스는 능동 소자의 안전성을 떨어 뜨리게 되어 코어 회로의 잠재된 고장을 초래한다.
다양한 작동, 과정 그리고 방식 기계판독 가능 매체나 또는 데이타 프로세싱 시스템(예: 컴퓨터 기기 )와 호환할 수 있는 기계 접근 매체에서 구현되고, 어떠한 상태에서든 (예: 다양한 작용의 획득할 수 있는 사용 방법을 포함)수행되게 하기 위함이다.
본 발명은 페일세이프 상태 및 허용 상태에서 작동이 가능한 부유 웰(FW) 회로를 실현하는 방법, 장치 및 시스템에 관한 것이다.
한 측면에서, 본 발명에 따른 회로에는, 출력 전압을 공급전압과 바이아스 전압보다 높게 구성하는 제1 비교기 블록과 출력 전압이 입력/출력(IO)패드를 통해 공급된 외부 전압과 바이아스 전압보다 높게 구성하는 제2 비교기블록 그리고 출력전압이 제2 비교기 블록의 출력과 제1 비교기 블록의 출력보다 높게 구성하는 제3 비교기 블록을 포함한다. 제1 비교기 블록, 제2 비교기 블록, 그리고 제3 비교기 블록의 활동 구성 요소들의 하나 이상을 가로지르는 각각의 전압은 각각의 표준 작동, 페일세이프 작동, 그리고 허용 작동하에서 그곳의 상위 한계 허용 한계안에 있다.
페일세이프 작동은 공급전압이 제로인 곳에서의 모드이고, 허용 작동은 IO패드를 통해 공급된 외부 전압이 제로에서 공급전압보다 높은 값까지 다양한 곳에서의 모드이다.
다른 측면에서, 본 발명의 방법에는 제1비교기 블록을 통한 바이아스 전압과 공급전압보다 높게 출력하는것, 제2 비교기 블록을 통해 IO패드에 의해 공급된 외부 전압과 바이아스 전압보다 높게 출력하는것, 그리고 제1 비교기 블락의 출력과 제3비교기 블락을 통한 제2 비교기의 출력보다 높게 출력하는것을 포함한다. 각각의 제1 비교기 블락, 제2 비교기 블락 그리고 제3 비교기 블락의 하나 이상의 활동 구성 요소를 가로지르는 전압은 각각의 표준 작동, 페일세이프 작동, 그리고 허용 작동하에서 그곳의 상위 한계 허용 안에 있다.
페일세이프 작동은 공급 전압이 제로인곳에서의 모드이고, 허용 작동은 IO 패드를 통해 공급된 외부 전압이 제로에서 공급 전압보다 높은 값까지 변하는 모드이다.
또 다른 측면에서, 버퍼 회로는 부유웰 회로를 포함하는 출력단계를 포함한다. 부유웰 회로는 바이아스 전압과 공급전압보다 높게 출력 전압을 구성하는 제1 비교기 블락과 IO 패드를 통해 공급된 외부 전압과 바이아스 전압보다 높게 출력전압을 구성하는 제2 비교기 블락, 그리고 제1 비교기 블락의 출력과 제2 비교기 블락의 출력보다 높게 출력하도록 구성하는 제3 비교기 블락을 포함한다. 각 제1 비교기 블락, 제2 비교기 블락, 그리고 제3 비교기 블락의 하나 이상의 활동 구성 요소를 가로지르는 전압은 각각의 표준 작동, 페일세이프 작동, 허용 작동 하에서 그곳의 상위 허용 한계 안에 있다.
페일세이프 작동은 전압이 제로인 곳에서 공급되는 모드이고, 허용 작동은 IO 패드를 통해 공급된 외부 전압이 제로에서 공급전압보다 높은 값까지 다양한 곳에서의 모드이다. 부유웰 회로의 제3 비교기 블락의 출력전압은 버퍼회로의 출력 단계의 활동 구성 요소의 회로판에 적용하도록 구성된다.
본 명에서에 개시된 방법 및 시스템은 다양한 측면을 구현하는 어떠한 방식으로 구현될 수 있으며, 기계에 의해 실시되는 경우, 기계가 본 명세서에 개시된 어떠한 동작도 수행하도록 하는 명령들을 실시하는 기계-판독 가능한 매체 형태로 실행될 수도 있다. 다른 특징들은 첨부된 도면 및 이하 설명할 발명의 상세한 설명을 통해 명백해 질 것이다.
다양한 작동, 과정 그리고 방식 기계판독 가능 매체나 또는 데이타 프로세싱 시스템(예: 컴퓨터 기기 )와 호환할 수 있는 기계 접근 매체에서 구현되고, 어떠한 상태에서든 (예: 다양한 작용의 획득할 수 있는 사용 방법을 포함)수행된다.
본 발명의 실시예를 유사한 구성요소에는 유사한 도면부호를 표시한 첨부한 도면으로 한정되는 것은 아닌 예의 방법으로 설명한다.
도면1은 하나 이상의 실시예에 따른, 버퍼회로의 출력 단계를 보여주는 개략도,
도면2는 하나 이상의 실시예에 따른, 버퍼회로의 출력단계의 일부를 도시한 부유 웰(FW) 회로의 개략도,
도면3은 하나 이상의 실시예에 따른, FW 회로의 시스템 도,
도면 4는 하나 이상의 실시예에 따른, 도면 3의 FW 회로의 트렌지스터 구현의 개략도.
도면5는 하나 이상의 실시예에 따른, 페일세이프 작동하에서 도면3의 FW 회로의 DC 특성도.
도면6은 하나 이상의 실시예에 따른, 허용 작동에서, 도면3의 FW 회로의 DC 특징도.
도면7은 하나 이상의 실시예에 따른, 허용 작동에서, 도면3의 FW 회로의 과도전류의 특성도.
도면 8은 하나 이상의 실시예에 따른, 도면3의 FW 회로를 포함하는 버퍼회로의 출력 단계의 개략도.
도면9는 하나 이상의 실시예에 따른, 도면3의 FW 회로를 구현하는 방법에 포함되는 동작을 상세히 설명하는 프로세스 흐름도이다.
본 발명의 다른 특징들은 첨부한 도면 및 이하의 발명의 상세한 설명을 통해 분명해 질 것이다.
이하 설명되는 실시예들은, 페일세이프 상태와 허용 상태에서 작동이 가능한 부유웰(FW) 회로를 실현하기 위해 사용되는 것이다. 비록 본 발명의 실시예들이 특정한 예를 참고하여 설명하고 있으나, 다양한 실시예의 광역의 정신 및 범위를 벗어나지 않고 이들 실시예에 다양한 수정 및 변형이 가능함은 자명한 것이다.
도면1은 하나 이상의 구체화에 따라, 버퍼회로의 출력단계 100을 보여주는 개략도이다. 하나 이상의 구체화에서, 출력단계100은 포지티브 채널 금속 산화막 반도체(PMOS) 트렌지스터 Q1 102 와 네거티브 채널 MOS (NMOS) 트렌지스터 Q2 104를 포함한다. 하나 이상의 구체화에서 Q1 102 의 소스(S) 터미널은 공급 전압 VDDIO 106에 연결되고, Q2 104의 소스(S) 터미널은 공급 전압 VSS 110에 연결된다. 트렌지스터(Q1 102, Q2 104)의 벌크(B) 터미널은 그곳의 소스(S)와 짧아지는데 이것은 트렌지스터(Q1 102, Q2 104) 의 벌크(B)터미널을 또한 VDDIO 106 와VSS 110에 제 각각 연결하기 위해서이다. Q1 102 그리고 Q2 104 의 드레인(D) 터미널은 도면1에서 보여주듯이 서로 연결되어 있다.
하나 이상의 구체화에서, 입력/출력(IO) 패드108로부터 외부 전압은 각각의 Q1 102 와Q2 104의 드레인(D) 터미널로 공급된다. 하나 이상의 구체화에서, 트렌지스터(Q1 102, Q2 104) 의 게이트(G) 터미널은 버퍼회로의 콘트롤 회로로부터 생성된 콘트롤 신호(CTRL1 112 와CTRL2 114)로부터 파생된다. 하나 이상의 구체화에서, IO 패드 108전압이 공급 전압보다, VDDIO 106 높은곳에서, 허용 모드하의 버퍼 회로가 작동 할때, Q1 102와 관계가 되어 도면1에서 보여주듯이 기생 다이오드 D1 116는 IO 패드 108전압과 공급 전압 VDDIO 106사이의 직접 경로에 기인해서 켜짐이 된다. 예를 들어, VDDIO 106 는 1.8 볼트 (V) 이고, IO 패드 108전압은 3.465 V (3.3 V + 5% 허용)이다. D1 116의 켜짐은 큰 전류를 처리하는것을 초래해서 바꿔말하면 큰 누전을 흐르게 한다. 도면1 또한 Q2 104와 관련한 기생 다이오드 D2 118을 보여준다.
도면2는 하나 이상의 구체화에 따라, 버퍼회로의 출력단계200의 부분으로서 FW 회로230을 보여준다. VDDIO 206, VSS 210, CTRL1 212, CTRL2 214, Q1 202, Q2 204,그리고IO 패드208 전압은 도면1의 VDDIO 106, VSS 110, CTRL1 112, CTRL2 114, Q1 102, Q2 104, 그리고IO 패드 108 전압과 유사하다. 하나 이상의 구체화에서, Q1 202은 도면2에서 보여주듯이 FW에 위치하는데, VDDIO 206 와 IO 패드 208 전압보다 높게 선택하는게 기능하다.
하나 이상의 구체화에서 FW 회로230은 PMOS트렌지스터 Q3 216을 포함하는데, 그것의 소스(S) 터미널은 VDDIO 206 과 또다른 PMOS트렌지스터 트렌지스터 Q4 218의 게이트(G) 터미널에 연결되어 있다. 하나 이상의 구체화에서, Q4 218 의 소스(S)터미널은 Q3 216 의 게이트(G) 터미널과 IO 패드 208 전압에 연결되어 있다. FW회로230의 두가지 트렌지스터 (Q3 216, Q4 218) 의 드레인(D) 터미널은 서로 연결되어 있다. 하나 이상의 구체화에서, 각 트렌지스터(Q3 216, Q4 218) 의 벌크(B) 터미널은 그곳의 드레인(D) 터미널에 연결되어 있다. 하나 이상의 구체화에서, PMOS 트렌지스터(Q3 216, Q4 218)의 드레인-드레인 경로를 갖는 FW 회로의 출력은 벌크(B) 터미널, 예를 들어 Q1 202의 회로판에 공급된다. 하나 이상의 구체화에서, Q1 202의 벌크 (B) 터미널로 공급된 VFW 220은 Q1 202와 관련된 기생 다이오드의 순방향 바이아스 되는 것을 방지한다.
하나 이상의 구체화에서, VDDIO 206 가 IO 패드 208 전압보다 훨씬 높을때, Q3 216 는 켜짐이되고, Q4 218 은 꺼짐이 되는데 이것은 VFW 220가 VDDIO 206에 실질적으로 같은데서 초래한다. 하나 이상의 구체화에서, IO 패드 208전압이 VDDIO 206보다 훨씬 높을때, Q4 218 는 켜짐이되고, Q3 216 은 꺼짐이 되는데, 이것은 VFW 220 가 IO 패드 208전압과 실질적으로 같은데서 초래한다. 그러므로, VFW 220는 VDDIO 206 와 IO 패드 208전압보다 높다.
그러나, 하나 이상의 구체화에서, VDDIO 206 가 제로일때, 전체 IO 패드 208 전압은 Q3 216의 게이트(G) 옥사이드에 나타난다. 하나 이상의 구체화에서, Q3 216 에서 게이트 옥사이트의 두께가 실행 요구사항에 적합한것에서 아주 적을때, 높은 IO 패드208의 적용은 Q3 216의 안전도를 감소시킨다. 더불어서, 하나 이상의 구체화에서, IO 패드 208전압이 문턱전압(VT)위에 VDDIO 206보다 낮게 있을때, Q3 216과Q4 218는 둘다 꺼짐이 되는데 이것은 VFW 220의 변동상태에서 초래한다.
하나 이상의 구체화에 따라, 도면3은 FW 회로 300의 시스템 모습을 보여준다. 하나 이상의 구체화에서 부유웰 회로300은 그곳의 입력으로서 VDDIO 306 과 바이아스 전압 310을 가지고 있는 제1 비교기블록 302과 그곳의 입력으로서 IO 패드308전압과 바이아스 전압 310을 가지고 있는 제2 비교기 블락304를 포함한다. 하나 이상의 구체화에서 제1 비교기 블록302와 제2 비교기 블록304의 출력은 도면3에서 보여주듯이 제3 비교기 블록 312의 출력으로서 이용된다. 도면1과 도면2에서, 여기의 VDDIO 306 과IO 패드 308 전압은 VDDIO (106, 206) 과 IO 패드 (108, 208) 전압과 유사하다. 하나 이상의 구체화에서, 제2 비교기 블락312의 출력 VFW 314는 도면2의 벌크 터미널에 공급되고,FW 회로230은 FW 회로300으로 대체된다.
하나 이상의 구체화에서, VDDIO 306는 표준작동하에서 바이아스 전압310보다 높고 그러므로 VDDIO 306는 제1 비교기 블록302의 출력이다. 하나 이상의 구체화에서 바이아스전압 310은 VDDIO 306 (예: 0.55VDDIO)의 부분으로서 콘트롤이 가능하게 생성된다. 하나 이상의 구체화에서 IO 패드 308전압은 0에서 VDDIO 306로 움직인다. 하나 이상의 구체화에서, IO 패드 308전압이 낮을때, 제2 비교기 블록304의 출력은 바이아스 전압 310과 같다. 그러므로, 제3 비교기 블록312, VFW 314의 출력은 VDDIO 306 ( 제1 비교기 블록302의 출력)과 바이아스 전압 310(제2 비교기 블록304의 출력)보다 높다. 이것은 VFW 314가 표준 작동하에서 IO 패드 308전압이 낮을때 VDDIO 306에 같다는 것을 뜻한다.
하나 이상의 구체화에서, IO 패트 308전압이 높을때, 제2 비교기 블록 304의출력은 IO 패드 308 전압과 같다. 그러므로 제3 비교기 블록 312는 VDDIO 306 ( 제1 비교기 블록 302의 출력)과 IO 패드 308전압(제2 비교기 블록304의 출력)보다 높은것과 같다. 이것은 IO 패드 308 전압이 표준작동에서 높을때 VFW 314 이 VDDIO 306에 같다는 것을 뜻한다.
하나 이상의 구체화에서 표준 작동에서 IO 패드 308 전압이 0에서 VDDIO 306 까지 변화 하는것 처럼 IO 패드 308 전압의 값에 상관없이 VFW 314 이 VDDIO 306에 같다.
하나 이상의 구체화에서 VDDIO 306는 페일세이프 작동에서 0과 같다. 하나 이상의 구체화에서 바이아스 전압310은 방정식1의 예에서 보여주듯이 IO 패드 308전압으로부터 파생된다. VB = IOPAD - 2VT (1) VB는 바이아스 전압310인곳에서 IOPAD는 IO 패드 308 전압이고 VT는 제2 비교기블록 304의 활동 구성 요소의 문턱 전압이다. 방정식1 예에서, 제2 비교기 블록 304의 두개의 활동 구성 요소가 고려된다.
하나 이상의 구체화에서, IO 패드 308전압이 낮을때, 제3 비교기 블록312, VFW 314의 출력은 낮다. 하나 이상의 구체화에서, IO 패드 308전압이 높을때, 제2 비교기 블록 304의 출력은 IO 패드 308 전압과 같다. 하나 이상의 구체화에서 제1 비교기 블록 302의 출력은 그때 바이아스 전압 310과 같다. 방정식1에서 설명하고 있는 바이아스 전압310은 제1 비교기 블록302의 각 활동 구성 요소의 상위 허용 한계보다 늦게 콘트롤이 되어야 한다. 예를 들어, 제1 비교기 블록 302의 각 활동 구성 요소는 1.8 V 기계이어야 하고 그러므로 바이아스 전압 310은 제1 비교기 블록 302의 각 활동 요소의 안전성을 확실하게 하기 위해 ~2V(1.8V + 10% 상위 허용 한계)보다 적도록 콘트롤이 되어야한다.
하나 이상의 구체화에서, IO 패드 308 전압은 허용 작동 모드에서 VDDIO 306보다 높다. 하나 이상의 구체화에서, IO 패드 308전압이 VDDIO 306보다 높을때, 바이아스 전압 310은 방정식1에서처럼 IO 패드 308전압을 따른다. 여기에 제2 비교기 블록 304의 출력은 IO 패드 308 전압과 같다. 하나 이상의 구체화에서, 제1 비교기 블록302의 출력은 그곳의크기에 따라서 바이아스 전압 310또는 VDDIO 306와 같다. 하나 이상의 구체화에서, IO 패드 308 전압이 위에서 언급한 데로, VDDIO 306,보다 높을때, 제3 비교기 블록312, VFW 314의 출력은 IO 패드308 전압과 같다.
하나 이상의 구체화에서, VDDIO 306 가 IO 패드 308 전압보다 높을때, 제1 비교기 블록302의 출력은 VDDIO 306와 같고, 제2 비교기 블록304의 출력은 IO 패드 308전압과 같다. 하나 이상의 구체화에서, 제3 비교기 블록 312, VFW 314의 출력은 그때 VDDIO 306와 같다.
그러므로, 하나 이상의 구체화에서, 제3 비교기 블록312, VFW 314,의 출력은 VDDIO 306과 IO 패드308 전압 중 어느것이나 높은것에 따라 허용 작동하에서 VDDIO 306나 IO 패드 308 전압과 같다.
도면4는 하나 이상의 구체화에 따라, 도면3의 FW 회로300의 트렌지스터 실행을 보여준다. 하나 이상의 구체화에서, 각 제1 비교기 블록302, 제2 비교기 블록 304 그리고 제3 비교기 블록 312는 PMOS 트렌지스터 한쌍(Q5 402 와 Q6 404, Q7 412 와 Q8 414, Q9 422 와 Q10 424)으로 구성되는데,이곳에서 각 트렌지스터 한쌍의 소스(S) 터미널은 VDDIO 406 과 바이아스 전압 410(Q5 402 와Q6 404), IO 패드 408전압과 바이아스 전압 410 (Q7 412 와 Q8 414)그리고 제1 비교기 블록 302의 출력과 제2 비교기 블록 304의 출력(Q9 422 and Q10 424) 을 제각각 수신하도록 구성한다. 여기에 VDDIO 406 바이아스 전압 410과 IO 패드 408 전압이 도면 3의 VDDIO 306, 바이아스 전압 310, 그리고 IO 패드 308 전압과 유사하다.
하나 이상의 구체화에서, 각 트렌지스터들의 한쌍 (Q5 402 와 Q6 404, Q7 412 와Q8 414, Q9 422 와 Q10 424)의 드레인(D) 터미널과 벌크(B) 터미널은 각각 서로 연결되도록 구성되었다. 하나 이상의 구체화에서, 각 트렌지스터 한쌍(Q5 402 와Q6 404, Q7 412 와Q8 414, Q9 422 와Q10 424) 에서벌크-벌크 경로와 드레인-드레인 경로는 도면4에서 보여주듯이 각 비교기 블록(302, 304, 312)의 출력 경로를 가능하게 하기 위해서 서로 연결되어 있다. 하나 이상의 구체화에서, 제3 비교기 312블록의 출력은 VFW420(도면 3의 VFW 314와 같음)와 같다.
MOS 트렌지스터의 소스(S) 터미널과 드레인(D) 터미널은 호환이 가능하고, 그러므로, 각 트렌지스터의 쌍(Q5 402 와Q6 404, Q7 412 와 Q8 414, Q9 422 와 Q10 424)의 하나의 트렌지스터의 드레인(D) 터미널은 다른 트렌지스터의 소스(S) 터미널에 연결된다는 것은 당해 기술분야의 통상의 지식임이 분명하다 하나 이상의 구체화에서, 전압(VDDIO 406, 바이아스 전압410, 그리고 IO 패드 408 전압)은 각 트렌지스터 쌍(Q5 402 와 Q6 404, Q7 412 와 Q8 414, Q9 422 와 Q10 424)의 소스(S) 터미널과 드레인(D) 터미널에서 수신받는다. 하나 이상의 구체화에서, 각 트렌지스터 쌍(Q5 402 와 Q6 404, Q7 412 와 Q8 414, Q9 422 와Q10 424)의 드레인-드레인 경로는 또한 드레인-소스 경로이다.
하나 이상의 구체화에서, 표준 상태에서 IO 패드 408 전압은 0에서 VDDIO 406까지 다양하고 바이아스 전압 410은 VDDIO 406 (예:0.55VDDIO)의 부분과 같다. 하나 이상의 구체화에서, IO 패드 408전압이 낮을때, Q7 412는 켜지고, Q8 414 는 꺼진다. 그러므로, 제2 비교기 블록 304의 출력은 바이아스 전압 410과 같다. 하나 이상의 구체화에서, 제1 비교기 블록 302의 출력은 VDDIO 406와 같고, 거기에서 Q5 402 는 켜지고 Q6 404 는 꺼진다. 하나 이상의 구체화에서, 제3 비교기 블록 312의 출력, VFW 420은 VDDIO 406와 같고 거기에서 Q9 422는 켜지고, Q10 424는 꺼진다.
하나 이상의 구체화에서, IO 패드 408 전압이 높을때, 제2 비교기 블록 304의 출력은 IO 패드 408 전압과 같고, 거기에서 Q8 414 는 켜지고, Q7 412 는 꺼진다.). 그러므로, 제3 비교기 블록 312의 출력은 VDDIO 406 ( 제1 비교기 블록 302의 출력)과 IO 패드 408전압( 제2 비교기 블록 304의 출력) 보다 높다. 이것은 표준 작동에서 IO 패드 408 전압이 높을때 VFW 420이 VDDIO 406과 같다는 것을 뜻한다. 반복해서 여기에서, Q9 422는 켜지고, Q10 424는 꺼진다.
하나 이상의 구체화에서, 0에서 VDDIO 408까지 변하는 IO 패드 408 전압의 값에 상관없이 표준 작동하에서 VFW 420 는 VDDIO 406과 같다.
하나 이상의 구체화에서, VDDIO 406는 페일세이프 작동하에서, 0과 같다. 하나 이상의 구체화에서 바이아스 전압 410은 그때 방정식1에서 처럼 IO 패드 408로부터 파생된다.
하나 이상의 구체화에서, IO 패드 408 전압이 낮을때, 제3 비교기 블록 312의 출력, VFW 420은 낮다. 하나 이상의 구체화에서, IO 패드 408 전압이 높을때, 제2 비교기 블록 304의 출력은 IO 패드 408 전압과 같고, Q8 414 는 켜지고, Q7 412 는 꺼진다. 하나 이상의 구체화에서, 제1 비교기 블록 302의 출력은 바이아스 전압 410과 같고, Q6 은 켜지고 Q5 은 꺼진다.. 방정식1에서 설명하듯이, 바이아스 전압 410은 제1 비교기 블록 302의 각 트렌지스터(Q5 402 와 Q6 404) 의 상위 허용 한계보다 아래에 있도록 콘트롤 되어야 한다. 예를 들어, 제1 비교기 블록302의 각 구성 트렌지스터는(Q5 402 와 Q6 404) 1.8 V 기계장치이고, 그러므로 바이아스 전압 410은 제1 비교기 블록302의 각 구성 트렌지스터(Q5 402 와 Q6 404)의 안전을 확실하게 보장하기 위해서 ~2V(1.8V + 10% 상위 허용 한계)보다 작도록 콘트롤해야 한다.
하나 이상의 구체화에서, IO 패드 408전압은 허용 작동 모드하에서 VDDIO 406보다 높다. 하나 이상의 구체화에서, IO 패드 408 전압이 VDDIO 406보다 높을때, 바이아스 전압410은 방정식1에서처럼 IO 패드 408 전압을 따른다. 여기에서, 제2 비교기 블록 304의 출력은 IO 패드 408 전압과 같고, Q8 414 는 켜지고, Q7 412 는 꺼진다. 하나 이상의 구체화에서, 제1 비교기 블록 302의 출력은 그곳의 크기에 따라, 바이아스 전압410이나 VDDIO 406과 같다.. 여기에서 Q6 404 또는 Q5 402 는 켜지고, 다른 트렌지스터는 꺼진다. 하나 이상의 구체화에서, IO 패드 408전압이 VDDIO 406보다 높을 때, 위에서 언급한 데로, 제3 비교기 블록 312의 출력 VFW 420은 IO 패드 408 전압과 같다. 그러므로 Q10 은 켜지고 Q9 은 꺼진다.
하나 이상의 구체화에서, VDDIO 406 가 IO 패드 408 전압보다 높을때, 제1 비교기 블록 302의 출력은 VDDIO 406와 같고, 제2 비교기 블록 304의 출력은 IO 패드 408 전압과 같다. 하나 이상의 구체화에서, 제3 비교기 블록 312의 출력 VFW 420은 VDDIO 406과 같다. 그러므로 Q9 은 켜지고, Q10 은 꺼진다.
그러므로, 하나 이상의 구체화에서, 제 3비교기 블록 312의 출력 VFW 420는 IO 패드408 전압 중에 큰 것에 따라서, VDDIO 406 와 VDDIO 406 나 IO 패드 408 전압과 같다.
하나 이상의 구체화에서, 바이아스 전압 410은 VFW 420 이 실제적으로 VDDIO 406 와 또는 IO 패드 408 전압과 같도록 콘트롤 한다. 하나 이상의 구체화에서, 비교기 블록(302, 304, 그리고 312)의 각 트렌지스터를 지나는 전압이 표준, 안전 , 허용 작동 모드 전체의 모드에서 상위 허용 한계 안에 있도록 콘트롤 한다. 하나 이상의 구체화에서, IO패드를 통해 공급된 높은 전압이나 또는 높은 공급 전압과 낮은 전압의 기계(예: 트렌지스터)가 인터페이스 하는것은 FW 회로 300의 공급을 통해서 가능하다.
도면5는, 하나 이상의 구체화에서 따라, 페일세이프 작동하에서, FW 회로 300의 DC 특징을 보여준다. 위에서 언급한 데로, 안전한 경우에 VDDIO 406 는 0이다. x축504는 IO 패드 408 전압을 y축 502는 전압 변수를 나타낸다. 도면 5에서 보여주듯이 하나 이상의 구체화에서, IO 패드 408 전압이 0에서 움직일때, VFW 420 는 IO 패드 408 전압을 따른다. 하나 이상의 구체화에서, 도면 5에서 보여주듯이, 바이아스 전압 410은 방정식1에서처럼, IO 패드 408 전압을 따른다.
도면6은 하나 이상의 구체화에서 따라, 허용 작동에서, FW 회로300의 DC 특징을 보여준다. x축 604는 IO 패드 408 전압을 y축 602는 전압 변수를 나타낸다 . 도면 6에서 보여주듯이 하나 이상의 구체화에서, IO 패드 408 전압이 0에서 움직일때, 바이아스 전압 410은 다양하다. 하나 이상의 구체화에서, IO 패드 408 전압이 바이아스 전압 410을 지나갈때, 제2 비교기 블록 304의 출력 VCB2 606은 IO 패드 408 전압과 같다. 그러므로 VCB2 606 는 IO 패드 408 전압이 바이아스 전압 410을 지나간후에 IO 패드 408 전압을 따른다.
하나 이상의 구체화에서, VDDIO 406 이 IO 패드 408 전압보다 높은 한, 제3 비교기 블록 312의 출력 VFW 420은 도면 6에서 보여주듯이 VDDIO 406와 같다. 하나 이상의 구체화에서, IO 패드 408 전압이 VDDIO 406을 지나갈때, 제3 비교기 블록 312의 출력 VFW 420 는 IO 패드 전압으로 바뀐다. 하나 이상의 구체화에서, 비교기 블록(302, 304, 와 312)의 트렌지스터는 VDDIO 406와 IO 패드 408 전압의 변경시간을 줄이도록 디자인되었다.
도면 7은 하나 이상의 구체화에서, 허용 작동하에서, FW 회로 300의 과도 전류의 성질을 보여준다. x축은 시간(t)704를 나타내고, y축은 전압 변수를 나타낸다. 하나 이상의 구체화에서, IO 패드 408 전압이 0에서 바뀔때, 제3 비교기 블록 312의 출력 VFW 420은 IO 패드 408 전압이 VDDIO 406보다 작은 한 VDDIO 406와 같다.. 하나 이상의 구체화에서, 도면 7에서 보여주듯이, IO 패드 408 전압이 VDDIO 406을 지나가는 순간, VFW 420 은 IO 패드 408 전압을 트랙킹하기 시작한다.
도면8은 하나 이상의 구체화에서 따라, FW 회로 300을 포함하는 버퍼 회로의 출력 단계 800을 보여준다.. 여기에서, VDDIO 806, VSS 810, IO 패드808 전압, CTRL1 812, 와 CTRL2 814 는 도면1과 도면2의 VDDIO (106, 206), VSS (110, 210), IO 패드 (108, 208) 전압, CTRL1 112, 그리고CTRL2 114와 실제적으로 유사하다.. PMOS 트렌지스터Q11 802 와 Q12 804 는 도면2의 Q1 202 와Q2 204 와 실제적으로 유사하다. 하나 이상의 구체화에서, FW 회로300의 출력 VFW 420는 Q11 802의 벌크(B) 터미널에 적용 되도록 보여지고 있다. 하나 이상의 구체화에서, 도면2에서 FW 회로 300은 도면2의 변동이 있는 VFW 220의 문제를 해결한다.
하나 이상의 구체화에서, FW 회로 300 가 방전되어 있다고 해도, Q11 802 와 연결된 기생 다이오드가 VFW 420 가 VFW 420아래 VT 보다 낮게 드롭 되지 않도록 확실하게 한다. 하나 이상의 구체화에서, 버퍼 회로의 출력 단계 800에서 FW 회로 300의 공급이 외부IO 회로와 인터페이스하는 버퍼 회로의 코어회로에서의 활동 구성 요소(예: MOS트렌지스터)에 스트레스를 감소시킨다.
도면9는 하나 이상의 구체화에서, FW 회로 300을 이해하기위한 방식에 대한 작동에 대해 세부적인 작업 공정도의 과정이다. 하나 이상의 구체화에서, 작동902는 제1 비교기 블록 302를 통해 공급 전압(VDDIO 406) 과 바이아스 전압410을 높게 출력하는것을 수반 한다. 하나 이상의 구체화에서, 작동904는 제2 비교기 블록304를 통해 IO 패드(IO 패드 408 전압)을 통해 바이아스 전압 410과 외부 전압보다 높게 출력되는 것을 수반한다. 하나 이상의 구체화에서, 작동 906은 제3 비교기 블록 312를 통해 제1 비교기 블록302의 출력과 제2 비교기 블록 304의 출력보다 높은 출력이 되는것을 수반한다.
하나 이상의 구체화에서, 각각의 제1비교기 블록302, 제2 비교기 블록 304, 그리고 제 3 비교기 블록312의 활동 구성 요서(예: MOS 트렌지스터)를 지나가는 전압이 각 각의 표준 작동, 페일세이프 작동, 그리고 허용 작동하에서 그곳의 상위 허용 한계안에 있도록 한다. 하나 이상의 구체화에서, 페일세이프 작동은 공급전압(VDDIO 406)이 제로 인 곳에서의 모드이고, 허용 작동은 IO 패드(IO 패드 408 전압)를 통해 공급된 외부 전압이 제로에서 공급 전압보다 높은 값까지 있는 곳에서의 모드이다.
현재의 구체화가 특정한 예시 구체화를 참조하여 설명하였음에도 불구하고, 다양한 변경과 변화가 다양한 구체화의 보다 넓은 여러가지 구체화의 기본정신과 분야의 범주로부터 벗어나지 않고 이러한 구체화들을 만들었다는 증거가 된다. 예를 들어, 자동전압이나 외부 전압의 변화는 전형적인 구체화의 정신 안에 있다. 또한, 예를 들어서 여기에 서술한 다양한 기계와 모듈은 하드웨어 전기 회로망(예: 로직 회로에 기초한 CMOS), 펌웨어, 소프트웨어 또는 하드웨어, 펌웨어, 소프트웨어의 모든 결합 (예: 기계 판독 가능 매체에서의 구체화) 에서 사용 가능하고 작동할 수 있다. 예를 들어서, 다양한 전기 구조와 방식은 트렌지스터, 로직 게이트 그리고 전기 회로(예: 주문형 반도체(ASIC) 회로 나 디지털 신호 처리기 (DSP)회로)를 사용하는 구체화이다).
더불어, 이곳에 서술된 다양한 작동, 과정 그리고 방식 기계판독 가능 매체나 또는 데이타 프로세싱 시스템(예: 컴퓨터 기기 )와 호환할 수 있는 기계 접근 매체에서 구현되고, 어떠한 상태에서든 (예: 다양한 작용의 획득할 수 있는 사용 방법을 포함)수행된다. 따라서, 특허 설명과 도면은 제한적 인식 보다는 실례로서 보여지고 있다.

Claims (20)

  1. 공급 전압 및 바이어스 전압 보다 높은 전압을 출력하도록 구성된 제1 비교기 블록;
    입력/출력(IO) 패드를 통해 인가된 외부 전원 및 상기 바이어스 전압 보다 높은 전압을 출력하도록 구성된 제2 비교기 블록; 및
    상기 제1 비교기 블록의 출력 및 상기 제2 비교기 블록의 출력보다 높은 전압을 출력하도록 구성된 제3 비교기 블록을 구비하고,
    상기 제1 비교기 블록, 상기 제2 비교기 블록 및 상기 제3 비교기 블록 각각의 적어도 하나의 능동 회로 소자에서의 전압은 정상 작동, 페일세이프 작동 및 허용 작동 각각 동안 자신의 허용 상한 내에 있으며,
    상기 페일세이프 작동은 상기 공급 전압이 제로인 모드이고, 그리고
    상기 허용 작동은 상기 IO 패드를 통해 인가된 상기 외부 전압이 제로에서부터 상기 공급 전압 보다 높은 값까지 변화하는 회로.
  2. 청구항 1에 있어서,
    상기 바이어스 전압은 상기 허용 작동 동안에는 상기 IO 패드를 통해 인가된 상기 외부 전압을 따라가는 회로.
  3. 청구항 1에 있어서,
    상기 바이어스 전압은 상기 정상 작동 동안에는 상기 공급 전압의 부분이 되어 외부에서 콘트롤 가능하게 생성되는 회로.
  4. 청구항 1에 있어서,
    상기 바이어스 전압은 상기 페일세이프 작동 동안에는 상기 제1 비교기 블록의 상기 적어도 하나의 능동 회로 소자의 상기 허용 상한 내부에 있게 되는 회로.
  5. 청구항 1에 있어서,
    상기 제1 비교기 블록, 상기 제2 비교기 블록 및 상기 제3 비교기 블록 각각의 상기 적어도 하나의 능동 회로 소자는 금속-산화-반도체(MOS) 트랜지스터인 회로.
  6. 청구항 5에 있어서,
    상기 제1 비교기 블록, 상기 제2 비교기 블록 및 상기 제3 비교기 블록 각각은:
    자신의 소스 터미널 및 드레인 터미널의 하나에서 제1 전압을 수신하도록 구성된 제1 PMOS 트랜지스터; 및
    자신의 소스 터미널 및 드레인 터미널의 하나에서 제2 전압을 수신하도록 구성된 제2 PMOS 트랜지스터를 구비하고,
    상기 제1 전압을 수신하도록 구성되지 않은 상기 제1 PMOS 트랜지스터의 상기 소스 터미널 및 상기 드레인 터미널의 하나는 상기 제2 전압을 수신하도록 구성되지 않은 상기 제2 PMOS 트랜지스터의 상기 소스 터미널 및 상기 드레인 터미널의 하나와 결합되고,
    상기 제1 PMOS 트랜지스터의 벌크 터미널은 상기 제2 PMOS 트랜지스터의 벌크 터미널과 결합되도록 구성되고,
    상기 제1 PMOS 트랜지스터의 게이트 터미널은 상기 제2 전압을 수신하도록 구성된 상기 제2 PMOS 트랜지스터의 상기 소스 터미널 및 상기 드레인 터미널의 하나와 결합되도록 구성되며,
    상기 제2 PMOS 트랜지스터의 게이트 터미널은 상기 제1 전압을 수신하도록 구성된 상기 제1 PMOS 트랜지스터의 상기 소스 터미널 및 상기 드레인 터미널의 하나와 결합되도록 구성되는 회로.
  7. 청구항 6에 있어서,
    상기 바이어스 전압은, 상기 제3 비교기 블록의 출력이 상기 IO 패드를 통해 인가된 상기 외부 전압 및 상기 공급 전압 중 적어도 하나와 충분히 같도록 제어되는 회로.
  8. 청구항 6에 있어서,
    상기 제3 비교기 블록의 상기 출력 전압은 버퍼 회로의 출력 단계의 MOS 트랜지스터의 벌크 터미널에 인가되도록 구성되는 회로.
  9. 청구항 6에 있어서,
    상기 제1 PMOS 트랜지스터 및 상기 제2 PMOS 트랜지스터의 상기 벌크 터미널을 결합하도록 구성된 상기 경로는
    상기 제2 전압을 수신하도록 구성되지 않은 상기 제2 PMOS 트랜지스터의 상기 소스 터미널 및 상기 드레인 터미널의 하나와 상기 제1 전압을 수신하도록 구성되지 않은 상기 제1 PMOS의 상기 소스 터미널 및 상기 드레인 터미널의 하나를 결합하도록 구성된 상기 경로와 단락되도록 구성되는 회로.
  10. 제1 비교기 블록을 통해 공급 전압 및 바이어스 전압 중 높은 쪽을 출력하는 단계;
    제2 비교기 블록을 통해 IO 패드를 통해 인가된 외부 전압 및 상기 바이어스 전압 중 높은 쪽을 출력하는 단계; 및
    제3 비교기 블록을 통해 상기 제1 비교기 블록의 출력 및 상기 제2 비교기 블록의 출력 중 높은 쪽을 출력하는 단계, 상기 제1 비교기 블록, 상기 제2 비교기 블록 및 상기 제3 비교기 블록 각각의 적어도 하나의 능동 소자에서의 전압은 정상 작동, 페일세이프 작동 및 허용 작동 각각 동안 자신의 허용 상한 내에 있으며,
    상기 페일세이프 작동은 상기 공급 전압이 제로인 모드이고, 상기 허용 작동은 상기 IO 패드를 통해 인가된 상기 외부 전압이 제로에서부터 상기 공급 전압보다 높은 값까지 변화되는 것인 방법.
  11. 청구항 10에 있어서,
    상기 정상 작동 동안에 상기 바이어스 전압으로서 상기 공급 전압의 일부를 외부에서 콘트롤 가능하게 생성하는 단계를 더 구비하는 방법.
  12. 청구항 10에 있어서,
    상기 페일세이프 작동 동안의 상기 제1 비교기 블록의 상기 적어도 하나의 능동 소자의 상기 허용 상한 내에 상기 바이어스 전압이 있도록 하는 단계를 더 구비하는 방법.
  13. 청구항 10에 있어서,
    상기 제1 비교기 블록, 상기 제2 비교기 블록 및 상기 제3 비교기 블록 각각은:
    자신의 소스 터미널 및 드레인 터미널의 하나에서 제1 전압을 수신하도록 제1 PMOS 트랜지스터를 구성하고,
    자신의 소스 터미널 및 드레인 터미널의 하나에서 제2 전압을 수신하도록 제2 PMOS 트랜지스터를 구성하고,
    상기 제1 전압을 수신하지 않는 상기 제1 PMOS 트랜지스터의 상기 소스 터미널 및 상기 드레인 터미널의 하나를 상기 제2 전압을 수신하지 않는 상기 제2 PMOS 트랜지스터의 상기 소스 터미널 및 상기 드레인 터미널의 하나와 연결시키고,
    상기 제1 PMOS 트랜지스터의 벌크 터미널과 상기 제2 PMOS 트랜지스터의 벌크 터미널과 연결시키고,
    상기 제1 PMOS 트랜지스터의 게이트 터미널을 상기 제2 전압을 수신하는 상기 제2 PMOS 트랜지스터의 상기 소스 터미널 및 상기 드레인 터미널의 하나와 연결시키며,
    상기 제2 PMOS 트랜지스터의 게이트 터미널을 상기 제1 전압을 수신하는 상기 제1 PMOS 트랜지스터의 상기 소스 터미널 및 상기 드레인 터미널의 하나와 연결시키는 구성에 의해 형성하는 단계를 더 구비하는 방법.
  14. 청구항 13에 있어서,
    상기 제3 비교기 블록의 상기 출력 전압을 버퍼 회로의 출력 단계의 MOS 트랜지스터의 벌크 터미널에 인가하는 단계를 더 구비하는 방법.
  15. 청구항 13에 있어서,
    상기 제3 비교기 블록의 상기 출력 전압이 상기 IO 패드를 통해 인가된 상기 외부 전압 및 상기 공급 전압 중 적어도 하나와 충분히 같도록 상기 바이어스 전압을 제어하는 단계를 더 구비하는 방법.
  16. 청구항 13에 있어서,
    상기 제1 PMOS 트랜지스터 및 상기 제2 PMOS 트랜지스터의 상기 벌크 터미널을 연결시키는 경로와, 상기 제1 전압을 수신하지 않는 상기 제1 PMOS 트랜지스터의 상기 소스 터미널 및 상기 드레인 터미널의 하나 및 상기 제2 전압을 수신하지 않는 상기 제2 PMOS 트랜지스터의 상기 소스 터미널 및 상기 드레인 터미널의 하나를 결합하는 경로를 단락시키는 단계를 더 구비하는 방법.
  17. 공급 전압 및 바이어스 전압 중 더 높은 전압과 동일한 전압을 출력하도록 구성되는 제1 비교기 블록;
    IO 패드를 통해 인가된 외부 전압 및 상기 바이어스 전압 중 더 높은 전압과 동일한 전압을 출력하도록 구성된 제2 비교기 블록; 및
    상기 제1 비교기 블록의 출력 및 상기 제2 비교기 블록의 출력 중 더 높은 것과 동일한 전압을 출력하도록 구성된 제3 비교기 블록을 구비하는 부유 웰 회로를 구비하는 출력 단계를 구비하고,
    상기 제1 비교기 블록, 상기 제2 비교기 블록 및 상기 제3 비교기 블록 각각의 적어도 하나의 능동 소자에서의 전압은 정상 작동, 페일세이프 작동 및 허용 작동 각각 동안에 자신의 허용 상한 내에 있고,
    상기 페일세이프 작동은 상기 공급 전압이 제로인 모드이고,
    상기 허용 작동은 상기 IO 패드를 통해 인가된 상기 외부 전압이 제로에서부터 상기 공급 전압보다 높은 값까지 변화하는 모드이며,
    상기 부유 웰 회로의 상기 제3 비교기 블록의 출력 전압은 상기 버퍼 회로의 출력 단계의 능동 소자의 기판에 인가되도록 구성되는 버퍼 회로.
  18. 청구항 17에 있어서,
    상기 버퍼 회로의 출력 단계의 능동 소자는 상기 버퍼 회로의 콘트롤 신호로부터 생성된 콘트롤 신호에 의해 구동되도록 구성되는 버퍼 회로.
  19. 청구항 17에 있어서,
    상기 버퍼 회로의 출력 단계의 상기 능동 소자와 상기 제1 비교기 블록, 상기 제2 비교기 블록 및 상기 제3 비교기 블록 각각의 상기 적어도 하나의 능동 소자는 MOS 트랜지스터인 버퍼 회로.
  20. 청구항 19에 있어서,
    상기 제1 비교기 블록, 상기 제2 비교기 블록 및 상기 제3 비교기 블록 각각은:
    자신의 소스 터미널 및 드레인 터미널의 하나에서 제1 전압을 수신하도록 구성된 제1 PMOS 트랜지스터; 및
    자신의 소스 터미널 및 드레인 터미널의 하나에서 제2 전압을 수신하도록 구성된 제2 PMOS 트랜지스터를 구비하고,
    상기 제1 전압을 수신하도록 구성되지 않은 상기 제1 PMOS 트랜지스터의 상기 소스 터미널 및 상기 드레인 터미널 중 하나는 상기 제2 전압을 수신하도록 구성되지 않은 상기 제2 PMOS 트랜지스터의 상기 소스 터미널 및 상기 드레인 터미널 중 하나와 결합되고,
    상기 제1 PMOS 트랜지스터의 벌크 터미널은 상기 제2 PMOS 트랜지스터의 벌크 터미널과 연결되도록 구성되어 있고,
    상기 PMOS 트랜지스터의 게이트 터미널은 상기 제2 전압을 수신하도록 구성된 상기 제2 PMOS 트랜지스터의 상기 소스 터미널 및 상기 드레인 터미널 중 하나와 결합되도록 구성되며,
    상기 제2 PMOS 트랜지스터의 게이트 터미널은 상기 제1 전압을 수신하도록 구성된 상기 제1 PMOS 트랜지스터의 상기 소스 터미널 및 상기 드레인 터미널 중 하나와 연결되는 버퍼 회로.
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