KR101531066B1 - 고장 안전 상태 및 허용 상태에서 동작 가능한 플로팅 우물 회로 - Google Patents

고장 안전 상태 및 허용 상태에서 동작 가능한 플로팅 우물 회로 Download PDF

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Abstract

본 발명에 따른 회로에는 공급 전압과 바이어스 전압 중 더 높은 전압과 같은 전압을 출력하도록 구성된 제1 비교기 블록, 입력/출력(IO)패드를 통해 공급된 외부 전압과 바이어스 전압 중 더 높은 전압과 같은 전압을 출력하도록 구성된 제2 비교기 블록, 그리고 제2 비교기 블록의 출력과 제1 비교기 블록의 출력 중 더 높은 출력과 같은 전압을 출력하도록 구성된 제3 비교기 블록이 포함된다. 각각의 제1 비교기 블록, 제2 비교기 블록, 그리고 제3 비교기 블록의 하나 이상의 능동 소자에서의 전압은, 정상 동작, 고장 안전 동작, 그리고 허용 동작 각각 동안 자신의 허용 상한 안에 있다.

Description

고장 안전 상태 및 허용 상태에서 동작 가능한 플로팅 우물 회로{A FLOATING WELL CIRCUIT OPERABLE IN A FAILSAFE CONDITION AND A TOLERANT CONDITION}
본 발명은 전자 회로에 관한 것으로, 보다 특정하게는 고장 안전(failsafe) 상태 및 허용(tolerant) 상태에서 동작 가능한 플로팅 우물(floating well: FW) 회로를 실현하는 방법, 장치 및 시스템에 관한 것이다.
버퍼회로(예: I/O 버퍼)는 금속 산화막 반도체(MOS) 집적 회로의 코어회로를 외부 입/출력(IO) 회로와 인터페이싱할 수 있다. 외부 전압은 IO 패드를 통해서 버퍼 회로의 출력 스테이지에 공급된다. 코어 회로의 능동 소자의 동작 전압 레벨이 외부 IO 회로의 동작 전압 레벨(예: 3.3 V, 5V)보다 낮을 수 있기 때문에(예: 1.8 Volts (V)), 코어 회로를 외부 IO 회로와 인터페이싱하는 것은 코어 회로의 능동 구성 요소(예: MOS 트랜지스터)에 스트레스를 줄 수 있게 된다.
코어 회로의 능동 구성 요소 상의 스트레스는 능동 요소의 신뢰성 감소로 이어져 코어 회로의 잠재적 고장을 초래할 수 있다.
다양한 동작, 과정 그리고 방식 머신판독 가능 매체 또는 데이터 프로세싱 시스템(예: 컴퓨터 기기)과 호환할 수 있는 머신 접근 매체에서 구현되고, 어떠한 상태에서든(예: 다양한 작용의 획득할 수 있는 사용 방법을 포함) 수행되게 하기 위함이다.
본 발명은 고장 안전 상태 및 허용 상태에서 동작이 가능한 플로팅 우물(FW) 회로를 실현하는 방법, 장치 및 시스템에 관한 것이다.
한 측면에서, 본 발명에 따른 회로에는, 공급 전압과 바이어스 전압 중 더 높은 전압과 같은 전압을 출력하도록 구성된 제1 비교기 블록, 입력/출력(IO) 패드를 통해 공급된 외부 전압과 바이어스 전압 중 더 높은 전압과 같은 전압을 출력하도록 구성된 제2 비교기 블록, 및 제2 비교기 블록의 출력과 제1 비교기 블록의 출력 중 더 높은 전압과 같은 전압을 출력하도록 구성된 제3 비교기 블록을 포함한다. 제1 비교기 블록, 제2 비교기 블록, 및 제3 비교기 블록의 각각의 하나 이상의 능동 구성 요소(들)에 걸친 전압은 정상 동작, 고장 안전 동작, 및 허용 동작의 각각 동안 자신의 허용 상한(an upper tolerable limit) 내에 있다.
고장 안전 동작은 공급전압이 제로인 모드이고, 허용 동작은 IO 패드를 통해 공급된 외부 전압이 제로로부터 공급전압보다 높은 값까지 변하는 모드이다.
다른 측면에서, 본 발명의 방법에는 바이어스 전압과 공급전압 중 더 높은 전압을 제1비교기 블록을 통해 출력하는 것, IO 패드에 의해 공급된 외부 전압과 바이어스 전압 중 더 높은 전압을 제2 비교기 블록을 통해 출력하는 것, 및 제1 비교기 블록의 출력과 제2 비교기의 출력 중 더 높은 전압을 제3비교기 블록을 통해 출력하는 것을 포함한다. 제1 비교기 블록, 제2 비교기 블록 및 제3 비교기 블록의 각각의 하나 이상의 능동 구성 요소를 가로지르는 전압은 정상 동작, 고장 안전 동작, 및 허용 동작의 각각 동안 자신의 허용 상한 내에 있다.
고장 안전 동작은 공급 전압이 제로인 모드이고, 허용 동작은 IO 패드를 통해 공급된 외부 전압이 제로로부터 공급 전압보다 높은 값까지 변하는 모드이다.
또 다른 측면에서, 버퍼 회로는 플로팅 웰 회로를 포함하는 출력 스테이지를 포함한다. 플로팅 우물 회로는 바이어스 전압과 공급전압 중 더 높은 전압과 같은 전압을 출력하도롤 구성된 제1 비교기 블록, IO 패드를 통해 공급된 외부 전압과 바이어스 전압 중 더 높은 전압과 같은 전압을 출력하도록 구성된 제2 비교기 블록, 및 제1 비교기 블록의 출력과 제2 비교기 블록의 출력 중 더 높은 전압과 같은 전압을 출력하도록 구성된 제3 비교기 블록을 포함한다. 제1 비교기 블록, 제2 비교기 블록, 및 제3 비교기 블록의 각각의 하나 이상의 능동 구성 요소를 가로지르는 전압은 정상 동작, 고장 안전 동작, 허용 동작의 각각 동안 자신의 허용 상한 내에 있다.
고장 안전 동작은 공급 전압이 제로인 모드이고, 허용 동작은 IO 패드를 통해 공급된 외부 전압이 제로로부터 공급전압보다 높은 값까지 변화하는 모드이다. 플로팅 우물 회로의 제3 비교기 블록의 출력전압은 버퍼회로의 출력 스테이지의 능동 구성 요소의 기판에 인가되도록 구성된다.
본원에 개시된 방법 및 시스템은 다양한 측면을 구현하기 위해 임의의 수단으로 구현될 수 있으며, 머신에 의해 실시되는 경우, 머신으로 하여금 본원에 개시된 임의의 동작들을 수행하게 하는 일련의 명령어들을 포함하는 머신-판독 가능한 매체의 형태로 실행될 수도 있다. 다른 특징들은 첨부된 도면 및 이하에서 설명할 발명의 상세한 설명을 통해 명백해 질 것이다.
다양한 동작, 과정 그리고 방식 머신판독 가능 매체 또는 데이터 프로세싱 시스템(예: 컴퓨터 기기)과 호환할 수 있는 머신 접근 매체에서 구현되고, 어떠한 상태에서든(예: 다양한 작용의 획득할 수 있는 사용 방법을 포함) 수행된다.
본 발명의 실시예를 유사한 구성요소에는 유사한 도면부호를 표시한 첨부한 도면으로 한정되는 것은 아닌 예의 방법으로 설명한다.
도면1은 하나 이상의 실시예에 따른, 버퍼회로의 출력 스테이지를 보여주는 개략도,
도면2는 하나 이상의 실시예에 따른, 버퍼회로의 출력단계의 일부를 도시한 플로팅 우물(FW) 회로의 개략도,
도면3은 하나 이상의 실시예에 따른, FW 회로의 시스템 도,
도면 4는 하나 이상의 실시예에 따른, 도면 3의 FW 회로의 트랜지스터 구현의 개략도.
도면5는 하나 이상의 실시예에 따른, 고장 안전 동작하에서 도면3의 FW 회로의 DC 특성도.
도면6은 하나 이상의 실시예에 따른, 허용 동작에서, 도면3의 FW 회로의 DC 특징도.
도면7은 하나 이상의 실시예에 따른, 허용 동작에서, 도면3의 FW 회로의 과도전류의 특성도.
도면 8은 하나 이상의 실시예에 따른, 도면3의 FW 회로를 포함하는 버퍼회로의 출력 스테이지의 개략도.
도면9는 하나 이상의 실시예에 따른, 도면3의 FW 회로를 구현하는 방법에 포함되는 동작을 상세히 설명하는 프로세스 흐름도이다.
본 발명의 다른 특징들은 첨부한 도면 및 이하의 발명의 상세한 설명을 통해 분명해 질 것이다.
이하 설명되는 실시예들은, 고장 안전 상태와 허용 상태에서 동작이 가능한 플로팅 우물(FW) 회로를 실현하기 위해 사용되는 것이다. 비록 본 발명의 실시예들이 특정한 예를 참고하여 설명하고 있으나, 다양한 실시예의 광역의 정신 및 범위를 벗어나지 않고 이들 실시예에 다양한 수정 및 변형이 가능함은 자명한 것이다.
도면1은 하나 이상의 구체화에 따라, 버퍼회로의 출력 스테이지 100을 보여주는 개략도이다. 하나 이상의 구체화에서, 출력 스테이지 100은 포지티브 채널 금속 산화막 반도체(PMOS) 트랜지스터 Q1 102와 네거티브 채널 MOS (NMOS) 트랜지스터 Q2 104를 포함한다. 하나 이상의 구체화에서 Q1 102의 소스(S) 단자는 공급 전압 VDDIO 106에 연결되고, Q2 104의 소스(S) 단자는 공급 전압 VSS 110에 연결된다. 트랜지스터(Q1 102, Q2 104)의 벌크(B) 단자는 그곳의 소스(S)와 단락되는데(be shorted) 이것은 트랜지스터(Q1 102, Q2 104)의 벌크(B)단자를 또한 VDDIO 106와 VSS 110에 제 각각 연결하기 위해서이다. Q1 102 그리고 Q2 104의 드레인(D) 단자는 도면1에서 보여주듯이 서로 연결되어 있다.
하나 이상의 구체화에서, 입력/출력(IO) 패드 108로부터의 외부 전압은 각각의 Q1 102와 Q2 104의 드레인(D) 단자로 공급된다. 하나 이상의 구체화에서, 트랜지스터(Q1 102, Q2 104)의 게이트(G) 단자는 버퍼회로의 제어 회로로부터 생성된 제어 신호(CTRL1 112와 CTRL2 114)로부터 파생된다. 하나 이상의 구체화에서, 버퍼 회로가, IO 패드 108 전압이 공급 전압 VDDIO 106보다 높을 수 있는, 허용 모드로 동작하는 경우, Q1 102와 연관된 것으로 도 1에 도시된 기생 다이오드 D1 116은 켜질 수 있고, 이는 IO 패드 108 전압과 공급 전압 VDDIO 106 사이의 직접 경로를 야기한다. 예를 들어, VDDIO 106는 1.8 볼트(V)이고, IO 패드 108 전압은 3.465 V(3.3 V + 5% 허용)이다. D1 116의 켜짐은 큰 전류의 전도(conducting)로 이어질 수 있으며, 이는 다시 말해 큰 누설전류가 흐르게 한다. 도면1은 또한 Q2 104와 관련한 기생 다이오드 D2 118을 보여준다.
도면2는 하나 이상의 구체화에 따라, 버퍼회로의 출력 스테이지 200의 부분으로서 FW 회로 230을 보여준다. VDDIO 206, VSS 210, CTRL1 212, CTRL2 214, Q1 202, Q2 204, 및 IO 패드 208 전압은 도면1의 VDDIO 106, VSS 110, CTRL1 112, CTRL2 114, Q1 102, Q2 104, 및 IO 패드 108 전압과 유사하다. 하나 이상의 구체화에서, 도면2에서 도시된 바와 같이, Q1 202은 FW 내에 위치되며, VDDIO 206와 IO 패드 208 전압 중 더 높은 전압을 선택하는 기능을 갖는다.
하나 이상의 구체화에서, FW 회로 230은 PMOS 트랜지스터 Q3 216을 포함하는데, 그것의 소스(S) 단자는 VDDIO 206과 또 다른 PMOS 트랜지스터 Q4 218의 게이트(G) 단자에 연결되어 있다. 하나 이상의 구체화에서, Q4 218의 소스(S) 단자는 Q3 216의 게이트(G) 단자와 IO 패드 208 전압에 연결되어 있다. FW 회로 230의 두 개의 트랜지스터(Q3 216, Q4 218)의 드레인(D) 단자는 서로 연결되어 있다. 하나 이상의 구체화에서, 각 트랜지스터(Q3 216, Q4 218)의 벌크(B) 단자는 자신의 드레인(D) 단자에 연결되어 있다. 하나 이상의 구체화에서, PMOS 트랜지스터(Q3 216, Q4 218)의 드레인-드레인 경로에 위치한, FW 회로의 출력 VFW 220은, 예를 들어, Q1 202의 벌크(B) 단자, 즉, 기판에 공급된다. 하나 이상의 구체화에서, Q1 202의 벌크(B) 단자에 VFW 220을 공급하는 것은 Q1 202와 연관된 기생 다이오드의 순방향 바이어스를 방지할 수 있다.
하나 이상의 구체화에서, VDDIO 206이 IO 패드 208 전압보다 훨씬 높을 때, Q3 216는 켜짐이 되고, Q4 218은 꺼짐이 되는데 이것은 VFW 220을 VDDIO 206과 실질적으로 같게 만든다. 하나 이상의 구체화에서, IO 패드 208 전압이 VDDIO 206보다 훨씬 높을 때, Q4 218은 켜짐이 되고, Q3 216은 꺼짐이 되는데, 이것은 VFW 220을 IO 패드 208 전압과 실질적으로 같게 만든다. 그러므로, VFW 220은 VDDIO 206과 IO 패드 208 전압 중 더 높은 전압이다.
그러나, 하나 이상의 구체화에서, VDDIO 206이 제로일 때, 전체 IO 패드 208 전압은 Q3 216의 게이트(G) 옥사이드를 가로질러 존재한다. 하나 이상의 구체화에서, Q3 216 내 게이트 옥사이드의 두께가 실행 요구사항에 적합하도록 아주 적을 때, 높은 IO 패드 208 전압의 인가는 Q3 216의 안전도를 감소시킨다. 더불어서, 하나 이상의 구체화에서, IO 패드 208 전압이 VDDIO 206보다 높은 및 낮은 문턱 전압(VT) 내에 있을 때, Q3 216과 Q4 218는 둘 다 꺼짐이 되는데 이것은 VFW 220의 변동상태를 초래한다.
하나 이상의 구체화에 따라, 도면 3은 FW 회로 300의 시스템도를 도시한다. 하나 이상의 구체화에서, 플로팅 우물 회로 300은 VDDIO 306과 바이어스 전압 310을 자신의 입력으로서 갖는 제1 비교기 블록 302, IO 패드 308 전압과 바이어스 전압 310을 자신의 입력으로서 갖는 제2 비교기 블록 304를 포함한다. 하나 이상의 구체화에서, 제1 비교기 블록 302와 제2 비교기 블록 304의 출력은 도면3에서 보여주듯이 제3 비교기 블록 312의 입력으로서 이용된다. 여기서, VDDIO 306과 IO 패드 308 전압은 도면1 및 도면2의 VDDIO(106, 206)와 IO 패드(108, 208) 전압과 유사하다. 하나 이상의 구체화에서, 제3 비교기 블록 312의 출력 VFW 314는, FW 회로 300로 대체된 FW 회로 230를 갖는 도면2의 Q1 202의 벌크(B) 단자에 공급될 수 있다.
하나 이상의 구체화에서, VDDIO 306은 정상 동작 동안 바이어스 전압 310 보다 높고 따라서 VDDIO 306은 제1 비교기 블록 302의 출력이다. 하나 이상의 구체화에서 바이어스 전압 310은 VDDIO 306의 부분(예: 0.55VDDIO)으로서 제어가능하게 생성된다. 하나 이상의 구체화에서 IO 패드 308 전압은 0으로부터 VDDIO 306까지 움직인다. 하나 이상의 구체화에서, IO 패드 308 전압이 낮을 때, 제2 비교기 블록 304의 출력은 바이어스 전압 310과 같다. 그러므로, 제3 비교기 블록 312의 출력, 즉, VFW 314는 VDDIO 306(제1 비교기 블록 302의 출력)과 바이어스 전압 310(제2 비교기 블록 304의 출력) 중 더 높은 전압일 수 있다. 이것은 정상 동작 동안 IO 패드 308 전압이 낮을 때 VFW 314가 VDDIO 306과 같을 수 있다는 것을 뜻한다.
하나 이상의 구체화에서, IO 패드 308 전압이 높을 때, 제2 비교기 블록 304의 출력은 IO 패드 308 전압과 같다. 그러므로 제3 비교기 블록 312의 출력은 VDDIO 306(제1 비교기 블록 302의 출력)과 IO 패드 308 전압(제2 비교기 블록 304의 출력) 중 더 높은 전압과 같다. 이것은 정상 동작 동안 IO 패드 308 전압이 높을 때 VFW 314가 VDDIO 306과 같다는 것을 뜻한다.
하나 이상의 구체화에서, 0에서 VDDIO 306까지 변화할 수 있는, IO 패드 308 전압의 값에 상관없이, 정상 동작 동안 VFW 314는 VDDIO 306과 같다.
하나 이상의 구체화에서 VDDIO 306은 고장 안전 동작 동안 0과 같다. 하나 이상의 구체화에서, 바이어스 전압 310은 방정식 1의 예에서 보여주듯이 IO 패드 308 전압으로부터 도출된다. VB = IOPAD - 2VT (1) 여기서 VB는 바이어스 전압 310이고, IOPAD는 IO 패드 308 전압이고, VT는 제2 비교기 블록 304의 능동 구성 요소의 문턱 전압이다. 방정식 1 예에서, 제2 비교기 블록 304의 두 개의 능동 구성 요소가 고려된다.
하나 이상의 구체화에서, IO 패드 308 전압이 낮을 때, 제3 비교기 블록 312의 출력, 즉, VFW 314는 낮다. 하나 이상의 구체화에서, IO 패드 308 전압이 높을 때, 제2 비교기 블록 304의 출력은 IO 패드 308 전압과 같다. 하나 이상의 구체화에서, 제1 비교기 블록 302의 출력은 그 이후 바이어스 전압 310과 같다. 방정식 1에서 설명된 바와 같이, 바이어스 전압 310은 제1 비교기 블록 302의 각각의 능동 구성 요소의 허용 상한 보다 낮도록 제어되어야 한다. 예를 들어, 제1 비교기 블록 302의 각 활동 구성 요소는 1.8V 디바이스이어야 하고 그러므로 바이어스 전압 310은 제1 비교기 블록 302의 각각의 능동 요소의 안전성을 보장하기 위해 ~2V(1.8V + 10% 허용 상한)보다 작도록 제어되어야한다.
하나 이상의 구체화에서, IO 패드 308 전압은 허용 동작 모드에서 VDDIO 306보다 높다. 하나 이상의 구체화에서, IO 패드 308 전압이 VDDIO 306보다 높을 때, 바이어스 전압 310은 방정식 1에서처럼 IO 패드 308 전압을 따른다. 여기서, 제2 비교기 블록 304의 출력은 IO 패드 308 전압과 같다. 하나 이상의 구체화에서, 제1 비교기 블록 302의 출력은 그것의 크기에 따라 바이어스 전압 310 또는 VDDIO 306과 같다. 하나 이상의 구체화에서, 전술된 바와 같이, IO 패드 308 전압이 VDDIO 306보다 높을 때, 제3 비교기 블록 312의 출력, 즉, VFW 314는 IO 패드 308 전압과 같다.
하나 이상의 구체화에서, VDDIO 306가 IO 패드 308 전압보다 높을 때, 제1 비교기 블록 302의 출력은 VDDIO 306과 같고, 제2 비교기 블록 304의 출력은 IO 패드 308 전압과 같다. 하나 이상의 구체화에서, 제3 비교기 블록 312의 출력 VFW 314는 그 이후 VDDIO 306과 같다.
그러므로, 하나 이상의 구체화에서, 제3 비교기 블록 312의 출력 VFW 314는, VDDIO 306과 IO 패드 308 전압 중 어느 것이 높은지에 따라, 허용 동작 동안 VDDIO 306 또는 IO 패드 308 전압과 같다.
도면4는 하나 이상의 구체화에 따라, 도면3의 FW 회로 300의 트랜지스터 실행을 보여준다. 하나 이상의 구체화에서, 제1 비교기 블록 302, 제2 비교기 블록 304 및 제3 비교기 블록 312의 각각은 PMOS 트랜지스터 한 쌍(Q5 402와 Q6 404, Q7 412와 Q8 414, Q9 422와 Q10 424)으로 구성되는데, 여기서 각 트랜지스터 한 쌍의 소스(S) 단자는 VDDIO 406과 바이어스 전압 410(Q5 402와Q6 404), IO 패드 408 전압과 바이어스 전압 410(Q7 412와 Q8 414) 그리고 제1 비교기 블록 302의 출력과 제2 비교기 블록 304의 출력(Q9 422와 Q10 424)을 제각각 수신하도록 구성한다. 여기서, VDDIO 406, 바이어스 전압 410 및 IO 패드 408 전압은 도면 3의 VDDIO 306, 바이어스 전압 310, 및 IO 패드 308 전압과 유사하다.
하나 이상의 구체화에서, 각 트랜지스터들의 한 쌍(Q5 402와 Q6 404, Q7 412와 Q8 414, Q9 422와 Q10 424)의 드레인(D) 단자와 벌크(B) 단자는 각각 서로 연결되도록 구성되었다. 하나 이상의 구체화에서, 각 트랜지스터 한쌍(Q5 402와 Q6 404, Q7 412와 Q8 414, Q9 422와 Q10 424) 내 벌크-벌크 경로와 드레인-드레인 경로는 도면4에서 보여주듯이 각 비교기 블록(302, 304, 312)의 출력을 위한 경로를 가능하게 하기 위해서 서로 연결되어 있다. 하나 이상의 구체화에서, 제3 비교기 312 블록의 출력은 VFW 420(도면 3의 VFW 314와 같음)과 같다.
MOS 트랜지스터의 소스(S) 단자와 드레인(D) 단자는 호환가능하고, 그러므로, 각 트랜지스터의 쌍(Q5 402와 Q6 404, Q7 412와 Q8 414, Q9 422와 Q10 424)의 하나의 트랜지스터의 드레인(D) 단자는 다른 트랜지스터의 소스(S) 단자에 연결된다는 것은 당해 기술분야의 통상의 지식임이 분명하다. 하나 이상의 구체화에서, 전압(VDDIO 406, 바이어스 전압410, 그리고 IO 패드 408 전압)은 각 트랜지스터 쌍(Q5 402와 Q6 404, Q7 412와 Q8 414, Q9 422와 Q10 424)의 소스(S) 단자와 드레인(D) 단자에서 수신된다. 하나 이상의 구체화에서, 각 트랜지스터 쌍(Q5 402와 Q6 404, Q7 412와 Q8 414, Q9 422와 Q10 424)의 드레인-드레인 경로는 또한 드레인-소스 경로이다.
하나 이상의 구체화에서, 정상 동작 동안 IO 패드 408 전압은 0에서 VDDIO 406까지 변화할 수 있고, 바이어스 전압 410은 VDDIO 406의 부분(예:0.55VDDIO)과 같다. 하나 이상의 구체화에서, IO 패드 408 전압이 낮을 때, Q7 412는 켜지고, Q8 414는 꺼진다. 그러므로, 제2 비교기 블록 304의 출력은 바이어스 전압 410과 같다. 하나 이상의 구체화에서, 제1 비교기 블록 302의 출력은 VDDIO 406과 같고, 거기에서 Q5 402는 켜지고 Q6 404는 꺼진다. 하나 이상의 구체화에서, 제3 비교기 블록 312의 출력, VFW 420은 VDDIO 406와 같고 거기에서 Q9 422는 켜지고, Q10 424는 꺼진다.
하나 이상의 구체화에서, IO 패드 408 전압이 높을 때, 제2 비교기 블록 304의 출력은 IO 패드 408 전압과 같고, 거기에서 Q8 414 는 켜지고, Q7 412는 꺼진다. 그러므로, 제3 비교기 블록 312의 출력은 VDDIO 406(제1 비교기 블록 302의 출력)과 IO 패드 408 전압(제2 비교기 블록 304의 출력) 중 더 높은 전압과 같다. 이것은 정상 동작 동안 IO 패드 408 전압이 높을 때 VFW 420이 VDDIO 406과 같다는 것을 뜻한다. 반복해서 여기에서, Q9 422는 켜지고, Q10 424는 꺼진다.
하나 이상의 구체화에서, 0에서 VDDIO 408까지 변하는 IO 패드 408 전압의 값에 상관없이 정상 동작하에서 VFW 420는 VDDIO 406과 같다.
하나 이상의 구체화에서, VDDIO 406는 고장 안전 동작하에서, 0과 같다. 하나 이상의 구체화에서, 그 이후 바이어스 전압 410은 방정식 1과 같이 IO 패드 408로부터 도출된다.
하나 이상의 구체화에서, IO 패드 408 전압이 낮을 때, 제3 비교기 블록 312의 출력, VFW 420은 낮을 수 있다. 하나 이상의 구체화에서, IO 패드 408 전압이 높을 때, 제2 비교기 블록 304의 출력은 IO 패드 408 전압과 같고, Q8 414는 켜지고, Q7 412는 꺼진다. 하나 이상의 구체화에서, 제1 비교기 블록 302의 출력은 바이어스 전압 410과 같고, Q6은 켜지고 Q5은 꺼진다. 방정식 1에서 설명된 바와 같이, 바이어스 전압 410은 제1 비교기 블록 302의 각 트랜지스터(Q5 402 와 Q6 404)의 허용 상한 보다 아래에 있도록 제어되어야 한다. 예를 들어, 제1 비교기 블록302의 각 구성 트랜지스터는(Q5 402 와 Q6 404) 1.8V 디바이스이고, 따라서 바이어스 전압 410은 제1 비교기 블록302의 각 구성 트랜지스터(Q5 402 와 Q6 404)의 안전을 확실하게 보장하기 위해서 ~2V(1.8V + 10% 허용 상한 )보다 작도록 제어되어야 한다.
하나 이상의 구체화에서, IO 패드 408전압은 허용 동작 모드하에서 VDDIO 406보다 높다. 하나 이상의 구체화에서, IO 패드 408 전압이 VDDIO 406보다 높을 때, 바이어스 전압 410은 방정식 1에서처럼 IO 패드 408 전압을 따른다. 여기에서, 제2 비교기 블록 304의 출력은 IO 패드 408 전압과 같고, Q8 414 는 켜지고, Q7 412는 꺼진다. 하나 이상의 구체화에서, 제1 비교기 블록 302의 출력은 그곳의 크기에 따라, 바이어스 전압 410 또는 VDDIO 406과 같다. 여기에서 Q6 404 또는 Q5 402는 켜지고, 다른 트랜지스터는 꺼진다. 하나 이상의 구체화에서, IO 패드 408 전압이 VDDIO 406보다 높을 때, 전술된 바와 같이, 제3 비교기 블록 312의 출력 VFW 420은 IO 패드 408 전압과 같다. 그러므로 Q10은 켜지고 Q9은 꺼진다.
하나 이상의 구체화에서, VDDIO 406가 IO 패드 408 전압보다 높을 때, 제1 비교기 블록 302의 출력은 VDDIO 406과 같고, 제2 비교기 블록 304의 출력은 IO 패드 408 전압과 같다. 하나 이상의 구체화에서, 제3 비교기 블록 312의 출력 VFW 420은 VDDIO 406과 같다. 그러므로 Q9은 켜지고, Q10은 꺼진다.
그러므로, 하나 이상의 구체화에서, 제 3 비교기 블록 312의 출력, VFW 420는, VDDIO 406과 IO 패드 408 전압 중 어느 것이 더 높은지에 따라, VDDIO 406 또는 IO 패드 408 전압과 같을 수 있다.
하나 이상의 구체화에서, VFW 420이 VDDIO 406 및/또는 IO 패드 408 전압과 실질적으로 같도록 바이어스 전압 410은 제어될 수 있다. 하나 이상의 구체화에서, 비교기 블록(302, 304, 그리고 312)의 각 트랜지스터에 걸친 전압이 모든 정상, 고장 안전, 허용 모드의 동작에서 허용 상한 내에 있도록 제어된다. 하나 이상의 구체화에서, 낮은 전압의 디바이스들(예를 들어, 트랜지스터들)을 IO 패드를 통해 공급된 높은 전압 및/또는 높은 공급 전압으로 인터페이싱 하는 것은 FW 회로 300의 제공을 통해서 가능하다.
도면5는, 하나 이상의 구체화에서 따라, 고장 안전 동작하에서, FW 회로 300의 DC 특징을 보여준다. 위에서 언급한 대로, 고장 안전 경우에 VDDIO 406은 0이다. x축 504는 IO 패드 408 전압을, y축 502는 가변 전압을 나타낸다. 도면 5에서 보여주듯이 하나 이상의 구체화에서, IO 패드 408 전압이 0에서 움직일 때, VFW 420 는 IO 패드 408 전압을 따른다. 하나 이상의 구체화에서, 도면 5에서 보여주듯이, 바이어스 전압 410은 방정식 1에서와 같이, IO 패드 408 전압을 따른다.
도면6은 하나 이상의 구체화에서 따라, 허용 동작에서, FW 회로300의 DC 특징을 보여준다. x축 604는 IO 패드 408 전압을, y축 602는 가변 전압을 나타낸다. 도면 6에서 보여주듯이 하나 이상의 구체화에서, IO 패드 408 전압이 0에서 움직일 때, 바이어스 전압 410은 변화한다. 하나 이상의 구체화에서, IO 패드 408 전압이 바이어스 전압 410을 지나갈 때, 제2 비교기 블록 304의 출력 VCB2 606은 IO 패드 408 전압과 같다. 그러므로 VCB2 606은 IO 패드 408 전압이 바이어스 전압 410을 지나간 후에 IO 패드 408 전압을 따른다.
하나 이상의 구체화에서, VDDIO 406이 IO 패드 408 전압보다 높은 한, 제3 비교기 블록 312의 출력 VFW 420은 도면 6에서 보여주듯이 VDDIO 406과 같다. 하나 이상의 구체화에서, IO 패드 408 전압이 VDDIO 406을 지나갈 때, 제3 비교기 블록 312의 출력 VFW 420은 IO 패드 전압으로 바뀐다. 하나 이상의 구체화에서, 비교기 블록(302, 304, 와 312)의 트랜지스터는 VDDIO 406과 IO 패드 408 전압 사이의 변경시간을 줄이도록 디자인되었다.
도면 7은 하나 이상의 구체화에서, 허용 동작하에서, FW 회로 300의 과도 전류의 성질을 보여준다. x축은 시간(t)704를 나타내고, y축 702는 가변 전압을 나타낸다. 하나 이상의 구체화에서, IO 패드 408 전압이 0에서 바뀔 때, 제3 비교기 블록 312의 출력 VFW 420은 IO 패드 408 전압이 VDDIO 406보다 작은 한 VDDIO 406와 같다. 하나 이상의 구체화에서, 도면 7에서 보여주듯이, IO 패드 408 전압이 VDDIO 406을 지나가는 순간, VFW 420은 IO 패드 408 전압을 따르기 시작한다.
도면8은 하나 이상의 구체화에서 따라, FW 회로 300을 포함하는 버퍼 회로의 출력 스테이지 800을 보여준다. 여기에서, VDDIO 806, VSS 810, IO 패드 808 전압, CTRL1 812, 와 CTRL2 814는 도면1과 도면2의 VDDIO(106, 206), VSS(110, 210), IO 패드(108, 208) 전압, CTRL1 112, 그리고 CTRL2 114와 실질적으로 유사하다. PMOS 트랜지스터 Q11 802 및 Q12 804는 도면2의 Q1 202 및 Q2 204와 실질적으로 유사하다. 하나 이상의 구체화에서, FW 회로 300의 출력 VFW 420는 Q11 802의 벌크(B) 단자에 인가되는 것으로 도시된다. 하나 이상의 구체화에서, 도면2에서 FW 회로 300은 도면2의 변동이 있는 VFW 220의 문제를 해결한다.
하나 이상의 구체화에서, FW 회로 300가 방전되어 있다고 해도, Q11 802와 연관된 기생 다이오드는 VFW 420가 VFW 420 이하의 VT 보다 낮게 드롭 되지 않도록 보장한다. 하나 이상의 구체화에서, 버퍼 회로의 출력 스테이지 800에서의 FW 회로 300의 공급은, 버퍼 회로가 외부 IO 회로와 인터페이싱하는 코어회로의 능동 구성 요소(예를 들어, MOS트랜지스터) 상의 스트레스를 감소시킨다.
도면9는 하나 이상의 구체화에 따라 FW 회로 300을 실현하기 위한 방법에 포함된 동작들을 상세히 설명하는 프로세스 흐름도이다. 하나 이상의 구체화에서, 동작 902는 공급 전압(VDDIO 406)과 바이어스 전압 410 중 더 높은 전압을 제1 비교기 블록 302를 통해 출력하는 것을 수반한다. 하나 이상의 구체화에서, 동작 904는 IO 패드를 통해 공급된 외부 전압(IO 패드 408 전압)과 바이어스 전압 410 중 더 높은 전압을 제2 비교기 블록 304를 통해 출력하는 것을 수반한다. 하나 이상의 구체화에서, 동작 906은 제1 비교기 블록 302의 출력과 제2 비교기 블록 304의 출력 중 더 높은 것을 제3 비교기 블록 312를 통해 출력하는 것을 수반한다.
하나 이상의 구체화에서, 각각의 제1비교기 블록 302, 제2 비교기 블록 304, 그리고 제 3 비교기 블록 312의 능동 구성 요소(예를 들어, MOS 트랜지스터)에 걸친 전압은, 정상 동작, 고장 안전 동작, 및 허용 동작의 각각 동안 자신의 허용 상한 내에 있을 수 있다. 하나 이상의 구체화에서, 고장 안전 동작은 공급전압(VDDIO 406)이 제로인 모드이고, 허용 동작은 IO 패드를 통해 공급된 외부 전압(IO 패드 408 전압)이 제로에서부터 공급 전압보다 높은 값까지 변화하는 모드이다.
현재의 구체화가 특정한 예시 구체화를 참조하여 설명되었으나, 다양한 구체화들에 관한 더 폭넓은 기본정신 및 범주를 벗어나지 않으면서 다양한 수정 및 변경이 이러한 구체화들에 실시될 수 있다는 것은 명백할 것이다. 예를 들어, 동작전압 및/또는 외부 전압의 변화는 예시적인 구체화의 범주 내에 있다. 또한, 예를 들어서, 본원에서 설명된 다양한 디바이스 및 모듈은 하드웨어 전기 회로망(예: 로직 회로에 기초한 CMOS), 펌웨어, 소프트웨어 또는 하드웨어, 펌웨어, 소프트웨어의 임의의 조합(예: 머신 판독 가능 매체 내에 포함됨)을 사용하여 인에이블되거나 동작될 수 있다. 예를 들어서, 다양한 전기 구조와 방법은 트랜지스터, 로직 게이트 및 전기 회로(예: 주문형 반도체(ASIC) 회로 및/또는 디지털 신호 처리기(DSP) 회로)를 사용하여 포함될 수 있다.
더불어, 본원에서 설명된 다양한 동작, 프로세스 및 방법은 머신 판독 가능 매체 및/또는 데이터 프로세싱 시스템(예: 컴퓨터 디바이스)과 호환가능한 머신 액세스가능 매체에서 구현될 수 있고, 임의의 순서로(예: 다양한 동작을 달성하기 위한 수단을 사용하는 것을 포함함) 수행될 수 있다. 따라서, 본 명세서 및 도면은 제한적 인식보다는 실례로서 간주되어야 한다.

Claims (20)

  1. 고장 안전 상태(a failsafe condition) 및 허용 상태(a tolerant condition)에서 동작 가능한 플로팅 우물 회로(300)로서,
    공급 전압(306) 및 바이어스 전압(310) 중 더 높은 전압과 동일한 전압을 출력하도록 구성된 제1 비교기 블록(302)과,
    입력/출력(IO) 패드를 통해 공급된 외부 전압(308) 및 상기 바이어스 전압 중 더 높은 전압과 동일한 전압을 출력하도록 구성된 제2 비교기 블록(304)과,
    상기 제1 비교기 블록의 출력 및 상기 제2 비교기 블록의 출력 중 더 높은 전압과 동일한 전압을 출력하도록 구성된 제3 비교기 블록(312)을 포함하되,
    정상 동작(a normal operation) 동안 상기 공급 전압(306)의 일부분이 되도록 외부에서 생성되고 고장 안전 동작(a failsafe operation) 동안 상기 제1 비교기 블록(302)의 적어도 하나의 능동 구성 요소에 걸친 전압의 허용 상한 내에 있도록 보장되는 상기 바이어스 전압(310)을 통해, 상기 제1 비교기 블록, 상기 제2 비교기 블록 및 상기 제3 비교기 블록의 각각의 적어도 하나의 능동 구성 요소에 걸친 전압은 상기 정상 동작, 상기 고장 안전 동작 및 허용 동작(a tolerant operatoin) 각각 동안 자신의 허용 상한(an upper tolerable limit) 내에 있고,
    상기 정상 동작은 상기 IO 패드를 통해 공급된 상기 외부 전압(308)이 제로에서부터 상기 공급 전압(306)의 값까지 변화하는 모드이고,
    상기 고장 안전 동작은 상기 공급 전압이 제로인 모드이고,
    상기 허용 동작은 상기 IO 패드를 통해 공급된 상기 외부 전압이 상기 공급 전압 보다 높은 값까지 증가하는 모드이고,
    상기 바이어스 전압은 상기 허용 동작 동안 상기 IO 패드를 통해 공급된 상기 외부 전압을 따르도록 생성되는
    플로팅 우물 회로.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    상기 제1 비교기 블록, 상기 제2 비교기 블록 및 상기 제3 비교기 블록 각각의 상기 적어도 하나의 능동 구성 요소는 금속-산화-반도체(MOS) 트랜지스터인
    플로팅 우물 회로.
  6. 제5항에 있어서,
    상기 제1 비교기 블록, 상기 제2 비교기 블록 및 상기 제3 비교기 블록 각각은,
    자신의 소스 단자 및 드레인 단자 중 하나에서 제1 전압을 수신하도록 구성된 제1 PMOS 트랜지스터와,
    자신의 소스 단자 및 드레인 단자 중 하나에서 제2 전압을 수신하도록 구성된 제2 PMOS 트랜지스터를 포함하되,
    상기 제1 전압을 수신하도록 구성되지 않는 상기 제1 PMOS 트랜지스터의 상기 소스 단자 및 상기 드레인 단자 중 하나는 상기 제2 전압을 수신하도록 구성되지 않는 상기 제2 PMOS 트랜지스터의 상기 소스 단자 및 상기 드레인 단자 중 하나와 결합되고,
    상기 제1 PMOS 트랜지스터의 벌크 단자는 상기 제2 PMOS 트랜지스터의 벌크 단자와 결합되도록 구성되고,
    상기 제1 PMOS 트랜지스터의 게이트 단자는 상기 제2 전압을 수신하도록 구성된 상기 제2 PMOS 트랜지스터의 상기 소스 단자 및 상기 드레인 단자 중 하나와 결합되도록 구성되며,
    상기 제2 PMOS 트랜지스터의 게이트 단자는 상기 제1 전압을 수신하도록 구성된 상기 제1 PMOS 트랜지스터의 상기 소스 단자 및 상기 드레인 단자 중 하나와 결합되도록 구성되는
    플로팅 우물 회로.
  7. 제6항에 있어서,
    상기 바이어스 전압은, 상기 제3 비교기 블록의 출력이 상기 IO 패드를 통해 공급된 상기 외부 전압 및 상기 공급 전압 중 적어도 하나와 실질적으로 동일하도록 제어되는
    플로팅 우물 회로.
  8. 제6항에 있어서,
    상기 제3 비교기 블록의 출력 전압은 버퍼 회로의 출력 스테이지(800)의 MOS 트랜지스터(802)의 벌크 단자에 인가되도록 구성되는
    플로팅 우물 회로.
  9. 제6항에 있어서,
    상기 제1 PMOS 트랜지스터의 상기 벌크 단자 및 상기 제2 PMOS 트랜지스터의 상기 벌크 단자를 결합하도록 구성된 경로는,
    상기 제1 전압을 수신하도록 구성되지 않는 상기 제1 PMOS 트랜지스터의 상기 소스 단자 및 상기 드레인 단자 중 하나와 상기 제2 전압을 수신하도록 구성되지 않는 상기 제2 PMOS 트랜지스터의 상기 소스 단자 및 상기 드레인 단자 중 하나를 결합하도록 구성된 경로와 단락되도록 구성되는
    플로팅 우물 회로.
  10. 고장 안전 상태 및 허용 상태에서 동작 가능한 플로팅 우물 회로를 실현하는 방법으로서,
    제1 비교기 블록(302)을 통해 공급 전압(306) 및 바이어스 전압(310) 중 더 높은 전압을 출력하는 단계와,
    제2 비교기 블록(304)을 통해 IO 패드를 통해 공급된 외부 전압(308) 및 상기 바이어스 전압 중 더 높은 전압을 출력하는 단계와,
    제3 비교기 블록(312)을 통해 상기 제1 비교기 블록의 출력 및 상기 제2 비교기 블록의 출력 중 더 높은 전압을 출력하는 단계와,
    정상 동작 동안 상기 공급 전압(306)의 일 부분이 되도록 외부에서 생성되고 고장 안전 동작 동안 상기 제1 비교기 블록(302)의 적어도 하나의 능동 구성 요소에 걸친 전압의 허용 상한 내에 있게 되도록 보장되는 상기 바이어스 전압(310)을 통해, 상기 제1 비교기 블록, 상기 제2 비교기 블록 및 상기 제3 비교기 블록 각각의 적어도 하나의 능동 구성 요소에 걸친 전압은 상기 정상 동작, 상기 고장 안전 동작 및 허용 동작 각각 동안 자신의 허용 상한 내에 있음을 보장하는 단계와,
    상기 바이어스 전압(310)이 상기 허용 동작 동안 상기 IO 패드를 통해 공급된 상기 외부 전압(308)을 따른다는 것을 보장하는 단계를 포함하되,
    상기 고장 안전 동작은 상기 공급 전압이 제로인 모드이고, 상기 정상 동작은 상기 IO 패드를 통해 공급된 상기 외부 전압(308)이 제로에서부터 상기 공급 전압(306)과 동일한 값까지 변화하는 모드이고, 상기 허용 동작은 상기 IO 패드를 통해 공급된 상기 외부 전압이 상기 공급 전압보다 높은 값까지 증가하는 모드인
    플로팅 우물 회로 실현 방법.
  11. 삭제
  12. 제10항에 있어서,
    상기 제 1 비교기 블록(302), 상기 제 2 비교기 블록(304) 및 상기 제 3 비교기 블록(312) 각각의 적어도 하나의 능동 구성 요소는 MOS 트랜지스터인
    플로팅 우물 회로 실현 방법.
  13. 제12항에 있어서,
    자신의 소스 단자 및 드레인 단자 중 하나에서 제1 전압을 수신하도록 제1 PMOS 트랜지스터를 구성하는 것과,
    자신의 소스 단자 및 드레인 단자 중 하나에서 제2 전압을 수신하도록 제2 PMOS 트랜지스터를 구성하는 것과,
    상기 제1 전압을 수신하지 않는 상기 제1 PMOS 트랜지스터의 상기 소스 단자 및 상기 드레인 단자 중 하나를 상기 제2 전압을 수신하지 않는 상기 제2 PMOS 트랜지스터의 상기 소스 단자 및 상기 드레인 단자 중 하나와 결합하는 것과,
    상기 제1 PMOS 트랜지스터의 벌크 단자를 상기 제2 PMOS 트랜지스터의 벌크 단자와 결합하는 것과,
    상기 제1 PMOS 트랜지스터의 게이트 단자를 상기 제2 전압을 수신하는 상기 제2 PMOS 트랜지스터의 상기 소스 단자 및 상기 드레인 단자 중 하나와 결합하는 것과,
    상기 제2 PMOS 트랜지스터의 게이트 단자를 상기 제1 전압을 수신하는 상기 제1 PMOS 트랜지스터의 상기 소스 단자 및 상기 드레인 단자 중 하나와 결합하는 것에 의해,
    상기 제1 비교기 블록, 상기 제2 비교기 블록 및 상기 제3 비교기 블록 각각을 형성하는 단계를 더 포함하는
    플로팅 우물 회로 실현 방법.
  14. 제13항에 있어서,
    상기 제3 비교기 블록의 출력 전압을 버퍼 회로의 출력 스테이지(800)의 MOS 트랜지스터(802)의 벌크 단자에 인가하는 단계를 더 포함하거나,
    상기 제3 비교기 블록의 출력 전압이 상기 IO 패드를 통해 공급된 상기 외부 전압 및 상기 공급 전압 중 적어도 하나와 실질적으로 동일하도록 상기 바이어스 전압을 제어하는 단계를 더 포함하거나,
    상기 제1 PMOS 트랜지스터의 상기 벌크 단자 및 상기 제2 PMOS 트랜지스터의 상기 벌크 단자를 결합하는 경로와, 상기 제1 전압을 수신하지 않는 상기 제1 PMOS 트랜지스터의 상기 소스 단자 및 상기 드레인 단자 중 하나 및 상기 제2 전압을 수신하지 않는 상기 제2 PMOS 트랜지스터의 상기 소스 단자 및 상기 드레인 단자 중 하나를 결합하는 경로를 단락시키는 단계를 더 포함하는
    플로팅 우물 회로 실현 방법.
  15. 삭제
  16. 삭제
  17. 플로팅 우물 회로(a floating well circuit)를 포함한 출력 스테이지를 포함하는 버퍼 회로로서,
    상기 플로팅 우물 회로는 제 1 항의 플로팅 우물 회로이고,
    상기 플로팅 우물 회로의 상기 제3 비교기 블록의 출력 전압은 상기 버퍼 회로의 출력 스테이지의 능동 구성 요소(802)의 기판에 인가되도록 구성되는
    버퍼 회로.
  18. 제17항에 있어서,
    상기 버퍼 회로의 출력 스테이지의 능동 구성 요소는 상기 버퍼 회로의 제어 회로(812)로부터 생성된 제어 신호에 의해 구동되도록 구성되는
    버퍼 회로.
  19. 제17항에 있어서,
    상기 버퍼 회로의 출력 스테이지의 능동 구성 요소와, 상기 제1 비교기 블록, 상기 제2 비교기 블록 및 상기 제3 비교기 블록의 각각의 적어도 하나의 능동 구성 요소는 MOS 트랜지스터이고,
    상기 제1 비교기 블록, 상기 제2 비교기 블록 및 상기 제3 비교기 블록 각각은,
    자신의 소스 단자 및 드레인 단자 중 하나에서 제1 전압을 수신하도록 구성된 제1 PMOS 트랜지스터와,
    자신의 소스 단자 및 드레인 단자 중 하나에서 제2 전압을 수신하도록 구성된 제2 PMOS 트랜지스터를 포함하되,
    상기 제1 전압을 수신하도록 구성되지 않는 상기 제1 PMOS 트랜지스터의 상기 소스 단자 및 상기 드레인 단자 중 하나는 상기 제2 전압을 수신하도록 구성되지 않는 상기 제2 PMOS 트랜지스터의 상기 소스 단자 및 상기 드레인 단자 중 하나와 결합되고,
    상기 제1 PMOS 트랜지스터의 벌크 단자는 상기 제2 PMOS 트랜지스터의 벌크 단자와 결합되도록 구성되고,
    상기 제1 PMOS 트랜지스터의 게이트 단자는 상기 제2 전압을 수신하도록 구성된 상기 제2 PMOS 트랜지스터의 상기 소스 단자 및 상기 드레인 단자 중 하나와 결합되도록 구성되며,
    상기 제2 PMOS 트랜지스터의 게이트 단자는 상기 제1 전압을 수신하도록 구성된 상기 제1 PMOS 트랜지스터의 상기 소스 단자 및 상기 드레인 단자 중 하나와 결합되는
    버퍼 회로.
  20. 삭제
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