KR20110047945A - 페일세이프 작동과 허용 작동에서 입력 출력 회로를 보호하기 위한 바이어스 전압 생성 방법 및 장치 - Google Patents

페일세이프 작동과 허용 작동에서 입력 출력 회로를 보호하기 위한 바이어스 전압 생성 방법 및 장치 Download PDF

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Abstract

본 발명에 따른 방법은, 공급전압으로부터 IO 패드와 인터페이스 하는 집적 회로(IC)의 입력/출력(IO)코어 장치의 하나 이상의 능동 회로 소자의 작동 전압의 허용 상한안으로 제1 바이아스 전압을 콘트롤 가능하게 생성하고, IO 패드를 통해 공급된 외부 전압으로부터 IO 패드와 인터페이스 하는 IO 코어 장치의 하나 이상의 능동 회로 소자의 작동 전압의 허용 상한안에서 제2 바이아스 전압을 콘트롤 가능하게 생성하는 것이 포함된다. 또한, 페일세이프 작동 모드와 허용 작동 모드에서 제2 바이아스 전압을 또는 구동 작동 모드에서 제1 바이아스 전압으로부터 출력 바이아스 전압을 유도하기위해 IO 코어로부터 생성되는 콘트롤 신호를 콘트롤 가능하게 사용하는 것을 포함한다.

Description

페일세이프 작동과 허용 작동에서 입력 출력 회로를 보호하기 위한 바이어스 전압 생성 방법 및 장치 { BIAS VOLTAGE GENERATION TO PROTECT INPUT/OUTPUT(IO) CIRCUIT DURING A FAILURE OPERATION AND TOLERANT OPERATION }
본 발명은 입력/출력(IO) 회로에 관한 것으로, 보다 특정하게는 페일세이프 작동(failsafe operation) 및 허용 작동(tolerant operation) 동안 IO 회로를 보호하기 위한 바이어스 전압을 생성하는 방법, 장치 및 시스템에 관한 것이다.
집적회로는(IC)에는 서로 다른 전압에서 작동 하는 구성 부분들이 포함되어 있다. 서로 다른 전압에서 작동하는 구성 부분간의 인터페이싱에는 자신의 터미날 전압보다 낮은 전압(예: 1.8 V)에서 작동하는 능동 소자(예: 금속 산화물 반도체(MOS) 트렌지스터)를 포함하는 버퍼 회로가 요구된다.
도면1은 버퍼 회로의 출력 단계100를 보여주는 계략도이다. 출력단계100은 p-채널 금속 산화막 반도체(PMOS) 트렌지스터 M1 102와 n-채널 MOS(NMOS) 트렌지스터 M2 104를 포함한다. M1 102 의 소스(S) 터미날은 공급 전압 VDDIO 106에 연결되어 있고, M2 104 의 소스(S) 터미날은 공급전압 VSS 110에 연결된다. 트렌지스터(M1 102, M2 104)의 벌크(B) 터미날은 자신의 소스(S) 터미널(VDDIO 106 및VSS 110 각각)과 단락되어 트렌지스터(M1 102, M2 104) 의 벌크(B) 터미널과 연결된다. 도면1에 도시된 바와 같이, M1 102 와 M2 104 의 드레인(D) 터미널은 서로 연결된다.
IC의 입력/출력(IO) 패드108로부터의 외부 전압이 M1 102 와 M2 104 의 드레인(D) 터미널 각각에 인가된다. 트렌지스터(M1 102, M2 104) 의 게이트 (G) 터미널은 버퍼 회로의 콘트롤 회로로부터 생성된 콘트롤 신호(CTRL1 112 와 CTRL2 114)에 의해 구동될 수 있다. IO 패드 108 전압(예: 3.465 V)이 공급 전압 VDDIO 106 (예:1.8 V, 2.5 V) 보다 높으면, 도면 1의 M1 102에 대해 도시된 바와 같이, 기생다이오드 D1 116는 턴 온(turn ON) 되고, 공급 전압 VDDIO 106과 IO 패드 108전압 사이의 직접 경로를 만든다. D1 116이 턴 온되는 것은 큰 전류를 유도할 수 있는데, 즉 큰 누전 전류를 발생시키게 된다. 도면 1은 또한 Q2 104와 연관된 기생 다이오드 D2 118을 보여준다.
따라서, IO 패드108 전압 값이 높으면 버퍼 회로가 안전해 진다.
서술된 다양한 작동, 과정 그리고 방식 기계판독 가능 매체나 또는 데이타 프로세싱 시스템(예: 컴퓨터 기기)와 호환할 수 있는 기계 접근 매체에서 구현되고, 어떠한 상태에서든 (예: 다양한 작용의 획득할 수 있는 사용 방법을 포함)수행되게 하기 위함이다.
본 명세서에는 페일세이프 작동 및 허용 작동에서 입력/출력(IO) 회로를 보호하기 위한 바이아스 전압을 발생하는 방법, 장치 및 시스템이 개시된다.
본 발명의 한 측면에서, IO패드와 인터페이스될 집적회로(IC)의 입력/출력(IO) 코어 장치의 하나 이상의 능동 회로 소자의 작동 전압의 상위 허용 한계 내에서 공급 전압으로부터 제1 바이아스 전압을 콘트롤 가능하게 생성하는 방법, 및 IO 패드와 인터페이스될 IO 코어 장치의 하나 이상의 능동 회로 소자의 작동 전압의 상위 허용 한계 내에서 IO 패드를 통해 인가된 외부 전압으로부터 제2 바이아스 전압을 콘트롤 가능하게 생성하는 방법이 포함한다. 또한, 구동 작동 모드 동안의 상기 제1 바이아스 전압 또는 페일세이프 작동 모드 및 허용 작동 모드 동안의 상기 제2 바이아스 전압으로부터 출력 바이아스 전압을 유도하여 IO 코어에 의해 생성된 제어 신호를 콘트롤 가능하게 사용하는 방법도 포함된다.
구동 모드 동안 IO패드를 통해 인가된 외부 전압은 제로에서부터 상기 공급 전압의 값까지 변화한다. 상기 공급 전압은 페일세이프 작동 모드 동안 제로이고, 상기 허용 작동 모드 동안에는 상기IO 패드를 통해 인가된 상기 외부 전압은 상기 공급 전압 이상 값까지 증가한다.
더 다른 측면에서, 바이아스 전압 발생 회로에는 IO 패드와 인터페이스할 IC의 IO 코어 장치의 하나 이상의 능동 회로 소자의 작동 전압의 상위 허용 한계 내에서 공급 전압으로부터 콘트롤이 가능하게 생성된 제1 바이아스 전압을 수신하고, IO 패드에 인터페이스할 IO 코어 장치의 하나 이상의 능동 회로 소자의 작동 전압의 상위 허용 한계 내에서 IO패드를 통해 인가된 외부 전압으로부터 콘트롤 가능하게 생성된 제2 바이아스 전압을 수신하도록 구성된 멀티플렉서(multiplexer) 블록이 포함된다. 상기 멀티플렉서 블록은 또한 IO 코어에 의해 생성된 콘트롤 신호를 콘트롤 가능하게 활용하는 것을 통해 구동 작동 모드 동안에는 상기 제1 바이아스 전압으로부터 출력 바이아스 전압을 유도하거나 또는 페일세이프 작동 모드 및 허용 작동 모드 동안에는 상기 제2 바이아스 전압을 유도하기 위해 구성되기도 한다.
구동 작동 모드 동안에는 IO패드를 통해 인가된 외부 전압은 제로에서부터 상기 공급 전압의 값까지 변화한다. 페일세이프 작동 모드 동안에는 공급 전압은 제로이고, 허용 작동 모드 동안에는 IO 패드를 통해 공급된 외부 전압은 상기 공급 전압 이상 값까지 증가한다.
더 다른 측면으로, 입력/출력(IO)에는 콘트롤 신호를 생성하기 위한 IO 코어-엔드 블록, 하나 이상의 외부 능동 회로 소자를 구동하기 위한 드라이버 블록, 드라이버 블록과 인터페이스하는 IO 패드 및 바이아스 전압 발생 회로가 포함된다. IO 코어-엔드 블록에는 작동 전압의 상위 허용 한계를 가지고 있는 하나 이상의 능동 회로 소자가 포함된다. 상기 바이아스 전압 발생 회로는 공급 전압을 수신하고, IO 패드를 통해 인가된 외부 전압을 수신하고, 상기IO 코어-엔드 블록의 하나 이상의 능동 회로 소자의 작동 전압의 상위 허용 한계 내의 출력 바이아스 전압을 생성하도록 구성된다.
상기 바이아스 전압 발생 회로에는, IO 패드와 인터페이스할 IO코어-엔드 블록의 하나 이상의 능동 회로 소자의 작동 전압의 상기 상위 허용 한계내에서 상기 공급 전압으로부터 콘트롤 가능하게 생성되는 제1 바이아스 전압을 수신하고, IO 패드와 인터페이스할 IO 코어-엔드 블록의 하나 이상의 능동 회로 소자의 작동 전압의 상기 상위 허용 한계내에서 IO 패드를 통해 인가된 상기 외부 전압으로부터 콘트롤 가능하게 생성되는 제2 바이아스 전압을 수신하도록 구성하는 멀티플렉서 블록이 포함된다. 상기 바이아스 전압 발생 회로는 또한 IO 코어-엔드 블록에 의해 생성되는 콘트롤 신호를 콘트롤 가능하게 활용하는 것을 통해 구동 작동 모드 동안에는 제1 바이아스 전압으로부터 상기 출력 바이아스 전압을 유도하고 또는 페일세이프 작동 모드 및 허용 작동 모드 동안에는 상기 제2 바이아스 전압을 유도하도록 구성된다.
구동 작동 모드 동안에 IO 패드를 통해 인가된 외부 전압은 제로에서부터 공급 전압의 값까지 변화한다. 페일세이프 작동 모드 동안에는 공급전압은 제로이고 허용 작동 모드 동안에는 IO 패드를 통해 공급된 외부 전압은 공급전압 이상 값까지 증가한다.
본 명세서에 개시된 방법 및 시스템은 다양한 측면을 충족하기 위해서 여러 방식으로 구현 될 수 있고, 기계에 의해 실시되는 경우에는 그 기계가 본 명세서에 개시된 작동 중 어느 하나를 구현하도록 여러 명령을 실시하는 기계-판독 가능한 매체 형태로 실행될 수도 있다. 그 외의 특징들은 첨부된 도면 및 이하의 발명의 상세한 설명을 통해 명백해 질 것이다.
서술된 다양한 작동, 과정 그리고 방식 기계판독 가능 매체나 또는 데이타 프로세싱 시스템(예: 컴퓨터 기기)와 호환할 수 있는 기계 접근 매체에서 구현되고, 어떠한 상태에서든 (예: 다양한 작용의 획득할 수 있는 사용 방법을 포함)수행된다.
본 발명의 실시예들은 첨부된 도면의 그림으로 한정되는 것이 아니고 참고문헌처럼 예의 방법으로 설명된다.
도면1은 버퍼회로의 출력단계를 보여주는 개략도,
도면2는 하나 이상의 실시예에 따른 멀티플렉서 회로의 개략도,
도면 3은 하나 이상의 실시예에 따른, 도면2의 멀티플렉서 회로의 트렌지스터 구현을 보여주는 개략도,
도면4는 하나 이상의 실시예에 따라, 구동 작동 모드 동안에 도면2의 멀티플렉서 회로의 트렌지스터 구현의 DC 특성도,
도면5는 하나 이상의 실시예에 따라, 페일세이프 작동 모드 동안에 도면2의 멀티플렉서 회로의 트렌지스터 구현의 DC 특성도,
도면6은 하나 이상의 실시예에 따라, 허용 작동 모드 동안에 도면2의 멀티플렉서 회로의 트렌지스터 구현의 DC 특징도,
도면7은 하나 이상의 실시예에 따라, 페일세이프 작동 모드 동안에 도면2의 멀티플렉서 회로의 트렌지스터 실행의 DC 특징도,
도면8은 하나 이상의 실시예에 따라, 허용 작동 모드 동안에 도면2의 멀티플렉서 회로의 트렌지스터 구현의 과도전류의 특성도,
도면9는 하나 이상의 실시예에 따라, 구동 작동 모드 동안에 도면2의 멀티플렉서 회로의 트렌지스터 구현의 과도전류의 특성도,
도면10은 하나 이상의 실시예에 따라, 입력/출력(IO) 회로의 개략도,
도면11은 하나 이상의 실시예에 따라, 출력 바이아스 전압을 생성하는 방법을 상세하게 설명하는 처리 흐름도이다.
본 발명의 실시예의 다른 특징들은 첨부한 도면 및 이하의 발명의 상세한 설명을 통해 분명해 질 것이다.
아래에 언급된 구체적인 예시는 페일세이프 작동과 허용 작동에서 입력/출력(IO) 회로를 보호하는 바이아스 전압을 생성하기 위해 사용된다. 당면의 구체화들이 특정한 구체화를 참조하여 설명하고 있지만, 이는 다양한 조절과 변경이 다양한 구체화의 정신 범주 안에서 이러한 구체화를 만든다는 것을 증명한다.
도면2는 하나 이상의 실시예에 따른 멀티플렉서 회로200을 보여준다. 하나 이상의 실시예에서 멀티플렉서 회로200은 입력으로서 제1 바이어스 전압206과 제2 바이아스 전압208을 수신하는 멀티플렉서 블록202를 포함한다. 하나 이상의 실시예에서, 제1 바이아스 전압206은 (도면2에서는 보여지지 않음)공급전압으로부터 콘트롤이 가능하게 생성되고, 제2 바이아스 전압 208은 입력/출력(IO) 패드를 통해 공급된 외부 전압으로부터 콘트롤이 가능하게 생성된다(도면2에서 보여지지 않음). 하나 이상의 실시예에서, 제1 바이아스 전압206과 제 2 바이아스 전압 208은 IO 패드와 인터페이스 하기 위해 집적회로(IC) 의 IO 코어 장치의 하나 이상의 활동 구성 회로 요소(예: 금속 산화막 반도체(MOS) 트렌지스터)의 작동 전압의 상위 허용 한계안에 있다.
하나 이상의 실시예에서, 멀티플렉서 블록202의 출력은 도면2에서 출력 바이아스 전압 210으로서 보여지듯이, 구동 작동 모드에서, IO패드를 통해 공급된 외부전압은이 제로에서 공급전압의 값까지 다양한 곳으로서 제1 바이아스 전압 206으로부터 파생되거나, 페일세이프 작동 모드와 허용 작동 모드에서 제2 바이아스전압 208로부터 파생된다. 하나 이상의 실시예에서, 공급전압은 안전작동 모드에서 제로이고, IO 패드를 통해 공급된 외부전압은 허용 작동 모드에서 공급전압의 상위값까지 증가한다.
다르게 말해서, 도면2에서 보여주듯이 멀티플렉서 블록210의 출력은 콘트롤신호204의 "높음"이나 "낮음"에 기초한다. (예: (OE) 가능한 출력) 콘트롤 신호204에서 말하는 로직 "1"인 "높음"은 당면의 공급전압을 가리킨다. 로직"0"인 콘트롤 신호204의 "낮음"은 공급전압이 없다는것을 가리키거나, 관용상태의 경우에 IO 패드를 통해 공급된 외부 전압이 공급전압보다 높은값으로 증가되는 곳에서 나타난다. 그러므로, 콘트롤 신호204의 "낮음" 표시는 공급전압이 있거나 없는 경우다. 하나 이상의 실시예에서, 콘트롤 신호204는 IO 코어에 의해 생성된다.
하나 이상의 실시예에서, 콘트롤 신호204는 출력 바이아스 전압 210을 파생하기위해 콘트롤이 가능한 방식으로 활용된다. 그러므로, 출력 바이아스 전압 210은 구동 작동 모드에서 콘트롤신호204가 "높음"을 나타낼 때 제1 바이아스 전압 206으로부터 또는 페일세이프 작동 모드와 허용 작동 모드에서 콘트롤 신호204가 "낮음"을 나타낼 때 제2 바이아스 전압208에 의해 파생된다.
하나 이상의 실시예에서 제1 바이아스 전압206은 공급전압의 부분으로서 콘트롤이 가능하게 생성된다. 하나 이상의 실시예에서, 제2 바이아스 전압208은 하나 이상의 활동 요소(예: 금속 산화막 반도체(MOS) 트렌지스터)의 문턱 전압에 의해 감소된 IO 패드를 통해 공급된 외부 전압으로서 콘트롤이 가능하게 생성된다.
도면3은 하나 이상의 실시예에 따라, 도면2의 멀티플렉서 회로200의 트렌지스터 실행 300을 보여준다. MOS트렌지스터의 소스(S) 와 드레인(D) 터미널이 호환이 가능하고, 그러므로 소스(S) 터미널과 드레인(D) 터미널로부터 다른 전압이 출력된 것을 연결하는 것이 드레인(D) 터미널과 소스(S) 터미널로부터의 다른 전압이 출력된 것을 연결하는 것과 같다는 것은 당해 기술분야의 통상의 지식임이 분명하다. 드레인-드레인(D-D)경로 또한 소스-드레인(S-D) 경로와 같다.
하나 이상의 실시예에서, 그곳의 소스(S) 터미널에서 제1 바이아스 전압 206을 수신하도록 구성된 멀티플렉서 블록202는 제1 MOS 트렌지스터 Q4 322 와 그곳의 게이트(G) 터미널에서 콘트롤 신호204(콘트롤 신호 LS302)의 콘트롤이 가능하게 단계 변경 버전을 수신하도록 구성된 한쌍의 MOS트렌지스터(Q3 320 와Q5 324) 를 포함한다. 하나 이상의 실시예에서, 콘트롤 신호 LS302는 각 구동 작동 모드와 관용 작동모드에서, 공급전압의 부분, VDDIO (도면3에서는 보여지지 않음)에 있다. 하나 이상의 실시예에서, 구동 작동 모드에서 콘트롤 신호 LS302는 허용 작동 모드에서 콘트롤 신호 LS302(예: 0.1 VDDIO) 의 값보다 높은 값(예: 0.6 VDDIO) 에 있다. 하나 이상의 실시예에서, 페일세이프 작동 모드에서 공급전압(VDDIO) 이 제로일때 콘트롤 신호 LS302는 제로이다.
그러므로, 하나 이상의 실시예에서, 콘트롤 신호 LS 302 구동 작동 모드에서 0.6 VDDIO 과 허용 작동 모드에서0.1 VDDIO 로 콘트롤 신호204가 로직"1" 또는 로직 "0"에 따라 변한다. 그러나, 도면2에서 보여주듯이 로직 "0"은 콘트롤 신호302가 제로인곳인 페일세이프 작동 모드를 나타낸다. 그러므로 콘트롤 신호204의 두가지 상태는 로직 "높음"(구동 작동 모드에서)와 로직 "낮음"( 허용 작동 모드와 페일세이프 작동모드에서)으로 표현하는 것이 낫다.
하나 이상의 실시예에서 Q3 320 의 드레인(D) 터미널은 Q5 324의 드레인(D) 터미널과 연결되어 있다. 하나 이상의 실시예에서, Q3 320 와 Q5 324 의 소스(S) 터미날은 Q4 322 의 게이트(G) 터미널과 드레인(D) 터미널에 제각각 연결되어 있다. 하나 이상의 실시예에서, Q5 324 은 그곳의 드레인(D) 터미널에서 제2 바이아스 전압 208을 수신하도록 구성되어 있다. 하나 이상의 실시예에서, Q3 320 와Q5 324의 드레인(D) 터미날은 서로 연결되어 있다. 하나 이상의 실시예에서 Q3 320, Q4 322 그리고 Q5 324 는 p-채널 MOS(PMOS) 트렌지스터들이다. 하나 이상의 실시예에서, 멀티플렉서 블록 202의 출력, 바이아스 전압210의 출력은 Q4 322 와 Q5 324 (노드 C 338) 사이의 드레인-소스(D-S) 경로에서 얻어진다. .
하나 이상의 실시예에서 콘트롤 신호204와 제1 바이아스 전압206은 Q2 318 그리고 Q1 316 의 MOS 트렌지스터의 게이트(G) 터미널에 제각각 적용 된다. 하나 이상의 실시예에서 Q1 316 의 소스(S) 터미널은 Q2 318의 드레인(D) 터미널과 연결되고, Q1 316 의 드레인(D) 터미널은 Q4 322. 의 게이트(G) 터미널에 연결된다. 하나 이상의 실시예에서, Q1 316 and Q2 318의 벌크(B) 터미널과 Q2 318 의 소스(S) 터미널은 제2 공급전압 314 (VSS) 에서 발생한다. 하나 이상의 실시예에서, Q1 316 그리고Q2 318은 Q1 316 과 Q2 318 이 콘트롤 신호204의 로직 "높음"에서 켜짐으로 될때 노드 A 334 가 방전될 수 있도록 구성된 트렌지스터들(도면3에서 NMOS 트렌지스터로 보여지고 있음) 을 지나간다. 하나 이상의 실시예에서, 제1 바이아스 전압 206은 공급전압 VDDIO (예: 0.55 VDDIO)의 부분이다.
하나 이상의 실시예에서 MOS 트렌지스터의 한 쌍(Q6 326 그리고 Q7 328)은 Q6 326 그리고 Q7 328의 문턱 전압에 의해서 IO 패드 (IO 패드304 전압)를 통해 공급된 외부 전압을 감소하기 위해서 도면2의 멀티플렉서 회로200의 트렌지스터 실행 300에 공급된다. 그러므로 노드 B 336에서, 제2 바이아스 전압 208은 예시 방정식1에서처럼 표현된다. VSB = IOPAD - 2Vtn (1) 그곳에서 VSB은 제2 바이아스 전압 208, IOPAD은 IO 패드 304 전압, 그리고 Vtn은 Q6 326 그리고Q7 328 각각의 문턱전압이다. 도면3은 Q6 326 의 소스(S) 터미널이 Q7 328의 드레인(D) 터미널에 연결된 곳에서 n-채널 MOS (NMOS)트렌지스터로서 Q6 326 그리고Q7 328을 보여준다. 하나 이상의 실시예에서, IO 패드 304 전압은 Q7 328의 소스(S) 터미널과 게이트(G) 터미널에 적용 된다. 하나 이상의 실시예에서, Q6 326의 게이트(G) 터미널은 그곳의 소스 (S) 터미널에 적용 된다. 하나 이상의 실시예에서 Q6 326 그리고Q7 328 의 벌크(B) 터미널은 제2 공급전압314 (VSS)에서 생긴다.. 이 기술의 지식은 IO 패드 304 전압을 감소시키기 위해 공급되는 여러개의 활동 요소들(예: MOS 트렌지스터 Q6 326 그리고Q7 328 )과 그러한 변화는 구체화의 예의 범주안에 있는 것으로 인식할 수 있다.
하나 이상의 실시예에서, 제2 바이아스 전압208은 그러므로 IO 패드와 인터페이스하기 위해 IC의 IO 코어 장치의 하나 이상의 활동 구성 회로 요소(예: MOS 트렌지스터)의 상위 허용 한계 안에 있다.
하나 이상의 실시예에서 IO 코어 장치의 위에서 언급된 활동 구성 회로 요소들의 상위 허용 한계안에 그리고 주위에 출력 바이아스 전압210이 생성되도록 하기 위해서 MOS 트렌지스터 Q9 332,가 제공되는데 그것의 게이트(G) 터미널과 드레인(D) 터미널은 입력 전압(V3 306 그리고 V1 308 제각각)을 콘트롤이 가능하게 수신할 수 있도록 구성된다. 하나 이상의 실시예에서 도면 3에서 보여지는 NMOS 트렌지스터로서의 Q9 332의 소스(S) 터미널은 노드 B 336에 연결된다. 하나 이상의 실시예에서 , V3 306 그리고 V1 308은 공급전압 VDDIO 의 부분으로 콘트롤이 된다. 예를 들어, V3 306은0.3 VDDIO 와 같고 V1 308 은0.1 VDDIO 와 같다.
하나 이상의 실시예에서 페일세이프 작동 모드에서 공급전압 VDDIO 에 제로일때, Q9 332는 Q6 326 and Q7 328를 가로지르는 다이오드 드롭을 최상으로 만들기 위해 최상의 전류를 얻는다. 하나 이상의 실시예에서, 공급전압이 구동 작동 모드와 허용 작동 모드에서 나타나면, Q9 332 는 페일세이프 작동 모드에서 전류에 비교에서 낮은 전류를 얻는다. 하나 이상의 실시예에서 Q6 326 와 Q7 328 를 가로지르는 다이오드 드롭은 그러므로 감소한다.
하나 이상의 실시예에서 Q3 320, Q4 322, Q5 324, and Q9 332 의 벌크 (B) 터미널은 위에서 언급된 트렌지스터에 연결된 기생 다이오드의 순 바이어스를 피하기 위해서 부유웰(FW)회로의 출력과 연결된다.
하나 이상의 실시예에서, 구동 작동 모드에서, 예를 들면, 콘트롤 신호204(예 OE)가 로직 "높음"이고 공급전압 VDDIO (예:2.5 V)가 현재에 나타날때, 제1 바이아스전압206은 VDDIO (e.g., 0.55 VDDIO).의 부분으로 알맞은 비율로 바뀐다. 하나 이상의 실시예에서 콘트롤 신호LS 302는 VDDIO 의 부분으로 알맞게 조절된다..예를 들어 콘트롤 신호 204의 로직 "높음"은 콘트롤 신호 LS 302 의 0.6 VDDIO 의 값을 가리킨다. 하나 이상의 실시예에서, Q1 316 과 Q2 318 트렌지스터 경로가 켜지면 그것에의해 노드A 334는 방전되게 한다. 하나 이상의 실시예에서 노드A 334의 방전은 Q4 322 를 켜지게 하고 콘트롤 신호(예: ., 0.6 VDDIO)의 "높음"으로 조절된 레벨이 Q3 320그리고 Q5 324 를 꺼짐의 상태로 있게 한다. 하나 이상의 구체화에서, 노드B336의 어느 혼란도 노드C 338의 출력은 예를 들어 바이아스 전압210의 출력에 영향을 주지 않는다. 하나 이상의 실시예에서 출력 바이아스 전압210은 제1 바이아스 전압 206을 전적으로 따르고 제1 바이아스 전압 206과 같다.
하나 이상의 실시예에서, 페일세이프 작동 모드에서 예를 들어 콘트롤 신호204가 로직 "높음"이고 공급전압 VDDIO 이 제로일 때, 제1 바이아스 전압206과 콘트롤 신호 LS 302 는 또한 제로이다. 그러므로, 하나 이상의 실시예에서 노드 A 334 는 Q1 316-Q2 318 경로를 통해서 방전되는 것이 불가능하다. IO 패드 304 전압이 증가할때, Q6 326 and Q7 328는 켜짐이 되고 그러므로 예시 방정식 1에서처럼 제2 바이아스 전압 208이 IO패드 304 전압을 따르는 것이 가능하다.. 하나 이상의 실시예에서 콘트롤 신호 LS 302 의 로직 "낮음"은 노드 A 334를 충전하는 Q3 320 그리고Q5 324 의 켜짐의 원인이 된다. 하나 이상의 실시예에서, 노드 A 334의 충전은 Q4 322를 꺼짐이 되게 한다. 하나 이상의 실시예에서, Q5 324가 켜질때, 출력 바이아스 전압 210은 제2 바이아스 전압 208을 따른다.
하나 이상의 실시예에서, 축전기 Q8 330 를 분리하는 것은 노드 C 338 을 IO 패드 304전압을 스위치로 개폐하는 동안, IO패드의 드라이버의 MOS 트렌지스터의 게이트(G) 터미널에 연결된 바이아스 전압210 출력으로부터 나오는 전기용량의 소음을 줄이기 위해 사용된다. 하나 이상의구체화에서, Q8 330는 NMOS축전기이고, 그곳에서 출력 바이아스 전압210은 그곳의 게이트(G) 터미널에 연결된다. 하나 이상의 실시예에서, Q8 330 의 게이트(G), 벌크(B), 그리고 드레인(D) 터미널 전부는 제2 공급전압310 (VSS)레벨에서 발생한다.
하나 이상의 실시예에서, 허용 작동 모드에서, 예를 들어 콘트롤 신호204가 로직 "낮음"이고 공급전압 VDDIO 이 현재에 있으면 콘트롤 신호 LS 302는 구동 작동 모드에서 그곳의 값보다 낮은공급전압 VDDIO 의 부분으로 스위치가 바뀐다. 예를들어 콘트롤 신호 LS 302가 0.1 VDDIO, 로 스위치가 변경되면 로직 "낮음"을 나타낸다. 하나 이상의 실시예에서, IO 패드 304전압이 낮으면 Q6 326 그리고Q7 328은 Q2 318와 함께 꺼진다. 그러므로, 하나 이상의 실시예에서, Q4 322.를 통하는 것을 제외하면 노드 A 334는 방전되기 위해 경로를 갖지 못한다. 하나 이상의 실시예에서, 노드 A 334는 방전되는것은 출력 바이아스 전압210이 그곳의 누전의 통해서 Q4 322 의 제1 바이아스 전압206에 가까운 위치에 있는 원인이 된다.
하나 이상의 실시예에서, 허용 작동 모드는 IO 패드 304전압이 낮을 때, 구동 작동 모드와 유사하다. 여기에서, 두가지의 경우는 IO 패드 304전압이 공급전압 VDDIO 위의 값으로 증가할때, 허용 작동 모드와 구동 작동 모드 사이를 다르게 하기 위해서 콘트롤 신호 LS 302의 값을 다르게한다(제각각 0.6 VDDIO 와 0.1 VDDIO).
하나 이상의 실시예에서, IO 패드 304 전압이 증가할때, Q6 326 그리고Q7 328는 켜지고, 그곳에서 방정식1예시처럼 제2 바이아스 전압 208이 IO 패드 304전압을 따르는것이 가능하다. 하나 이상의 실시예에서, 콘트롤 신호 LS 302 의 로직 "낮음"은 Q3 320 그리고 Q5 324 가 켜짐이 되는 원인이 되고 노드 A 334 를 충전한다. 하나 이상의 실시예에서,노드 A 334 를 충전하는 것은 Q4 322를 꺼지게 바꾼다. 하나 이상의 실시예에서 Q5 324가 켜질때, 출력 바이아스 전압 210은 제2 바이아스 전압208을 따른다.
하나 이상의 실시예에서 공급전압 VDDIO 는 2.75 V (2.5V + 10% 허용), IO 패드 304 전압이 3.465 V (3.3 V + 5% 허용), 그리고 IO 코어장치의 하나 이상의 활동 구성 회로 요소의 작동 전압 은 1.98 V (1.8 V + 10% 허용)이다. 이러한 경우에, 제1 바이아스 전압 206, 제2 바이아스 전압 208 그리고 출력 바이아스 전압 210은 모두 1.98 V이내에 있다. 더불어서 1.98 V 이내에 있는 제1 바이아스 전압206과 제2 바이아스 전압208은 멀티플렉서 회로 200의 MOS트렌지스터 구성의 작동의 안전을 용이하게 한다.
도면4는, 하나 이상의 실시예에 따라, 구동 작동 모드에서 도면2의 멀티플렉서 회로200의 트렌지스터 실행300의 DC 특징을 보여준다. 하나 이상의 실시예에서, x축402는 IO 패드 304전압을 나타내고 y축 404는 전압 변수(V)를 나타낸다. 하나 이상의 실시예에서, 도면 4가 보여주듯이, 출력 바이아스 전압 210은 IO패드 304 전압의 모든 값에서 제1 바이아스 전압 206과 같다. 하나 이상의 실시예에서 콘트롤 신호 LS 302와 제1 바이아스 전압 206은 구동 작동 모드(예: 제 각각0.6 VDDIO 와 0.55 VDDIO)에서 공급전압 VDDIO (예:0.6 VDDIO)의 부분이다.
도면5는, 하나 이상의 실시예에 따라, 안전작동 모드에서 도면2의 멀티플렉서 회로200의 트렌지스터 실행300의 DC 특징을 보여준다. 하나 이상의 실시예에서, x축502는 IO 패드 304전압을 나타내고 y축 504는 전압 변수(V)를 나타낸다.. 하나 이상의 실시예에서 공급전압 VDDIO 는 페일세이프 작동 모드에서 제로이다. 하나 이상의 실시예에서, 출력바이아스 전압 210은 도면 5에서 보여주듯이 제2 바이아스 전압 208을 따른다.. 다르게 말하자면, 출력 바이아스 전압 210은 IO 패드 304전압이 증가함으로써 증가한다. 도면6은, 하나 이상의 실시예에 따라, 허용 작동 모드에서 도면2의 멀티플렉서 회로200의 트렌지스터 실행300의 DC 특징을 보여준다. 하나 이상의 실시예에서, x축602는 IO 패드 304전압을 나타내고 y축 604는 전압 변수(V)를 나타낸다. 하나 이상의 실시예에서, 공급전압 VDDIO 이 허용 작동 모드에서 현재로 나타나고, 콘트롤 신호 LS 302는 로직 "낮음"(예:0.1 VDDIO)이다. 하나 이상의 실시예에서, 도면6에서 보여주듯이 위에서 언급한대로, 출력 바이아스 전압210은 IO 패드 304전압이 낮을때, 제1 바이아스 전압 206에 가까이 위치한다. 하나 이상의 실시예에서, IO 패드 304 전압이 증가할때, Q6 326 와Q7 328는 켜지고, 출력 바이아스 전압 210은 제2 바이아스 전압 208을 따르기 시작한다.
도면7은, 하나 이상의 실시예에 따라, 페일세이프 작동 모드에서 도면2의 멀티플렉서 회로200의 트렌지스터 실행300의 과도전류 특징을 보여준다. 하나 이상의 실시예에서, x축702는 시간(t) 을 뜻하고 y축 704는 전압 변수(V)를 나타낸다. 하나 이상의 실시예에서, IO 패드 304 전압이 0에서 그곳의 최고 전압 (예: 3.465 V)그리고 최고에서 0으로 바뀔때, 출력 바이아스 전압210은 낮은값(예: Q4 322)의 문턱 전압)에서 도면7에서 보여주듯이, 제2 바이아스 전압 208 근처로 그리고 제2 바이아스 전압208에서 낮은 값으로 변한다. 하나 이상의 실시예에서, 출력 바이아스 전압 210은 Q4 322의 문턱 전압을 다른곳의 노드 A334를 위해 방전되는 경로가 없도록 막는다.
도면8은, 하나 이상의 실시예에 따라, 허용 작동 모드에서 도면2의 멀티플렉서 회로200의 트렌지스터 실행300의 과도전류 특징을 보여준다. 하나 이상의 실시예에서, x축802는 시간(t) 을 뜻하고 y축 804는 전압 변수(V)를 나타낸다. 하나 이상의 실시예에서, IO 패드 304전압이 0에서 그곳의 최고 값으로(예: 3.465 V), 최고값에서 0으로 변경하면, 출력 바이아스 전압 210은 두 전압사이에서 변경된다. 예를 들어, 하나가 제1 바이아스 전압 206에 가까우면 다른것은 제2 바이아스 전압 208에 가까와 지고, 그 반대의 경우도 마찬가지다.
도면9는, 하나 이상의 실시예에 따라, 구동 작동 모드에서 도면2의 멀티플렉서 회로200의 트렌지스터 실행300의 과도전류 특징을 보여준다. 하나 이상의 실시예에서, x축902는 시간(t) 을 뜻하고 y축 904는 전압 변수(V)를 나타낸다 하나 이상의 실시예에서, 구동 작동 모드에서 IO 패드 304전압은 0에서 공급전압 VDDIO 의 값까지 다양하다. 하나 이상의 실시예에서, IO 패드 304전압이 0에서 그곳의 최고값 (예: VDDIO 가2.75 V)사이로 변할때, 출력 바이아스 전압 210은 제1 바이아스 전압 206의 값(예: 0.55 VDDIO)에서 유지된다. 하나 이상의 실시예에서, 콘트롤 신호 LS 302 는 또한 공급전압의 부분이다. VDDIO (예:0.6 VDDIO).
도면10은 하나 이상의 실시예에 따라 IO 회로1000의 개략도이다. 하나 이상의 실시예에서, IO 회로 1000은 도면2의 멀티플렉서 회로 200를 통한 IO 코어-엔드 블록 1002와 인터페이스하는 외부 활동 회로 요소(예: MOS 트렌지스터)를 움직이기 위한 드라이버 블록1006을 포함한다. 하나 이상의 실시예에서, IO 코어-엔드 블록 1002는 그곳 작동 전압의 상위 허용 한계(예: 1.98 V, 1.8 V + 10% 허용)를 갖는 하나 이상의 활동 구성 회로 요소(예: MOS 트렌지스터)를 포함한다. 하나 이상의 실시예에서, 콘트롤 신호204는 IO 코어-엔드 블록 1002에 의해 생성된다. 하나 이상의 실시예에서, 멀티플렉서 회로200은 도면 10에서 보여주듯이, 공급전압(VDDIO) 1004 과 IO 패드(PAD 1008로 보여지는) 를 통해 공급되는 외부 전압, 그리고IO 패드 304전압을 수신한다. 하나 이상의 실시예에서 패드1008은 드라이버 블록 1006과 인터페이스 접속한다. 하나 이상의 실시예에서, 멀티플렉서 회로200은 IO 코어-엔드 블록 1002의 하나 이상의 활동 구성 회로 요소의 작동 전압의 상위 허용 한계 안에 있는 출력 바이아스 전압 210을 생성한다.
도면11은 하나 이상의 실시예에 따라, 출력 바이아스 전압 210을 생성하는 방식을 포함하는 작동의 상세한 작동 공정도이다. 하나 이상의 실시예에서, 작업1102는 공급 전압 VDDIO 1004에서 IO 코어-엔드 블록 1002의 하나 이상의 활동 구성 회로 요소의 작동 전압의 상위 허용 한계안에서 제1 바이아스 전압 206을 콘트롤이 가능하게 생성하는것을 포함한다. 하나 이상의 실시예에서, IO 코어-엔드 블록 1002는 IO 패드(PAD 1008)와 인터페이스 접속하기 위해 접속회로(IC)의 IO 장치이다. 하나 이상의 실시예에서, 작동 1104는 IO패드(PAD 1008)를 통해 공급된 외부 전압으로부터, IO 코어-엔드 블록 1002의 하나 이상의 활동 구성회로 요소의 작동 전압의 상위 허용 한계안으로까지에서 제2 바이아스 전압 208을 콘트롤이 가능하게 생성하는것을 포함한다.
하나 이상의 실시예에서 작동1106은 페일세이프 작동 모드와 허용 작동 모드에서 제2 바이아스 전압 208이나, 구동 작동 모드에서 제1 바이아스 전압 206으로부터 출력 바이아스 전압 210을 파생하기 위해 IO 코어-엔드 블록 1002에 의해 생성되는 콘트롤 신호204를 콘트롤이 가능하게 활용 하는것을 수반한다. 하나 이상의 실시예에서, IO 패드(PAD 1008), IO 패드 304 전압을 통해 공급된 외부 전압은 구동 작동 모드에서 제로에서부터 공급전압 VDDIO 1004의 값까지 다양하다. 하나 이상의 실시예에서 공급전압 VDDIO 1004 은 페일세이프 작동 모드에서 제로이고, IO 패드 (PAD 1008), IO 패드 304 전압을 통해 공급된 외부 전압은 허용 작동 모드에서 공급전압 VDDIO 1004 을 넘는 값으로 증가한다.
현재의 구체화가 특정한 예시 구체화를 참조하여 설명하였음에도 불구하고, 다양한 변경과 변화가 다양한 구체화의 보다 넓은 여러가지 구체화의 기본정신과 분야의 범주로부터 벗어나지 않고 이러한 구체화들을 만들었다는 증거가 된다. 예를 들어, 자동전압이나 외부 전압의 변화는 전형적인 구체화의 정신 안에 있다. 또한, 예를 들어서 여기에 서술한 다양한 기계와 모듈은 하드웨어 전기 회로망(예: 로직 회로에 기초한 CMOS), 펌웨어, 소프트웨어 또는 하드웨어, 펌웨어, 소프트웨어의 모든 결합 (예: 기계 판독 가능 매체에서의 구체화) 에서 사용 가능하고 작동할 수 있다. 예를 들어서, 다양한 전기 구조와 방식은 트렌지스터, 로직 게이트 그리고 전기 회로(예: 주문형 반도체(ASIC) 회로 나 디지털 신호 처리기 (DSP)회로)를 사용하는 구체화이다).
더불어, 이곳에 서술된 다양한 작동, 과정 그리고 방식 기계판독 가능 매체나 또는 데이타 프로세싱 시스템(예: 컴퓨터 기기 )와 호환할 수 있는 기계 접근 매체에서 구현되고, 어떠한 상태에서든 (예: 다양한 작용의 획득할 수 있는 사용 방법을 포함)수행된다. 따라서, 특허 설명과 도면은 제한적 인식 보다는 실례로서 보여지고 있다.

Claims (21)

  1. IO패드와 인터페이스할 집적회로(IC)의 입력/출력(IO) 코어 장치의 적어도 하나의 능동 회로 소자의 작동 전압의 상위 허용 한계안에서 콘트롤 가능하게 제1 바이어스 전압을 생성하는 단계;
    상기IO 패드와 인터페이스할 상기 IO 코어 장치의 상기 적어도 하나의 능동 회로 소자의 작동 전압의 상기 상위 허용 한계 안에서 상기 IO 패드를 통해 인가된 외부 전압으로부터 제2 바이어스 전압을 콘트롤 가능하게 생성하는 단계; 및
    구동 작동 모드 동안에는 상기 제1 바이어스 전압 그리고 페일세이프 작동 모드 및 허용 작동 모드 동안에는 상기 제2 바이어스 전압 중 하나로부터 출력 전압을 유도하도록 상기IO 코어에 의해 생성된 콘트롤 신호를 콘트롤이 가능하게 사용하는 단계를 구비하고,
    상기 IO 패드를 통해 공급된 상기 외부 전압은 상기 구동 동작 모드 동안에는 제로에서부터 상기 공급 전압의 값까지 변화하고,
    상기 공급 전압은 상기 페일세이프 작동 모드 동안에는 제로이며,
    상기 IO 패드를 통해 공급된 상기 외부 전압은 상기 허용 작동 모드 동안에는 상기 공급 전압값 이상으로 증가하는 것을 특징으로 하는 방법.
  2. 청구항 1에 있어서,
    상기 공급 전압의 부분이 상기 제1 바이어스 전압으로서 콘트롤 가능하게 생성하는 단계를 구비하는 방법.
  3. 청구항 1에 있어서,
    적어도 하나의 능동 회로 소자의 임계 전압에 의해 상기 IO 패드를 통해 인가된 상기 외부 전압을 감소시켜 상기 제2 바이어스 전압을 콘트롤 가능하게 생성하는 단계를 구비하는 방법.
  4. 청구항 1에 있어서,
    상기 제1 바이어스 전압 및 상기 제2 바이어스 전압을 다중화 하여 상기 콘트롤 신호의 해당하는 로우 값 상태 및 하이 값 상태에 기초하여 상기 출력 바이어스 전압을 유도하는 단계를 구비하는 방법.
  5. 청구항 3에 있어서,
    다른 능동 회로 소자를 사용하여 상기 적어도 하나의 능동 회로 소자에서 드롭되는 전압을 제어하는 것을 통해 상기 제2 바이어스 전압을 조정하는 단계를 더 구비하는 방법.
  6. 청구항 4에 있어서,
    상기 제1 바이어스 전압 및 상기 제2 바이어스 전압을 다중화 하는 단계는:
    제1 MOS 트랜지스터의 소스 터미널과 드레인 터미널의 하나에서 상기 제1 바이어스 전압을 수신하는 단계;
    제2 MOS 트랜지스터의 소스 터미널과 드레인 터미널의 하나에서 상기 제2 바이어스 전압을 수신하는 단계;
    상기 제2 MOS 트랜지스터 및 제3 MOS 트랜지스터 각각의 게이트 터미널에서 상기 콘트롤 신호를 나타내는 제어가능한 전압을 수신하는 단계;
    상기 제1 바이어스 전압을 수신하지 않는 상기 제1 MOS 트랜지스터의 상기 소스 터미널 및 상기 드레인 터미널의 하나와 상기 제2 바이어스 전압을 수신하지 않는 상기 제2 MOS 트랜지스터의 상기 소스 터미널 및 상기 드레인 터미널의 하나를 결합하는 단계;
    상기 제3 MOS 트랜지스터의 소스 터미널 및 드레인 터미널과 상기 제1 MOS 트랜지스터의 게이트 터미널을 결합하는 단계;
    상기 제3 MOS 트랜지스터의 상기 소스 터미널 및 상기 드레인 터미널의 다른 하나와 상기 제2 바이어스 전압을 수신하는 상기 제2 MOS 트랜지스터의 상기 소스 터미널 및 상기 드레인 터미널 중 하나를 결합하는 단계; 및
    상기 제1 바이어스 전압을 수신하지 않는 상기 제1 MOS 트랜지스터의 상기 소스 터미널 및 상기 드레인 터미널의 하나와 상기 제2 바이어스 전압을 수신하지 않는 상기 제2 MOS 트랜지스터의 상기 소스 터미널 및 상기 드레인 터미널의 하나가 결합되는 경로에 상기 출력 바이어스 전압을 출력하는 단계
    를 더 구비하는 방법.
  7. 청구항 5에 있어서,
    자신의 게이트 터미널에서 상기 콘트롤 신호를 수신하도록 구성되는 제1 패스 MOS 트랜지스터; 및
    자신의 게이트 터미널에서 상기 제1 바이어스 전압을 수신하도록 구성되는 제2 패스 MOS 트랜지스터를 구비하고,
    상기 제1 패스 MOS 트랜지스터의 소스 터미널 및 드레인 터미널의 하나, 상기 제1 패스 MOS 트랜지스터의 벌크 터미널 및 상기 제2 패스 MOS 트랜지스터의 벌트 터미널은 제2 공급 전압 레벨에서 유지되도록 구성되고,
    상기 제2 패스 MOS 트랜지스터의 소스 터미널 및 드레인 터미널의 하나는 상기 제1 MOS 트랜지스터의 상기 게이트 터미널과 결합되도록 구성되며,
    상기 제2 공급 전압 레벨에서 유지되도록 구성되지 않은 상기 제1 패스 MOS 트랜지스터의 상기 소스 터미널 및 상기 드레인 터미널의 하나는 상기 제1 MOS 트랜지스터의 상기 게이트 터미널과 결합되도록 구성되지 않은 상기 제2 패스 MOS 트랜지스터의 상기 소스 터미널 및 상기 드레인 터미널의 하나와 결합되도록 구성되는 방법.
  8. 청구항 5에 있어서,
    상기 IO 패트의 구동기로 상기 출력 바이어스 전압이 적용되는 동안 상기 출력 바이어스 전압으로부터 용량성 노이즈를 제거하는 단계를 더 구비하는 방법.
  9. 청구항 5에 있어서,
    상기 제1 MOS 트랜지스터, 상기 제2 MOS 트랜지스터 및 상기 제3 MOS 트랜지스터 각각의 벌크 터미널에 부유웰(FW) 회로의 출력을 연결하는 단계를 더 구비하는 방법.
  10. IO 패드와 인터페이스할 IC의 IO 코어 장치의 적어도 하나의 능동 회로 소자의 작동 전압의 허용 상한 내에서 공급 전압으로부터 콘트롤 가능하게 생성된 제1 바이어스 전압을 수신하고,
    상기 IO 패드와 인터페이스할 상기 IC 코어 장치의 상기 적어도 하나의 능동 회로 소자의 상기 작동 전압의 상기 허용 상한 내에서 상기 IO 패드를 통해 인가된 외부 전압으로부터 콘트롤 가능하게 생성된 제2 바이어스 전압을 수신하며,
    상기 IO코어에 의해 생성된 콘트롤 신호를 콘트롤 가능하게 사용하는 것을 통해 구동 작동 모드 동안의 상기 제1 바이어스 전압 및 페일세이프 작동 모드와 허용 작동 모드 동안의 상기 제2 바이어스 전압 중 하나로부터 출력 바이어스 전압을 유도하도록 구성된 멀티플렉서 블록을 구비하고,
    상기 IO 패드를 통해 인가된 상기 외부 전압은 상기 구동 작동 모드 동안에는 제로에서부터 상기 공급 전압의 값까지 변화하고,
    상기 공급 전압은 상기 페일세이프 작동 모드 동안에는 제로이며,
    상기 IO 패드를 통해 인가된 상기 외부 전압은 상기 허용 작동 모드 동안에는 상기 공급 전압값 이상으로 증가하는 바이어스 전압 발생 회로.
  11. 청구항 10에 있어서,
    상기 제1 바이어스 전압은 상기 공급 회로의 제어 가능한 부분이며,
    상기 제2 바이어스 전압은 적어도 하나의 능동 회로 소자의 임계 전압에 의해 감소된 상기 IO 패드를 통해 인가된 상기 외부 전압과 동일한 바이어스 전압 발생 회로.
  12. 청구항 10에 있어서,
    상기 출력 바이어스 전압은 상기 콘트롤 신호의 해당하는 로우 값 상태 및 하이 값 상태에 기초하여 유도되는 바이어스 전압 발생 회로.
  13. 청구항 11에 있어서,
    상기 적어도 하나의 능동 회로 소자에서 드롭 되는 전압을 제어하는 것을 통해 상기 제2 바이어스 전압을 조정하는 더 다른 능동 회로 소자를 더 구비하는 바이어스 전압 발생 회로.
  14. 청구항 12에 있어서,
    상기 멀티플렉서 블록은,
    자신의 소스 터미널 및 드레인 터미널의 하나에서 상기 제1 바이어스 전압을 수신하도록 구성된 제1 MOS 트랜지스터;
    자신의 소스 터미널 및 드레인 터미널의 하나에서 상기 제2 바이어스 전압을 수신하도록 구성된 제2 MOS 트랜지스터; 및
    자신의 게이트 터미널에서 상기 콘트롤 신호를 나타내는 제어 가능한 전압을 수신하도록 구성된 제3 MOS 트랜지스터를 구비하고,
    상기 제2 MOS 트랜지스터의 게이트 터미널은 상기 콘트롤 신호를 나타내는 상기 제어가능한 전압을 수신하도록 구성되고,
    상기 제1 바이어스 전압를 수신하도록 구성되지 않은 상기 제1 MOS 트랜지스터의 상기 소스 터미널 및 상기 드레인 터미널의 하나는 상기 제2 바이어스 전압을 수신하도록 구성되지 않은 상기 제2 MOS 트랜지스터의 상기 소스 터미널 및 상기 드레인 터미널의 하나와 결합되도록 구성되고,
    상기 제3 MOS 트랜지스터의 소스 터미널 및 드레인 터미널의 하나는 상기 제1 MOS 트랜지스터의 게이트 터미널과 결합되도록 구성되고,
    상기 제3 MOS 트랜지스터의 상기 소스 터미널 및 드레인 터미널의 다른 하나는 상기 제2 바이어스 전압을 수신하도록 구성된 상기 제2 MOS 트랜지스터의 상기 소스 터미널 및 상기 드레인 터미널의 하나와 결합되도록 구성되며,
    상기 출력 바이어스 전압은 상기 제1 바이어스 전압을 수신하도록 구성되지 않은 상기 제1 MOS 트랜지스터의 상기 소스 터미널 및 상기 드레인 터미널의 하나를 상기 제1 바이어스 전압을 수신하도록 구성되지 않은 상기 제2 MOS 트랜지스터의 상기 소스 터미널 및 상기 드레인 터미널의 하나와 결합하는 경로에서 출력이 되도록 구성되는 바이어스 전압 발생 회로.
  15. 청구항 12에 있어서,
    자신의 게이트 터미널에서 상기 콘트롤 신호를 수신하도록 구성된 제1 패스 MOS 트랜지스터; 및
    자신의 게이트 터미널에서 상기 제1 바이어스 전압을 수신하도록 구성된 제2 패스 MOS 트랜지스터를 구비하는 패스 트랜지스터 경로를 더 구비하고,
    상기 제1 패스 MOS 트랜지스터의 소스 터미널 및 드레인 터미널 중 하나, 상기 제1 패스 MOS 트랜지스터의 벌크 터미널 및 상기 제2 패스 MOS 트랜지스터의 벌크 터미널은 제1 공급 전압 레벨에서 유지되고,
    상기 제2 MOS 트랜지스터의 소스 터미널 및 드레인 터미널의 하나는 상기 제1 MOS 트랜지스터의 상기 게이트 터미널과 결합되도록 구성되며,
    상기 제2 공급 전압 레벨에서 유지되도록 구성되지 않은 상기 제1 패스 MOS 트랜지스터의 상기 소스 터미널 및 상기 드레인 터미널의 하나는 상기 제1 MOS 트랜지스터의 상기 게이트 터미널과 결합되도록 구성되지 않은 상기 제2 패스 MOS 트랜지스터의 상기 소스 터미널 및 상기 드레인 터미널의 하나와 결합되도록 구성되는 바이어스 전압 발생 회로.
  16. 청구항 12에 있어서,
    상기 출력 바이어스 전압이 상기 IO 패드의 구동기에 적용되는 동안 상기 출력 바이어스 전압으로부터 용량성 노이즈를 제거하는 디커플링 캐패시터를 더 구비하는 바이어스 전압 발생 회로.
  17. 청구항 12에 있어서,
    FW 회로의 출력은 상기 제1 MOS 트랜지스터, 상기 제2 MOS 트랜지스터 및 상기 제3 MOS 트랜지스터 각각의 벌크 터미널에 인가되도록 구성되는 바이어스 전압 발생 회로.
  18. 청구항 16에 있어서,
    상기 디커플링 캐패시터는 N-채널 MOS (NMOS) 캐패시터인 바이어스 전압 발생 회로.
  19. 콘트롤 신호를 발생하며, 자신의 작동 전압의 허용 상한을 갖는 적어도 하나의 능동 회로 소자를 갖는 IO 코어-엔드 블록;
    적어도 하나의 외부 능동 회로 소자를 구동시키는 구동 블록;
    상기 구동 블록과 인터페이스하는 IO 패드; 및
    공급 전압을 수신하고, 상기 IO패드를 통해 인가된 외부 전압을 수신하며, 상기 IO 코어-엔드 블록의 상기 적어도 하나의 능동 회로 소자의 작동 전압의 상기 허용 상한 내에서 출력 바이어스 전압을 생성하는 바이어스 전압 발생 회로를 구비하며,
    상기 바이어스 전압 발생 회로는 멀티플렉서 블록을 구비하고,
    상기 멀티플렉서 블록은,
    상기 IO 패드와 인터페이스할 상기 IO 코어-엔드 블록의 상기 적어도 하나의 능동 회로 소자의 상기 작동 전압의 상기 허용 상한 내에서 상기 공급 전압으로부터 콘트롤 가능하게 생성된 제1 바이어스 전압을 수신하고,
    상기 IO 패드와 인터페이스할 상기 IO 코어-엔드 블록의 상기 적어도 하나의 능동 회로 소자의 상기 작동 전압의 상기 허용 상한 내에서 상기 IO패드를 통해 인가된 상기 외부 전압으로부터 콘트롤 가능하게 생성된 제2 바이어스 전압을 수신하고, 그리고
    상기 IO코어-엔드 블록에 의해 생성된 상기 콘트롤 신호를 콘트롤 가능하게 사용하는 것을 통해 구동 작동 모드에서의 상기 제1 바이어스 전압 및 페일세이프 작동 모드 및 허용 작동 모드에서의 상기 제2 바이어스 전압 중 하나로부터 상기 출력 바이어스 전압을 유도하고,
    상기 IO 패드를 통해 인가된 상기 외부 전압은 상기 구동 작동 모드 동안에는 제로에서부터 상기 공급 전압의 값까지 변화하고,
    상기 공급 전압은 상기 페일세이프 작동 모드 동안에는 제로이며,
    상기 IO 패드를 통해 인가된 상기 외부 전압은 상기 허용 작동 모드 동안에는 상기 공급 전압 이상의 값까지 상승하는 IO 회로.
  20. 상기 제1 바이어스 전압은 상기 공급 전압의 제어 가능한 부분이며,
    상기 제2 바이어스 전압은 적어도 하나의 능동 회로 소자의 임계 전압에 의해 감소된 상기 IO 패드를 통해 인가된 상기 외부 전압과 동일한 IO 회로.
  21. 청구항 19에 있어서,
    상기 멀티플렉서 블록은:
    자신의 소스 터미널 및 드레인 터미널의 하나에서 상기 제1 바이어스 전압을 수신하도록 구성된 제1 MOS 트랜지스터;
    자신의 소스 터미널 및 드레인 터미널의 하나에서 상기 제2 바이어스 전압을 수신하도록 구성된 제2 MOS 트랜지스터; 및
    자신의 게이트 터미널에서 상기 콘트롤 신호를 나타내는 콘트롤 가능한 전압을 수신하도록 구성된 제3 MOS 트랜지스터를 구비하고,
    상기 제2 MOS 트랜지스터의 게이트 터미널은 상기 콘트롤 신호를 나타내는 콘트롤 가능한 전압을 수신하도록 구성되고,
    상기 제1 바이어스 전압을 수신하도록 구성되지 않은 상기 제1 MOS 트랜지스터의 상기 소스 터미널 및 상기 드레인 터미널의 하나는 상기 제2 바이어스 전압을 수신하도록 구성되지 않은 상기 제2 MOS 트랜지스터의 상기 소스 터미널 및 드레인 터미널의 하나와 결합되도록 구성되고,
    상기 제3 MOS 트랜지스터의 소스 터미널 및 드레인 터미널의 하나는 상기 제1 MOS 트랜지스터의 게이트 터미널과 결합되도록 구성되고,
    상기 제3 MOS 트랜지스터의 상기 소스 터미널 및 상기 드레인 터미널의 다른 하나는 상기 제2 바이어스 전압를 수신하도록 구성된 상기 제2 MOS 트랜지스터의 상기 소스 터미널 및 상기 드레인 터미널의 하나와 연결되도록 구성되며,
    상기 출력 바이어스 전압은, 상기 제1 바이어스 전압을 수신하도록 구성되지 않은 상기 제1 MOS 트랜지스터의 상기 소스 터미널 및 상기 드레인 터미널의 하나를 상기 제2 바이어스 전압을 수신하도록 구성되지 않은 상기 제2 MOS 트랜지스터의 상기 소스 터미널 및 상기 드레인 터미널의 하나와 결합하는 경로에서 출력되도록 구성되는 바이어스 전압 발생 회로.
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