CN110011657B - 输入输出电路 - Google Patents

Abstract

提供利用更简单的电路构成削减消耗电流的输入输出电路。包含：第一晶体管，其基于输入到输入端子的输入信号以及输入到切换输出的有效、无效的使能端子的使能信号，驱动连接在输出端子与外部电源之间的负荷；第一开关，其设置在输入端子与第一晶体管的控制端子之间并且具备切换输入信号的导通、截止的第一切换端子；以及开关控制部，其基于使能信号控制第一切换端子，开关控制部控制第一切换端子以便在使能信号的逻辑迁移时使第一开关导通规定的期间并使输入信号输入到第一晶体管的控制端子来抑制从第一晶体管流过负荷的电流。

Description

输入输出电路

技术领域

本发明涉及输入输出电路，特别是涉及能够施加比输入输出电路部的电源电压高的外部电压，另外具有能够上拉/下拉到外部电压的使用于半导体集成电路的信号接口部的容错功能的输入输出电路。

背景技术

在半导体集成电路间的信号接口中，有需要与电源电压不同即信号电平不同(例如3V、5V)的半导体集成电路的信号接口的情况。该情况下，作为低电压侧的半导体集成电路的信号接口，一般使用能够施加比电源电压高的外部电源电压，或者具有能够进行上拉/下拉的容错功能的输入输出电路。

以往，对于具有容错功能的输入输出电路，例如已知有专利文献1所公开的半导体集成电路装置的输入输出电路。作为专利文献1所公开的半导体集成电路装置的输入输出电路的、双向或者输出三态缓冲电路1具备Pch主Tr(PMOS晶体管)2、Nch主Tr(NMOS晶体管)3以及4、输出PAD5、浮阱充电电路7、具有浮阱的PchTr(PMOS晶体管)9、由具有浮阱的PchTr以及NchTr构成的传输门10、EB－PAD电位判定部21、偏置电压生成部22、电源电位/偏置电压切换电路23、NAND门41、NOR门42以及逆变器IV43，并输入输入信号IN、使能信号EB。

上述双向或者输出三态缓冲电路1的EB－PAD电位判定部21与使能信号EB以及输出PAD5连接，基于使能信号EB的信号电平和来自输出PAD5的PAD电位判定电路状态，并将与其判定结果对应的切换信号输出给偏置电压生成部22以及电源电压/偏置电压切换电路23。另一方面，偏置电压生成部22与输出用电源电压VDDIO连接，并将生成的输出电位Vbias输出给电源电压/偏置电压切换电路23。另外，电源电压/偏置电压切换电路23与输出用电源电压VDDIO以及偏置电压生成部22连接，并基于来自EB－PAD电位判定部21的切换信号，将VDDIO电压或者偏置电压Vbias的任意一个输出给PchTr9的栅极。由此，在输出三态缓冲电路1中在禁止状态下PAD电位从L电位或者从H电平被上拉至外部电位VTT。

另外，作为其它的具有容错功能的输入输出电路，也已知有专利文献2所公开的输入输出电路。作为专利文献2所公开的输入输出电路的三态输出电路1具有单脉冲产生电路10、OE·PAD电位判定电路20、偏置电路30、浮阱充电电路40、传输门50、两输入NAND电路61、逆变器62、两输入NOR电路63、P－MOS晶体管64以及65、N－MOS晶体管66以及67及电阻68，从输出缓冲器PADo输出从输入端子A输入的输入信号a。

对于上述三态输出电路1来说，P－MOS晶体管65基于规定信号驱动输出缓冲器PADo，P－MOS晶体管64控制与P－MOS晶体管65的栅极连接的节点的电位，单脉冲产生电路10在规定信号的信号电平迁移时输出规定时间宽度的脉冲，偏置电路30在输出该脉冲的期间，生成用于控制P－MOS晶体管64的偏置电压，并将该偏置电压施加给P－MOS晶体管64的栅极。由此，在三态输出电路1中迅速地进行上拉，抑制消耗电流的增大。

专利文献1：日本特开2005－260587号公报

专利文献2：日本特开2006－157081号公报

然而，随着近来的集成规模的增大、功能的多样化等，在半导体集成电路中消耗电流的抑制成为首要的课题。在半导体集成电路间的输入输出电路中也不例外，消耗电流的抑制，或者电路规模的抑制成为课题。对于这一点，虽然专利文献1所公开的双向或者输出三态缓冲电路1也以消耗电流的抑制为目的，但需要使用EB－PAD电位判定部21或者偏置电压生成部22、电源电压/偏置电压切换电路23等电路，关于消耗电流的抑制、电路规模的抑制还有改善的余地。另外，虽然专利文献2所公开的三态输出电路1也以消耗电流的削减为目的，但需要使用单脉冲产生电路10、OE·PAD电位判定电路20、偏置电路30、浮阱充电电路40等，关于消耗电流的抑制、电路规模的抑制仍有改善的余地。

发明内容

本发明是鉴于上述的点而完成的，其目的在于提供利用更简单的电路构成削减消耗电流的输入输出电路。

本发明所涉及的输入输出电路包含：第一晶体管，其基于输入到输入端子的输入信号以及输入到切换输出的有效、无效的使能端子的使能信号，驱动连接在输出端子与外部电源之间的负荷；第一开关，其设置在上述输入端子与上述第一晶体管的控制端子之间并且具备切换上述输入信号的导通、截止的第一切换端子；以及开关控制部，其基于使能信号控制上述第一切换端子，上述开关控制部控制上述第一切换端子以便在上述使能信号的逻辑迁移时使上述第一开关导通规定的期间并使上述输入信号输入到上述第一晶体管的控制端子来抑制从上述第一晶体管流过上述负荷的电流。

根据本发明，能够提供利用更简单的电路构成削减了消耗电流的输入输出电路。

附图说明

图1是表示第一实施方式所涉及的输入输出电路的构成的一个例子的电路图。

图2是表示第二实施方式所涉及的输入输出电路的构成的一个例子的电路图。

附图标记说明

1、1A…输入输出电路，2…PMOS晶体管，3…NMOS晶体管，4…NMOS晶体管，5…NMOS晶体管，6…电阻，11…模拟开关，12…模拟开关，21…模拟开关，30…电路状态判定部，32…输出部，34…延迟部，41…NAND电路，42…NOR电路，43…逆变器，B、C、D、E、pg…节点，a…输入信号，oe…输出使能信号，b、c、d…信号，R1…电阻，Rpd…下拉电阻，C1、C2、C3…电容，C4…寄生电容，A…输入缓冲器，OE…输出使能缓冲器，PAD…输出缓冲器，VDDIO…电源，Vddio…电位。

具体实施方式

以下，参照附图，对用于实施本发明的方式进行详细说明。在以下的实施方式中，例示根据输入信号下拉输出的输入输出电路进行说明。

[第一实施方式]

参照图1，对本实施方式所涉及的输入输出电路进行说明。如图1所示，本实施方式所涉及的输入输出电路1构成为包含P型的MOS(Metal Oxide Semiconductor：金属氧化物半导体)晶体管(以下，称为“PMOS晶体管”)2、N型的MOS晶体管(以下，称为“NMOS晶体管”)3、4、5、模拟开关11、21、否定逻辑积电路(以下，称为“NAND电路”)41、否定逻辑和电路(以下，称为“NOR电路”)42、逆变器43、电阻R1、电容C3以及电阻6。图1中，VDDIO表示本输入输出电路1的高电位侧的电源。在本实施方式所涉及的输入输出电路1中使低电位侧接地(接地电位)，但并不限定于此，也可以使其为负电位的电源。在输入输出电路1中，为了迅速地将VDDIO的电平传至输出的PMOS晶体管2的栅极，控制使控制模拟开关11的PMOS晶体管的栅极电位的NMOS晶体管5为截止状态的时刻。此外，PMOS晶体管2相当于本发明所涉及的“第一晶体管”，NMOS晶体管5相当于“第二晶体管”，MOS晶体管的栅极相当于“控制端子”。

输入输出电路1具备输入缓冲器A、输出使能缓冲器OE以及输出缓冲器PAD，从输出缓冲器PAD输出与输入到输入缓冲器A的输入信号a对应的输出信号。在输出缓冲器PAD连接有对输出信号进行下拉的下拉电阻Rpd。输出使能缓冲器OE是输入切换输出的有效、无效的信号亦即输出使能信号oe的缓冲器，在本实施方式中，输出使能信号oe在高电平(以下，称为“H”)时启用输出(有效)，在低电平(以下，称为“L”)时禁止输出(无效)。在输出使能信号oe为H的情况下(以下，有时记载为“oe＝H”)，从输出缓冲器PAD输出与输入到输入缓冲器A的输入信号a的逻辑对应的输出信号。另一方面，oe＝L的情况下，输出信号成为不定状态，即成为高阻抗状态(以下，称为“HZ状态”)，而切断从输出缓冲器PAD的输出。此外，在本实施方式中，作为一个例子，使H为电源VDDIO的电位，使L为接地电位。此外，下拉电阻Rpd相当于本发明的“负荷”。

NAND电路41是两输入的NAND电路，在一个输入连接输入缓冲器A，在另一个输入连接输出使能缓冲器OE。另外，NOR电路42是两输入的NOR电路，在一个输入连接经由了逆变器43的输出使能缓冲器OE，在另一个输入连接输入缓冲器A。而且，通过NAND电路41、NOR电路42、逆变器43构成电路状态判定部30。若以a表示向输入缓冲器A的输入信号，以oe表示向输出使能缓冲器OE的输入信号，以b表示NAND电路41的输出亦即节点B的信号，并以c表示NOR电路42的输出亦即节点C的信号，则相对于输入信号a、输出使能信号oe的逻辑值的组合(a，oe)的信号b、c的逻辑值的组合(b，c)如以下那样。

(a，oe)＝(H，H)→(b，c)＝(L，L)

(a，oe)＝(L，H)→(b，c)＝(H，H)

(a，oe)＝(H，L)→(b，c)＝(H，L)

(a，oe)＝(L，L)→(b，c)＝(H，L)

即，NAND电路41仅在输入信号a与输出使能信号oe均为H时，输出L。NAND电路41的输出经由后述的模拟开关11与设置在输入输出电路1的输出级的PMOS晶体管2的栅极连接。另外，NOR电路42仅在输入信号a为L且输出使能信号oe为H(逆变器43的输出为L)时，输出H电平。NOR电路42的输出与设置在输入输出电路1的输出级的NMOS晶体管4的栅极连接。

模拟开关11以及模拟开关21是将PMOS晶体管与NMOS晶体管各自的源极与漏极连接组合而得的所谓的传输门。模拟开关11的NMOS晶体管的栅极以及模拟开关21的PMOS晶体管的栅极分别与电源VDDIO连接。传输门在PMOS晶体管以及NMOS晶体管为导通的情况下能够双向通过，在PMOS晶体管以及NMOS晶体管截止的情况下成为HZ状态。此外，模拟开关11的PMOS晶体管的栅极相当于本发明所涉及的“第一切换端子”，源极与漏极的连接部相当于“输入输出部”。

如图1所示，输入输出电路1的输出部32构成为包含PMOS晶体管2、NMOS晶体管3、4。PMOS晶体管2的栅极经由模拟开关11与NAND电路41的输出连接。另外，NMOS晶体管4的栅极与NOR电路42的输出连接。该PMOS晶体管2以及NMOS晶体管4是用于驱动输出缓冲器PAD的晶体管。

另一方面，对于设置在NMOS晶体管4与PMOS晶体管2之间的NMOS晶体管3来说，总是对栅极施加内部电源电压VDDIO。即，总是导通。该NMOS晶体管3是用于防止NMOS晶体管4的损坏的保护元件。即，是用于实现本实施方式所涉及的输入输出电路1的容错功能中，能够施加外部电源电压的功能的电路元件。

图1所示的电阻R1以及电容C3构成延迟部34。本实施方式所涉及的延迟部34是积分电路，具有使输出使能信号oe延迟(使波形变缓)的功能。后述延迟部34的作用的详细。此外，电阻6是输入保护用的电阻。

接下来，对PMOS晶体管2以及NMOS晶体管4的动作进行更具体的说明。即，在输出使能信号oe以及输入信号a仅为H时，在PMOS晶体管2的栅极经由模拟开关11施加有从NAND电路41输出的L。由此，PMOS晶体管2导通，输出缓冲器PAD与电源VDDIO短路，所以输出缓冲器PAD的电位成为H。此时，从NOR电路42输出L，所以NMOS晶体管4截止。

另外，在输出使能信号oe为H并且输入信号a为L时，在NMOS晶体管4的栅极施加有从NOR电路42输出的H。由此，NMOS晶体管4导通，输出缓冲器PAD经由NMOS晶体管3以及4接地，所以输出缓冲器PAD的电位成为L。此时，从NAND电路41输出H，所以PMOS晶体管2截止。

并且，在输出使能信号oe为L时，NAND电路41输出H，NOR电路42输出L。因此，PMOS晶体管2以及NMOS晶体管4截止，输出缓冲器PAD成为HZ状态。

接下来，对延迟部34的作用进行说明。这里，对通过与输出缓冲器PAD连接的下拉电阻Rpd，将H的状态的输出缓冲器PAD下拉到接地电位时的动作进行说明。此时，输入信号a为H，输出使能信号oe为H。

这里，通过使输出使能信号oe为L，输出缓冲器PAD成为HZ状态，并通过与外部连接的下拉电阻Rpd，经由下述的动作被下拉到接地电位。即，由于输出缓冲器PAD为H，输出使能信号oe为L，所以输入到模拟开关11的节点B的信号b从L移至H。此时节点D的信号d为L。这样一来，由于输入到模拟开关11的PMOS晶体管的栅极的节点D的布线与节点B的布线之间的寄生电容C4，节点D的信号d(d＝L)被拉向节点B的信号b(即，作为H的电源VDDIO的电位)。若节点D的信号d的电平成为H，则模拟开关11截止。

另一方面，虽然从上述开始输出使能信号oe从H移至L，但由于延迟部34的作用而输入到NMOS晶体管5的栅极的输出使能信号oe维持H延迟部43的时间常数。即，NMOS晶体管5的导通状态继续延迟部34的时间常数，而节点D的信号d维持L(接地电位电平)。这样一来，模拟开关11的PMOS晶体管维持导通状态延迟部34的延迟时间，所以模拟开关11维持导通状态，迅速地将连接PMOS晶体管2的栅极的节点pg充电为与PMOS晶体管2的源极同电位。由此，PMOS晶体管2截止，所以抑制在输出缓冲器PAD的下拉时产生的、从PMOS晶体管2流入的电流，能够迅速地对输出缓冲器PAD进行下拉。其结果为，输出缓冲器PAD的L经由模拟开关21传递到模拟开关11的PMOS晶体管的栅极，而模拟开关11成为导通状态，节点B的信号b的电平H施加给PMOS晶体管2的栅极确定PMOS晶体管2的截止。

如以上那样，在本实施方式所涉及的输入输出电路1中，在下拉时，根据延迟部34(电阻R1与电容C3)的时间常数，控制NMOS晶体管5的导通状态、以及模拟开关11的PMOS晶体管的导通状态，从而连接PMOS晶体管2的栅极的节点pg被迅速地充电至与PMOS晶体管2的源极同电位。其结果为，抑制在下拉时产生的从PMOS晶体管2流入的电流，能够迅速地对输出缓冲器PAD进行下拉。换句话说与以往技术相比，能够以更小的电路规模迅速地对输出缓冲器PAD进行下拉。并且，在以往技术中需要用于对浮阱进行充电的电路，但在本实施方式中不需要这样的电路，相应地能够进一步抑制电路规模。

这里，在本实施方式中，例示应用了基于电阻R1与电容C3的时间常数作为延迟部34的方式进行了说明，但是并不限定于此，例如也可以是通过多级逆变器进行时刻控制的方式。

[第二实施方式]

参照图2，对本实施方式所涉及的输入输出电路1A进行说明。本实施方式所涉及的输入输出电路1A为了将H(电源VDDIO的电位)迅速地传至输出PMOS晶体管2的栅极，而使用MOS晶体管的寄生电容的电荷分配控制模拟开关11的PMOS晶体管的栅极的电位。

如图2所示，输入输出电路1A成为从图1所示的输入输出电路1A删除延迟部34，并追加模拟开关12的电路。因此，对与输入输出电路1相同的构成附加相同的附图标记，并省略详细的说明。

模拟开关12的PMOS晶体管的栅极与节点D连接，NMOS晶体管的栅极与电源VDDIO连接。另外，模拟开关12的一个输入输出部与节点E连接，另一个输入输出部开放(open)。模拟开关12具有作为控制模拟开关11的PMOS晶体管的栅极的电位时的、电荷分配中的虚拟的模拟开关的功能。此外，模拟开关12相当于本发明的“第二开关”，模拟开关12的PMOS晶体管的栅极相当于“第二切换端子”，NMOS晶体管5相当于“第三晶体管”。

以下，对基于上述的电荷分配的模拟开关11的控制进行说明。这里，对通过与输出缓冲器PAD连接的下拉电阻Rpd而将H的状态的输出缓冲器PAD下拉到接地电位时的动作进行说明。在本实施方式中，作为一个例子，输入到模拟开关12的节点E的电平e固定为H。此时，输入信号a为H，输出使能信号oe为H。

这里，将模拟开关12的PMOS晶体管的栅极所连接的节点D与模拟开关12的输入输出部所连接的节点E之间的电容(模拟开关12的PMOS晶体管的寄生电容等)设为C1，并将模拟开关11的PMOS晶体管的栅极所连接的节点D与模拟开关11的输入输出部所连接的节点B之间的电容(模拟开关11的PMOS晶体管的寄生电容等)设为C2。在本实施方式中，通过电容C1与C2之间的电荷的再分配来控制模拟开关11的栅极的电平。首先，在输入信号a为H，输出使能信号oe为H的状态下，NMOS晶体管5导通，所以节点D的信号d的电平成为L。由于节点E的电平为H所以电荷充电到电容C1，但由于节点B的信号b的电平为L所以电荷不充电到电容C2。因此，节点D与节点E之间的电位差Vd1如下述的(式1)所示成为与电源VDDIO的电位Vddio相等的值。

Vd1＝Vddio···(式1)

这里，通过使输出使能信号oe为L，而输出缓冲器PAD成为HZ状态，并通过与外部连接的下拉电阻Rpd，经由以下说明的动作被下拉。即，由于输出缓冲器PAD为H的状态，并使输出使能信号oe为L，所以NMOS晶体管5成为截止状态，而输入到模拟开关11的PMOS晶体管的栅极的节点D成为HZ状态。另一方面，输入到模拟开关11的节点B的信号b从L变为H。此时，在节点D与节点E之间的电容C1、和节点D与节点B之间的电容C2进行电荷的再分配，节点D的信号d的电位Vd2成为以下的(式2)所示的电平。

Vd2＝C2×Vddio÷(C1+C2)···(式2)

特别是在电容C1与C2相等的情况下，为Vd2＝Vddio/2。

通过将该Vd2(＜Vd1)控制为模拟开关11的PMOS晶体管能够维持导通状态，连接PMOS晶体管2的栅极的节点pg能够迅速地被充电为与PMOS晶体管2的源极同电位。其结果为，能够抑制在下拉时产生的从PMOS晶体管2流入的电流，迅速地对输出缓冲器PAD进行下拉。

如以上那样，根据本实施方式所涉及的输入输出电路1A，通过以模拟开关11的PMOS晶体管能够维持导通状态的方式控制通过基于节点D与节点E之间的电容C1、和节点D与节点B之间的电容C2的电荷的再分配决定的电平Vd2，能够将连接PMOS晶体管2的栅极的节点pg的电平迅速地充电至与PMOS晶体管2的源极的电平同电位。其结果，能够抑制在下拉时产生的从PMOS晶体管2流入的电流，能够迅速地对输出缓冲器PAD进行下拉。换句话说，与以往技术相比能够以较小的电路规模迅速地对输出缓冲器PAD进行下拉。并且，在以往技术只能中需要用于对浮阱进行充电的电路，但在本实施方式中不需要这样的电路，相应地能够进一步抑制电路规模。

这里，在本实施方式中，例示应用模拟开关的晶体管的寄生电容作为电容C1、C2的方式进行了说明，但是并不限定于此，也可以是例如电容元件、布线间的电容作为应用电容C1、C2的方式，或者是组合这些方式后的方式。

此外，在上述各实施方式中，例示通过外置的下拉电阻进行下拉的方式进行了说明，但是并不限定于此，例如也可以是使用在各输入输出电路内置的下拉电阻的方式。另外，在上述实施方式中，例示将本发明应用于下拉的方式进行了说明，但是并不限定于此，也可以应用于上拉。

Claims (5)

1.一种输入输出电路，其中，包含：

第一晶体管，其基于输入到输入端子的输入信号以及输入到切换输出的有效、无效的使能端子的使能信号，来驱动连接在输出端子与外部电源之间的负荷；

第一开关，其设置在上述输入端子与上述第一晶体管的控制端子之间并且具备切换上述输入信号的导通、截止的第一切换端子；以及

开关控制部，其具备具有切换预先决定的信号的导通、截止的第二切换端子的第二开关、以及在连接部与上述第一切换端子以及上述第二切换端子连接的第三晶体管，

上述开关控制部控制上述第一切换端子和上述第二切换端子，以便在上述使能信号的逻辑迁移时使上述第一开关导通规定的期间并使上述输入信号输入到上述第一晶体管的控制端子来抑制从上述第一晶体管流过上述负荷的电流，

上述开关控制部通过作为上述连接部与上述第二开关的输入输出部之间的电容的第一电容、和作为上述连接部与上述第一开关的输入输出部之间的电容的第二电容之间的电荷的移动来决定上述使能信号的逻辑迁移时的上述规定的期间。

2.根据权利要求1所述的输入输出电路，其中，

上述开关控制部具备与上述第一切换端子连接的第二晶体管、以及一端与上述第二晶体管的控制端子连接，另一端与上述使能端子连接的延迟部，

根据上述延迟部的延迟时间来决定上述使能信号的逻辑迁移时的上述规定的期间。

3.根据权利要求2所述的输入输出电路，其中，

上述第一晶体管是P型的MOS晶体管，

上述第二晶体管是N型的MOS晶体管，

上述第一开关具备连接了各自的漏极与源极的P型的MOS晶体管和N型的MOS晶体管并且上述P型的MOS晶体管的栅极为上述第一切换端子，

上述第二晶体管的漏极与上述第一开关的P型的MOS晶体管的栅极连接。

4.根据权利要求1所述的输入输出电路，其中，

上述第一晶体管是P型的MOS晶体管，

上述第三晶体管是N型的MOS晶体管，

上述第一开关具备连接了各自的漏极与源极的P型的MOS晶体管和N型的MOS晶体管并且上述P型的MOS晶体管的栅极为上述第一切换端子，

上述第二开关具备连接了各自的漏极与源极的P型的MOS晶体管和N型的MOS晶体管并且上述P型的MOS晶体管的栅极为上述第二切换端子，

上述第三晶体管的漏极与上述第一开关的P型的MOS晶体管的栅极、以及上述第二开关的P型的MOS晶体管的栅极连接。

5.根据权利要求1～4中任意一项所述的输入输出电路，其中，

在上述使能信号的逻辑迁移时上述输出端子被下拉或者上拉至上述外部电源。