JP3437578B2 - 過渡的な同時導通を低減するための回路 - Google Patents
過渡的な同時導通を低減するための回路Info
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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- H03K—PULSE TECHNIQUE
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Description
【発明の詳細な説明】
1.発明の分野
それぞれの高電位の電力レールのシーケンスに関係な
く、且つシステムにおける重大な電力損失なしに動作す
る、一般に、電力レール変換器と言われる、２電位イン
ターフェースバッファ回路の出力において、過渡的な同
時導通電流を除去する回路に関する。更に詳細には、本
発明は、バッファ回路のプルダウントランジスタをオン
にする前に、プルアップトランジスタを完全にオフにし
て、それら２つのトランジスタを介する同時導通を防止
する回路に向けられる。尚も更に詳細には、本発明は、
変換器の出力において、論理高から論理低への遷移の
間、プルダウントランジスタのターンオンを遅延するよ
うに機能する。
く、且つシステムにおける重大な電力損失なしに動作す
る、一般に、電力レール変換器と言われる、２電位イン
ターフェースバッファ回路の出力において、過渡的な同
時導通電流を除去する回路に関する。更に詳細には、本
発明は、バッファ回路のプルダウントランジスタをオン
にする前に、プルアップトランジスタを完全にオフにし
て、それら２つのトランジスタを介する同時導通を防止
する回路に向けられる。尚も更に詳細には、本発明は、
変換器の出力において、論理高から論理低への遷移の
間、プルダウントランジスタのターンオンを遅延するよ
うに機能する。
2.従来技術の説明
Yarbrough、及びChapinの関連出願において詳細に記
載されるように、集積回路、特にラップトップ、及びハ
ンドヘルドコンピュータといった小型コンピュータ装置
の分野での最近の進歩は、特定の高電位の電力レールに
より電力供給される回路から、異なる高電位の電力レー
ルにより電力供給される回路へと、変換をなすために使
用される変換器回路の必要性に至らしめた。これらの変
換器は、ある論理レベルの振動範囲、例えば0Vから5Vで
動作するトランジスタから、第２の論理レベルの振動範
囲、例えば0Vから3.3Vで動作するトランジスタへ、又は
その逆に、論理信号を送る。しかし、かかる変換器は、
それらの範囲のみでの動作に限定されない。かかる変換
器は、例えば、特定のトランジスタの制御ノードへと到
来する論理高信号が、そのトランジスタに電力供給す
る、高電位レールの電位よりも１ボルト以上低い場合、
回路トランジスタの完全なターンオン、又はターンオフ
を与えるために、必要となることは周知である。制御ノ
ードへのその入力信号の電位と高電位レール間の差を最
小化できないと、そのトランジスタが、オフであるべき
場合に、オンのままとなることが可能になってしまう。
このような場合、何も存在すべきでない場合に、連続し
た電流経路が存在し、これにより消費電力が増大するこ
とになる。この不要な電流経路は、漏洩電流、静電流、
及びゼロ入力電流を含む、様々な名称で表現される。も
ちろん、この完全なターンオフ達成の失敗は、一般に、
MOSトランジスタ、特にPMOSトランジスタにおいて発生
する。
載されるように、集積回路、特にラップトップ、及びハ
ンドヘルドコンピュータといった小型コンピュータ装置
の分野での最近の進歩は、特定の高電位の電力レールに
より電力供給される回路から、異なる高電位の電力レー
ルにより電力供給される回路へと、変換をなすために使
用される変換器回路の必要性に至らしめた。これらの変
換器は、ある論理レベルの振動範囲、例えば0Vから5Vで
動作するトランジスタから、第２の論理レベルの振動範
囲、例えば0Vから3.3Vで動作するトランジスタへ、又は
その逆に、論理信号を送る。しかし、かかる変換器は、
それらの範囲のみでの動作に限定されない。かかる変換
器は、例えば、特定のトランジスタの制御ノードへと到
来する論理高信号が、そのトランジスタに電力供給す
る、高電位レールの電位よりも１ボルト以上低い場合、
回路トランジスタの完全なターンオン、又はターンオフ
を与えるために、必要となることは周知である。制御ノ
ードへのその入力信号の電位と高電位レール間の差を最
小化できないと、そのトランジスタが、オフであるべき
場合に、オンのままとなることが可能になってしまう。
このような場合、何も存在すべきでない場合に、連続し
た電流経路が存在し、これにより消費電力が増大するこ
とになる。この不要な電流経路は、漏洩電流、静電流、
及びゼロ入力電流を含む、様々な名称で表現される。も
ちろん、この完全なターンオフ達成の失敗は、一般に、
MOSトランジスタ、特にPMOSトランジスタにおいて発生
する。
異なる高電位レールの電源立上げシーケンスに関係な
く、且つ静電流（ICCt）なしに動作する変換器の一例
は、関連出願に記載されており、また図１に例示されて
いる。その変換器回路10において、一般にVCCA、及びV
CCBで示される、２つの異なる高電位レールが、変換器
回路10の入力段11、及び出力段12にそれぞれ電力供給す
る。変換器回路10は、２つの高電位レール間の如何なる
直線経路をも排除することにより、２つの高電位レール
の絶縁をもたらす。これは、２つの高電位レールの一方
に、１つ以上の出力段PMOSトランジスタのソースノー
ド、又は制御ノードのどちらかを結合し、一方で、それ
ら２つのノードの他方が、他方の高電位レールに結合さ
れるのではなく、変換器の出力段のPMOSトランジスタの
ソースノード、及び制御ノードを、同一の高電位レール
に結合することにより達成される。この設計により、ゲ
ート・ソース間電位差が最小化され、その結果、変換器
回路10のPMOSトランジスタが、オンであるべき場合にオ
ンとなり、オフであるべき場合にオフとなる。このよう
にして、静的な漏洩電流が回避される。
く、且つ静電流（ICCt）なしに動作する変換器の一例
は、関連出願に記載されており、また図１に例示されて
いる。その変換器回路10において、一般にVCCA、及びV
CCBで示される、２つの異なる高電位レールが、変換器
回路10の入力段11、及び出力段12にそれぞれ電力供給す
る。変換器回路10は、２つの高電位レール間の如何なる
直線経路をも排除することにより、２つの高電位レール
の絶縁をもたらす。これは、２つの高電位レールの一方
に、１つ以上の出力段PMOSトランジスタのソースノー
ド、又は制御ノードのどちらかを結合し、一方で、それ
ら２つのノードの他方が、他方の高電位レールに結合さ
れるのではなく、変換器の出力段のPMOSトランジスタの
ソースノード、及び制御ノードを、同一の高電位レール
に結合することにより達成される。この設計により、ゲ
ート・ソース間電位差が最小化され、その結果、変換器
回路10のPMOSトランジスタが、オンであるべき場合にオ
ンとなり、オフであるべき場合にオフとなる。このよう
にして、静的な漏洩電流が回避される。
完全な電源絶縁を達成するために、変換器回路10の入
力段11は、第１の高電位レールVCCA、及び共通の低電位
レールGNDに結合される、標準の反転トランジスタ対PA
1、NA1を有する。出力段12は、第２の高電位レール
VCCB、及び接地GNDに結合される。データ入力信号V
INが、入力段11に結合される。出力段12は、相補トラン
ジスタ対PB3、NB3で形成された、プルアップ／プルダウ
ン段を含む。出力段12は又、プルアップ／プルダウン段
を制御して、出力段12の全てのPMOSトランジスタを完全
にオン、及び完全にオフにするために、相補方式で動作
する第１の制御段、及び第２の制御段を含む。
力段11は、第１の高電位レールVCCA、及び共通の低電位
レールGNDに結合される、標準の反転トランジスタ対PA
1、NA1を有する。出力段12は、第２の高電位レール
VCCB、及び接地GNDに結合される。データ入力信号V
INが、入力段11に結合される。出力段12は、相補トラン
ジスタ対PB3、NB3で形成された、プルアップ／プルダウ
ン段を含む。出力段12は又、プルアップ／プルダウン段
を制御して、出力段12の全てのPMOSトランジスタを完全
にオン、及び完全にオフにするために、相補方式で動作
する第１の制御段、及び第２の制御段を含む。
第１の制御段は、第１のPMOS制御トランジスタPB1、
及び第１のNMOS制御トランジスタNB1を含み、第１のNMO
Sトランジスタの制御ノードは、データ入力信号VINに結
合され、そのソースは、GNDに結合され、そのドレイン
は、PB1の制御ノードに結合されたノードＢに結合され
る。PB1のソースは、VCCBに直接結合され、そのドレイ
ンは、プルアップトランジスタPB3の制御ノードに連結
されたノードに結合される。第２の制御段は、第２のPM
OS制御トランジスタPB2及び第２のNMOS制御トランジス
タNB2を含み、NB2の制御ノードは、ノードＡにおいて、
入力段11により送信されたデータ信号に結合され、その
ソースは、GNDに結合され、そのドレインは、プルアッ
プトランジスタPB3、及び第２のPMOS制御トランジスタN
B2の制御ノードに結合されたノードＣに結合される。PB
2のソースは、VCCBに直接結合され、そのドレインは、
ノードＢに結合される。
及び第１のNMOS制御トランジスタNB1を含み、第１のNMO
Sトランジスタの制御ノードは、データ入力信号VINに結
合され、そのソースは、GNDに結合され、そのドレイン
は、PB1の制御ノードに結合されたノードＢに結合され
る。PB1のソースは、VCCBに直接結合され、そのドレイ
ンは、プルアップトランジスタPB3の制御ノードに連結
されたノードに結合される。第２の制御段は、第２のPM
OS制御トランジスタPB2及び第２のNMOS制御トランジス
タNB2を含み、NB2の制御ノードは、ノードＡにおいて、
入力段11により送信されたデータ信号に結合され、その
ソースは、GNDに結合され、そのドレインは、プルアッ
プトランジスタPB3、及び第２のPMOS制御トランジスタN
B2の制御ノードに結合されたノードＣに結合される。PB
2のソースは、VCCBに直接結合され、そのドレインは、
ノードＢに結合される。
関連した変換器回路10は、それぞれの高電位レールの
電位が等しくない場合に、入力段11から出力段12への適
切な変換をもたらす。更に、これは、静電流を生成する
ことなく達成される。しかし、入力データ信号が、論理
高から論理低に、又はその逆に切り換わる特定の状況に
おいて、プルアップ／プルダウン段の両方のトランジス
タPB3とNB3が、共にオンである時間の期間が存在するこ
とになる。両方のトランジスタが同時に導通すると、過
渡的なフィードスルー・スイッチング電流が、変換器回
路10において明らかとなる。初期の変換器で注目された
静電流の問題と同様に、フィードスルー・スイッチング
電流は、システムにおける電流を消費させる。このスイ
ッチング電流は、連続した静電流と異なり、その性質に
より過渡的であるが、それでも回路のスイッチング速度
を低下させ、まさに電力を消費する。更に、高速エッジ
を有する素子において、この過渡的な同時導通は、負荷
容量を充放電しなければならない速度が与えられる、回
路の雑音問題を生み出すのにかなり十分となり得る。こ
の問題は、バイポーラ素子で経験した電圧スィングより
も大きな電圧スィングを有する、高性能MOS素子におい
て特に懸念となる可能性がある。
電位が等しくない場合に、入力段11から出力段12への適
切な変換をもたらす。更に、これは、静電流を生成する
ことなく達成される。しかし、入力データ信号が、論理
高から論理低に、又はその逆に切り換わる特定の状況に
おいて、プルアップ／プルダウン段の両方のトランジス
タPB3とNB3が、共にオンである時間の期間が存在するこ
とになる。両方のトランジスタが同時に導通すると、過
渡的なフィードスルー・スイッチング電流が、変換器回
路10において明らかとなる。初期の変換器で注目された
静電流の問題と同様に、フィードスルー・スイッチング
電流は、システムにおける電流を消費させる。このスイ
ッチング電流は、連続した静電流と異なり、その性質に
より過渡的であるが、それでも回路のスイッチング速度
を低下させ、まさに電力を消費する。更に、高速エッジ
を有する素子において、この過渡的な同時導通は、負荷
容量を充放電しなければならない速度が与えられる、回
路の雑音問題を生み出すのにかなり十分となり得る。こ
の問題は、バイポーラ素子で経験した電圧スィングより
も大きな電圧スィングを有する、高性能MOS素子におい
て特に懸念となる可能性がある。
図１に示す関連した比較器回路において、VINにおけ
るデータ信号が、論理低から論理高に切り換わった場
合、出力VOUTからのデータ信号は、論理高から論理低に
切り換わることが分かる。すなわち、プルアップトラン
ジスタPB3はオフにされ、プルダウントランジスタNB3は
オンにされる。理想的な条件下では、NB3がオンに切り
換えられる前に、PB3が完全にオフにされる。しかし、N
B3はVINに直接結合され、一方PB3は、入力段11の出力か
らの信号を遅くする、幾つかの回路を介して制御され
る。結果として、NB3はオンであり、一方PB3は、オフに
切り換えられる過程にあり、従って過渡的な同時導通電
流が生成される。従って、この過渡的な同時導通は、V
CCAとVCCBの電位に関係なく、このスイッチングの間に
存在する。もちろん、VINが、論理高から論理低に切り
換わる場合にも、PB3とNB3の両方がオフである時間の期
間が存在する。もちろん、その状況では、何の過渡的な
同時導通電流も存在しない。
るデータ信号が、論理低から論理高に切り換わった場
合、出力VOUTからのデータ信号は、論理高から論理低に
切り換わることが分かる。すなわち、プルアップトラン
ジスタPB3はオフにされ、プルダウントランジスタNB3は
オンにされる。理想的な条件下では、NB3がオンに切り
換えられる前に、PB3が完全にオフにされる。しかし、N
B3はVINに直接結合され、一方PB3は、入力段11の出力か
らの信号を遅くする、幾つかの回路を介して制御され
る。結果として、NB3はオンであり、一方PB3は、オフに
切り換えられる過程にあり、従って過渡的な同時導通電
流が生成される。従って、この過渡的な同時導通は、V
CCAとVCCBの電位に関係なく、このスイッチングの間に
存在する。もちろん、VINが、論理高から論理低に切り
換わる場合にも、PB3とNB3の両方がオフである時間の期
間が存在する。もちろん、その状況では、何の過渡的な
同時導通電流も存在しない。
従って、必要とされるのは、変換器回路の出力段にお
いて、過渡的な同時導通電流を最小化する、又は阻止す
る装置である。更に、必要とされるのは、ある電位での
高電位レールにより電力供給される回路から、異なる電
位での第２の高電位レールにより電力供給される回路へ
の変換をもたらすために、その変換器の能力に影響を及
ぼすことなく、且つ静電流なしに、変換器回路の出力段
において、過渡的な同時導通電流を最小化する、又は排
除する装置である。
いて、過渡的な同時導通電流を最小化する、又は阻止す
る装置である。更に、必要とされるのは、ある電位での
高電位レールにより電力供給される回路から、異なる電
位での第２の高電位レールにより電力供給される回路へ
の変換をもたらすために、その変換器の能力に影響を及
ぼすことなく、且つ静電流なしに、変換器回路の出力段
において、過渡的な同時導通電流を最小化する、又は排
除する装置である。
発明の摘要
本発明の目的は、変換器回路に結合され、且つその変
換器回路における同時導通を最小化、又は排除する回路
を提供することである。本発明の目的は又、静電流回路
を生成しない、又は異なる高電位レール間で、特定の順
序に、変換器の動作を制限するような回路を提供するこ
とである。
換器回路における同時導通を最小化、又は排除する回路
を提供することである。本発明の目的は又、静電流回路
を生成しない、又は異なる高電位レール間で、特定の順
序に、変換器の動作を制限するような回路を提供するこ
とである。
上記の目的は、変換器回路の入力VINと、プルアップ
トランジスタとの間に結合された、遅延回路を導入する
ことにより、本発明において達成される。この回路は、
変換器回路のプルアップトランジスタへの制御信号が、
そのプルアップトランジスタをオンに機能可能にするの
に十分長く、VINからプルダウントランジスタへの信号
を遅延させる。このようにして、それらのトランジスタ
は、同時にオンになるのが防止される。本発明の回路
を、特定の変換器回路に対して使用するものとして説明
するが、過渡的な同時導通電流の最小化、又は排除を必
要とする他の回路にも、同様に使用可能であることを理
解されたい。
トランジスタとの間に結合された、遅延回路を導入する
ことにより、本発明において達成される。この回路は、
変換器回路のプルアップトランジスタへの制御信号が、
そのプルアップトランジスタをオンに機能可能にするの
に十分長く、VINからプルダウントランジスタへの信号
を遅延させる。このようにして、それらのトランジスタ
は、同時にオンになるのが防止される。本発明の回路
を、特定の変換器回路に対して使用するものとして説明
するが、過渡的な同時導通電流の最小化、又は排除を必
要とする他の回路にも、同様に使用可能であることを理
解されたい。
本発明の回路は、VINとVOUTに結合された、第１のト
ランジェント除去トランジスタ、及び第１のトランジェ
ント除去トランジスタ、VOUT、及びプルダウントランジ
スタに結合された、第２のトランジェント除去トランジ
スタを含む。特に、VINは、第１のトランジェント除去
トランジスタの制御ノードに、直接結合される。第１の
トランジェント除去トランジスタの高電位ノードは、V
OUTに結合され、その出力のドレインとして機能する。
第１のトランジェント除去トランジスタの高電位ノード
は又、第２のトランジェント除去トランジスタの制御ノ
ードに結合され、そのため第１のトランジェント除去ト
ランジスタが、オンであり、VOUTを引き込んでいる場
合、第２のトランジェント除去トランジスタをオンにす
る。このようにして、第２のトランジェント除去トラン
ジスタは、第１の高電位レールVCCAに、直接には結合さ
れない。第２のトランジェント除去トランジスタがオン
にされる速度は、第１のトランジェント除去トランジス
タの設計に依存する。第２のトランジェント除去トラン
ジスタの低電位ノードは、プルダウントランジスタの制
御ノードに直接結合され、それによって、プルダウント
ランジスタをオン、及びオフに切り換えるための、調整
トランジスタとして機能する。第２のトランジェント除
去トランジスタの高電位ノードは、VINに結合される。
ランジェント除去トランジスタ、及び第１のトランジェ
ント除去トランジスタ、VOUT、及びプルダウントランジ
スタに結合された、第２のトランジェント除去トランジ
スタを含む。特に、VINは、第１のトランジェント除去
トランジスタの制御ノードに、直接結合される。第１の
トランジェント除去トランジスタの高電位ノードは、V
OUTに結合され、その出力のドレインとして機能する。
第１のトランジェント除去トランジスタの高電位ノード
は又、第２のトランジェント除去トランジスタの制御ノ
ードに結合され、そのため第１のトランジェント除去ト
ランジスタが、オンであり、VOUTを引き込んでいる場
合、第２のトランジェント除去トランジスタをオンにす
る。このようにして、第２のトランジェント除去トラン
ジスタは、第１の高電位レールVCCAに、直接には結合さ
れない。第２のトランジェント除去トランジスタがオン
にされる速度は、第１のトランジェント除去トランジス
タの設計に依存する。第２のトランジェント除去トラン
ジスタの低電位ノードは、プルダウントランジスタの制
御ノードに直接結合され、それによって、プルダウント
ランジスタをオン、及びオフに切り換えるための、調整
トランジスタとして機能する。第２のトランジェント除
去トランジスタの高電位ノードは、VINに結合される。
付加的に、変換器回路の入力段の出力に結合された制
御ノード、及び第２のトランジェント除去トランジスタ
の低電位ノード、及びプルダウントランジスタの制御ノ
ードに結合された高電位ノードを備えた、第３のトラン
ジェント除去トランジスタが、第２のトランジェント除
去トランジスタ、及びプルダウントランジスタを調整す
る際に手助けとなる。特に、第３のトランジェント除去
トランジスタは、オンの場合、第２のトランジェント除
去トランジスタの高電位ノードと、低電位ノードを、実
質的に等しく維持するように動作し、そのために、プル
ダウントランジスタがオフであるべき場合、第２のトラ
ンジェント除去トランジスタは、オフのままとなる。
御ノード、及び第２のトランジェント除去トランジスタ
の低電位ノード、及びプルダウントランジスタの制御ノ
ードに結合された高電位ノードを備えた、第３のトラン
ジェント除去トランジスタが、第２のトランジェント除
去トランジスタ、及びプルダウントランジスタを調整す
る際に手助けとなる。特に、第３のトランジェント除去
トランジスタは、オンの場合、第２のトランジェント除
去トランジスタの高電位ノードと、低電位ノードを、実
質的に等しく維持するように動作し、そのために、プル
ダウントランジスタがオフであるべき場合、第２のトラ
ンジェント除去トランジスタは、オフのままとなる。
本発明のトランジェント除去回路に含めることのでき
る、１つの任意の部品は、第２のトランジェント除去ト
ランジスタの高電位ノードと、低電位ノードとの間に結
合される、調整素子である。この調整素子は、VCCAの電
位が、VCCBの電位より少なく、VINが、論理低から論理
高に切り換わる場合、トランジェント除去回路の動作と
関連した伝搬遅延を低減する。それらの条件下で、VOUT
を引き込むのに必要な時間は、本当はプルアップトラン
ジスタが克服せねばならない、他の条件下よりも比較的
大きくすることができる。調整素子は、VINへの直接経
路を実質的に与えることにより、プルダウントランジス
タのターンオンを加速し、それにより、プルダウントラ
ンジスタの制御のために、第２のトランジェント除去ト
ランジスタが迂回される。調整素子は、指摘される第２
のトランジェント除去トランジスタに結合される、負荷
抵抗とすることも可能であり、又は第２のトランジェン
ト除去トランジスタの閾値調整により、単純に達成する
こともできる。負荷抵抗の追加により、RC時定数が、プ
ルダウントランジスタに対して設定され、その結果、第
１、及び第２のトランジェント除去トランジスタの動作
を待つのに、そのRC時定数を要するのではなく、VINを
介して直接、プルダウントランジスタのターンオンに影
響を与える。
る、１つの任意の部品は、第２のトランジェント除去ト
ランジスタの高電位ノードと、低電位ノードとの間に結
合される、調整素子である。この調整素子は、VCCAの電
位が、VCCBの電位より少なく、VINが、論理低から論理
高に切り換わる場合、トランジェント除去回路の動作と
関連した伝搬遅延を低減する。それらの条件下で、VOUT
を引き込むのに必要な時間は、本当はプルアップトラン
ジスタが克服せねばならない、他の条件下よりも比較的
大きくすることができる。調整素子は、VINへの直接経
路を実質的に与えることにより、プルダウントランジス
タのターンオンを加速し、それにより、プルダウントラ
ンジスタの制御のために、第２のトランジェント除去ト
ランジスタが迂回される。調整素子は、指摘される第２
のトランジェント除去トランジスタに結合される、負荷
抵抗とすることも可能であり、又は第２のトランジェン
ト除去トランジスタの閾値調整により、単純に達成する
こともできる。負荷抵抗の追加により、RC時定数が、プ
ルダウントランジスタに対して設定され、その結果、第
１、及び第２のトランジェント除去トランジスタの動作
を待つのに、そのRC時定数を要するのではなく、VINを
介して直接、プルダウントランジスタのターンオンに影
響を与える。
従って、本発明のトランジェント除去回路は、変換器
回路の同時導通を最小化するように機能する。本発明の
トランジェント除去回路は、変換器に静電流ICCtを導入
することなく、この能力をもたらす。これらの斬新な特
徴、及びその他は、好適な実施例の詳細な説明、及び添
付図面の検閲に基づいて、明らかとなるであろう。
回路の同時導通を最小化するように機能する。本発明の
トランジェント除去回路は、変換器に静電流ICCtを導入
することなく、この能力をもたらす。これらの斬新な特
徴、及びその他は、好適な実施例の詳細な説明、及び添
付図面の検閲に基づいて、明らかとなるであろう。
図面の簡単な説明
図１は、関連技術の変換器の概略図である。
図２は、本発明のトランジェント除去回路を含む、関
連した変換器の概略図である。
連した変換器の概略図である。
本発明の好適な実施例の詳細な説明
本発明のデバイスは、図２に示すように、出力段12か
ら絶縁された入力段11を有する、インターフェース変換
器回路10の出力段12に結合される、トランジェント除去
回路20である。「出力段」という用語は、外部装置に対
する出力ドライバではなく、バッファ回路の変換器回路
10の出力のみを言うために、この場合に使用される。入
力段11、及び出力段12は、インターフェース変換器回路
10が、VCCA、及びVCCBの電圧レベルに関係なく、要求通
りに動作するように、それぞれ、第１の高電位レールV
CCA、及び第２の高電位レールVCCBに結合される。
ら絶縁された入力段11を有する、インターフェース変換
器回路10の出力段12に結合される、トランジェント除去
回路20である。「出力段」という用語は、外部装置に対
する出力ドライバではなく、バッファ回路の変換器回路
10の出力のみを言うために、この場合に使用される。入
力段11、及び出力段12は、インターフェース変換器回路
10が、VCCA、及びVCCBの電圧レベルに関係なく、要求通
りに動作するように、それぞれ、第１の高電位レールV
CCA、及び第２の高電位レールVCCBに結合される。
本発明の変換器回路10の入力段11は、標準の反転CMOS
トランジスタ対PA1、NA1を含み、論理入力VINが、PMOS
入力段トランジスタPA1、及びNMOS入力段トランジスタN
A1のゲートに結合される。トランジスタPA1のソースと
バルクは、第１の高電位レールVCCAに直接結合され、そ
のドレインは、入力段11の出力ノードであるノードＡに
おいて、トランジスタNA1のドレインに結合される。ト
ランジスタNA1のソースとバルクは、停電委レールGNDに
直接結合される。本発明の好適な実施例の入力段11は、
単一の反転トランジスタ対を含むが、入力段11には、各
種の集積回路デバイスを含めることも可能であることを
理解されたい。本発明にとっての重要点は、入力段11か
ら出力段12への変換を達成すると同時に、入力VINが、
ある論理レベルから別の論理レベルに切り換わった場合
に、出力段12における同時導通を阻止することにある。
トランジスタ対PA1、NA1を含み、論理入力VINが、PMOS
入力段トランジスタPA1、及びNMOS入力段トランジスタN
A1のゲートに結合される。トランジスタPA1のソースと
バルクは、第１の高電位レールVCCAに直接結合され、そ
のドレインは、入力段11の出力ノードであるノードＡに
おいて、トランジスタNA1のドレインに結合される。ト
ランジスタNA1のソースとバルクは、停電委レールGNDに
直接結合される。本発明の好適な実施例の入力段11は、
単一の反転トランジスタ対を含むが、入力段11には、各
種の集積回路デバイスを含めることも可能であることを
理解されたい。本発明にとっての重要点は、入力段11か
ら出力段12への変換を達成すると同時に、入力VINが、
ある論理レベルから別の論理レベルに切り換わった場合
に、出力段12における同時導通を阻止することにある。
図２に示す出力段12は、３つのPMOSトランジスタ、３
つのNMOSトランジスタ、及びそれに加えて、トランジェ
ント除去回路20を含む。第１のPMOS出力段トランジスタ
PB1のソースとバルクは、第２の高電位レールVCCBに直
接結合され、そのゲートは、ノードＢにおいて、第１の
NMOS出力段トランジスタNB1のドレイン、及び第２のPMO
S出力段トランジスタPB2のドレインに結合され、そのド
レインは、ノードＣにおいて、第２のNMOS出力段トラン
ジスタNB2のドレインに結合される。トランジスタNB2の
ソースとバルクは、GNDに結合され、そのゲートは、ノ
ードＡにおいて、入力段11の出力に結合される。トラン
ジスタPB2のソースとバルクは、VCCBに直接結合され、
そのドレインは、上記のように、ノードＢにおいて、PB
1のゲート、及びNB1のドレインに結合される。結果とし
て、トランジスタPB1のゲートは、変換器回路10の入力
段11に直接には結合されないが、その代わり、NB1によ
り絶縁される。PB2のゲートは、ノードＣにおいて、PB1
のドレイン、及びNB2のドレインに結合される。
つのNMOSトランジスタ、及びそれに加えて、トランジェ
ント除去回路20を含む。第１のPMOS出力段トランジスタ
PB1のソースとバルクは、第２の高電位レールVCCBに直
接結合され、そのゲートは、ノードＢにおいて、第１の
NMOS出力段トランジスタNB1のドレイン、及び第２のPMO
S出力段トランジスタPB2のドレインに結合され、そのド
レインは、ノードＣにおいて、第２のNMOS出力段トラン
ジスタNB2のドレインに結合される。トランジスタNB2の
ソースとバルクは、GNDに結合され、そのゲートは、ノ
ードＡにおいて、入力段11の出力に結合される。トラン
ジスタPB2のソースとバルクは、VCCBに直接結合され、
そのドレインは、上記のように、ノードＢにおいて、PB
1のゲート、及びNB1のドレインに結合される。結果とし
て、トランジスタPB1のゲートは、変換器回路10の入力
段11に直接には結合されないが、その代わり、NB1によ
り絶縁される。PB2のゲートは、ノードＣにおいて、PB1
のドレイン、及びNB2のドレインに結合される。
本発明の変換器回路10の重要な特徴は、ノードＡにお
ける、入力段11と出力段12間の連結である。特に、ノー
ドＡは、トランジスタNB2のゲートに直接結合される。
この構成において、トランジスタNB2は、変換器回路10
の入力段11から、PMOS出力段トランジスタPB2とPB3のゲ
ートを絶縁する。結果として、及びトランジスタNB1の
動作と共に、出力段12の全てのPMOSトランジスタのゲー
トとソースが、VCCAから絶縁される。トランジスタNB2
のソースとバルクは、GNDに直接結合される。
ける、入力段11と出力段12間の連結である。特に、ノー
ドＡは、トランジスタNB2のゲートに直接結合される。
この構成において、トランジスタNB2は、変換器回路10
の入力段11から、PMOS出力段トランジスタPB2とPB3のゲ
ートを絶縁する。結果として、及びトランジスタNB1の
動作と共に、出力段12の全てのPMOSトランジスタのゲー
トとソースが、VCCAから絶縁される。トランジスタNB2
のソースとバルクは、GNDに直接結合される。
第３のPMOS出力段トランジスタPB3、及び第３のNMOS
出力段トランジスタNB3は、それぞれ、出力段12のプル
アップトランジスタ、及びプルダウントランジスタであ
り、それら２つのトランジスタのドレインは、変換器出
力VOUTにおいて、共に結合される。他の出力トランジス
タと同様に、PB3のソースとバルクは、VCCBに直接結合
され、NB3のソースとバルクは、GNDに直接結合される。
PB3のゲートは、ノードＣにおいて、トランジスタPB1と
NB2のドレインに結合される。NB3のゲートとドレイン
は、本発明のトランジェント除去回路20に結合される。
出力段トランジスタNB3は、それぞれ、出力段12のプル
アップトランジスタ、及びプルダウントランジスタであ
り、それら２つのトランジスタのドレインは、変換器出
力VOUTにおいて、共に結合される。他の出力トランジス
タと同様に、PB3のソースとバルクは、VCCBに直接結合
され、NB3のソースとバルクは、GNDに直接結合される。
PB3のゲートは、ノードＣにおいて、トランジスタPB1と
NB2のドレインに結合される。NB3のゲートとドレイン
は、本発明のトランジェント除去回路20に結合される。
本発明の好適な実施例において、トランジェント除去
回路20は、第４のPMOS出力段トランジスタPB4として示
される、１つのPMOSトランジスタ、及び第４と、第５の
NMOS出力段トランジスタNB4と、NB5として示される、２
つのNMOSトランジスタを含む。任意的に、本明細書に記
載される仕方で、VCCBがVCCAよりも大きい場合、論理低
から論理高へのVIN遷移の間、伝搬遅延を低減するため
に、トランジェント除去回路20に、負荷抵抗R1を含める
ことも可能である。トランジスタNB4とNB5のソースとバ
ルクは、GNDに直接結合される。NB4のゲートは、入力V
INに結合され、NB4のドレインは、出力VOUTだけでな
く、PB4のゲートにも結合される。NB5のゲートは、ノー
ドＡにおいて、入力段の出力ノードに結合され、そのド
レインは、ノードＤにおいて、PB4のドレイン、及びプ
ルダウントランジスタNB3のゲートに結合される。PB4の
ソースは、入力VINに結合され、そのバルクは、この例
では制御電力レールである、VCCAに結合される。PB4の
ソースもゲートも、第２の高電位レールVCCBに、直接に
は結合されないことに留意されたい。トランジェント除
去回路20の任意設計において、抵抗R1が、PB4のソース
とドレインを横切って結合され、本発明の好適な実施例
において、以下に記載するトランジスタ寸法を有する
と、R1は６キロオームの抵抗値を有する。
回路20は、第４のPMOS出力段トランジスタPB4として示
される、１つのPMOSトランジスタ、及び第４と、第５の
NMOS出力段トランジスタNB4と、NB5として示される、２
つのNMOSトランジスタを含む。任意的に、本明細書に記
載される仕方で、VCCBがVCCAよりも大きい場合、論理低
から論理高へのVIN遷移の間、伝搬遅延を低減するため
に、トランジェント除去回路20に、負荷抵抗R1を含める
ことも可能である。トランジスタNB4とNB5のソースとバ
ルクは、GNDに直接結合される。NB4のゲートは、入力V
INに結合され、NB4のドレインは、出力VOUTだけでな
く、PB4のゲートにも結合される。NB5のゲートは、ノー
ドＡにおいて、入力段の出力ノードに結合され、そのド
レインは、ノードＤにおいて、PB4のドレイン、及びプ
ルダウントランジスタNB3のゲートに結合される。PB4の
ソースは、入力VINに結合され、そのバルクは、この例
では制御電力レールである、VCCAに結合される。PB4の
ソースもゲートも、第２の高電位レールVCCBに、直接に
は結合されないことに留意されたい。トランジェント除
去回路20の任意設計において、抵抗R1が、PB4のソース
とドレインを横切って結合され、本発明の好適な実施例
において、以下に記載するトランジスタ寸法を有する
と、R1は６キロオームの抵抗値を有する。
本発明の好適な実施例において、プルダウントランジ
スタNB3のチャンネル幅は、NMOSトランジェント除去ト
ランジスタNB4、及びNB5のチャンネル幅よりも、約３か
ら５倍大きい。一般的に言うと、NB3は、NB4、及びNB5
のチャンネル幅よりも、２から10倍程度大きいチャンネ
ル幅を有することができる。もちろん、本明細書に記載
する全てのトランジスタの寸法は、任意の必要条件の関
数として設定されるべきである。
スタNB3のチャンネル幅は、NMOSトランジェント除去ト
ランジスタNB4、及びNB5のチャンネル幅よりも、約３か
ら５倍大きい。一般的に言うと、NB3は、NB4、及びNB5
のチャンネル幅よりも、２から10倍程度大きいチャンネ
ル幅を有することができる。もちろん、本明細書に記載
する全てのトランジスタの寸法は、任意の必要条件の関
数として設定されるべきである。
動作時に、VINが論理高（Ｈ）、すなわち第１の高電
位レールVCCAの電位近辺にある場合、トランジスタPA1
はオフで、トランジスタNA1はオンであり、ノードＡ
は、低電位レールGNDに対応して、論理低（Ｌ）にあ
る。更に、トランジスタNB1、及びトランジスタNB4も又
オンである。トランジスタNB1がオンであると、出力段1
2のノードＢは論理Ｌにある。トランジスタNB4がオンで
あると、出力VOUTは、共通の低電位レールGNDの電位に
対応して、論理Ｌに引かれ、そのためトランジスタPB4
のゲートも又、論理Ｌにあり、従ってPB4も同様にオン
である。もちろん、トランジスタNB4の寸法は、VOUTがG
NDに引かれる率、従って、PB4がオンにされる速度を決
定することになる。トランジスタNB5は、そのゲート
が、論理ＬにあるノードＡに結合されるので、オフであ
る。NB5がオフで、且つPB4がオンであると、トランジス
タNB3は、オフであり、そのため同様に、出力VOUTをGND
に引くように機能する。また、トランジスタNB1がオン
であると、トランジスタPB1がオンであり、ノードＣ
が、第２の高電位レールVCCBの電位に対応して、論理Ｈ
に置かれる。結果として、トランジスタPB3はオフとな
る。最後に、ノードＡが論理Ｌにあるので、トランジス
タNB2はオフであり、そのためトランジスタPB2も又オフ
である。
位レールVCCAの電位近辺にある場合、トランジスタPA1
はオフで、トランジスタNA1はオンであり、ノードＡ
は、低電位レールGNDに対応して、論理低（Ｌ）にあ
る。更に、トランジスタNB1、及びトランジスタNB4も又
オンである。トランジスタNB1がオンであると、出力段1
2のノードＢは論理Ｌにある。トランジスタNB4がオンで
あると、出力VOUTは、共通の低電位レールGNDの電位に
対応して、論理Ｌに引かれ、そのためトランジスタPB4
のゲートも又、論理Ｌにあり、従ってPB4も同様にオン
である。もちろん、トランジスタNB4の寸法は、VOUTがG
NDに引かれる率、従って、PB4がオンにされる速度を決
定することになる。トランジスタNB5は、そのゲート
が、論理ＬにあるノードＡに結合されるので、オフであ
る。NB5がオフで、且つPB4がオンであると、トランジス
タNB3は、オフであり、そのため同様に、出力VOUTをGND
に引くように機能する。また、トランジスタNB1がオン
であると、トランジスタPB1がオンであり、ノードＣ
が、第２の高電位レールVCCBの電位に対応して、論理Ｈ
に置かれる。結果として、トランジスタPB3はオフとな
る。最後に、ノードＡが論理Ｌにあるので、トランジス
タNB2はオフであり、そのためトランジスタPB2も又オフ
である。
VINが、低電位レールGNDに対応して、論理Ｌにある場
合、PA1はオンであり、ノードＡは、VCCAに対応して、
論理Ｈにある。更に、トランジスタNB1とNB4はオフであ
る。ノードＡが論理Ｈにある場合、トランジスタNB2は
オンであり、そのためトランジスタPB2も同様にオンで
ある。トランジスタNB1がオフで、且つトランジスタPB2
がオンであると、トランジスタPB2は、トランジスタPB1
を完全にオフに保持する。同時に、トランジスタPB3
が、トランジスタNB2によりオンに保持され、それによ
って、出力VOUTが、VCCBに対応して、論理Ｈに維持され
る。ノードＡが論理Ｈにあるので、トランジスタNB5は
オンであり、それによりノードＤがGNDに引かれる。ノ
ードＤが論理Ｌにあると、トランジスタNB3はオフであ
る。VINとノードＤがGNDにあると、トランジスタPB4の
ソースとドレインはオンにあり、PB4が実効的にオフの
ままとなる。
合、PA1はオンであり、ノードＡは、VCCAに対応して、
論理Ｈにある。更に、トランジスタNB1とNB4はオフであ
る。ノードＡが論理Ｈにある場合、トランジスタNB2は
オンであり、そのためトランジスタPB2も同様にオンで
ある。トランジスタNB1がオフで、且つトランジスタPB2
がオンであると、トランジスタPB2は、トランジスタPB1
を完全にオフに保持する。同時に、トランジスタPB3
が、トランジスタNB2によりオンに保持され、それによ
って、出力VOUTが、VCCBに対応して、論理Ｈに維持され
る。ノードＡが論理Ｈにあるので、トランジスタNB5は
オンであり、それによりノードＤがGNDに引かれる。ノ
ードＤが論理Ｌにあると、トランジスタNB3はオフであ
る。VINとノードＤがGNDにあると、トランジスタPB4の
ソースとドレインはオンにあり、PB4が実効的にオフの
ままとなる。
ある論理レベルから別の論理レベルへの、すなわちＨ
からＬ、又はＬからＨへのVINの遷移において、本発明
のインターフェース変換器回路10は、やはりVCCAとVCCB
の電圧レベルに関係なく、要求通りに動作する。しか
し、本発明のトランジェント除去回路20がないと、VOUT
おいてＨからＬへの遷移の間、すなわちVINがＬからＨ
に切り換わる場合、過渡的な同時導通が、トランジスタ
PB3とNB3を介して発生し得る。VINがＨからＬに切り換
わる場合、トランジスタNA1、NB1、及びNB4がオフとな
り、トランジスタPA1はオンに切り換えられる。ノード
Ａが、VCCAに対応して、論理Ｈにプルアップされ、それ
によりトランジスタNB2とNB5がオンとなる。次に、トラ
ンジスタNB5が、ノードＤをGNDに引くので、トランジス
タNB3を遮断する。ここで、ソースとドレインが、低電
位レールGNDに対応して同一電位にあり、トランジスタP
B4はオフにされる。続いて、トランジスタNB2が、トラ
ンジスタPB2のゲートをGNDに引くことにより、トランジ
スタPB2をオンに切り換えるが、トランジスタPB2をオン
にするために、トランジスタNB2は先ず、ノードＣを論
理Ｌに引かねばならない。更に、トランジスタNB2は、
トランジスタPB3のゲートをGNDに引き始め、その結果ト
ランジスタPB3を同様にオンにする。トランジスタPB2が
オンであると、トランジスタPB1のゲートが、ノードＢ
において、トランジスタPB2のドレインに結合されてい
るので、トランジスタPB1のゲートは、論理Ｈに保持さ
れる。従って、トランジスタPB1が完全にオフにされ、
トランジスタNB2が、トランジスタPB3のゲートを完全に
GNDに引くことが可能になる。トランジスタPB3が完全に
オンで、且つトランジスタNB3が完全にオフであると、
出力VOUTは、VCCBに対応して論理Ｈに保持される。
からＬ、又はＬからＨへのVINの遷移において、本発明
のインターフェース変換器回路10は、やはりVCCAとVCCB
の電圧レベルに関係なく、要求通りに動作する。しか
し、本発明のトランジェント除去回路20がないと、VOUT
おいてＨからＬへの遷移の間、すなわちVINがＬからＨ
に切り換わる場合、過渡的な同時導通が、トランジスタ
PB3とNB3を介して発生し得る。VINがＨからＬに切り換
わる場合、トランジスタNA1、NB1、及びNB4がオフとな
り、トランジスタPA1はオンに切り換えられる。ノード
Ａが、VCCAに対応して、論理Ｈにプルアップされ、それ
によりトランジスタNB2とNB5がオンとなる。次に、トラ
ンジスタNB5が、ノードＤをGNDに引くので、トランジス
タNB3を遮断する。ここで、ソースとドレインが、低電
位レールGNDに対応して同一電位にあり、トランジスタP
B4はオフにされる。続いて、トランジスタNB2が、トラ
ンジスタPB2のゲートをGNDに引くことにより、トランジ
スタPB2をオンに切り換えるが、トランジスタPB2をオン
にするために、トランジスタNB2は先ず、ノードＣを論
理Ｌに引かねばならない。更に、トランジスタNB2は、
トランジスタPB3のゲートをGNDに引き始め、その結果ト
ランジスタPB3を同様にオンにする。トランジスタPB2が
オンであると、トランジスタPB1のゲートが、ノードＢ
において、トランジスタPB2のドレインに結合されてい
るので、トランジスタPB1のゲートは、論理Ｈに保持さ
れる。従って、トランジスタPB1が完全にオフにされ、
トランジスタNB2が、トランジスタPB3のゲートを完全に
GNDに引くことが可能になる。トランジスタPB3が完全に
オンで、且つトランジスタNB3が完全にオフであると、
出力VOUTは、VCCBに対応して論理Ｈに保持される。
ＬからＨへの入力VINの論理レベル遷移において、ト
ランジスタNA1、NB1、及びNB4は、オンに切り換えら
れ、トランジスタPA1はオフに切り換えられる。トラン
ジスタNB4がオンであると、出力VOUTは、低電位レールG
NDに切り換わり始める。トランジスタPA1がオフで、且
つトランジスタNA1がオンであるので、ノードＡは、GND
に対応して論理Ｌに引かれ、それによりトランジスタNB
2とNB5がオフにされる。トランジスタNB1がオンである
ので、トランジスタPB1のゲートはGNDに引かれ、従って
トランジスタPB1はオンになる。トランジスタPB1がオン
で、且つトランジスタNB2がオフであると、トランジス
タPB2とPB3の両方のゲートが、高電位レールVCCBにプル
アップされるので、トランジスタPB2とPB3は、オフに切
り換えられる。トランジスタPB3がオフになるので、ト
ランジスタNB4は、出力VOUTをGNDにプルダウンし続け
る。VOUTがGNDに移行し続けるので、トランジスタPB4は
オンに切り換えられる。特に、トランジスタPB4は、そ
のゲートが、トランジスタPB4の寸法、及びドーピング
の関数である、閾値電圧の値よりも少ない、そのソース
における電位（VIN）に等しい電位に引かれる場合、オ
ンに切り換えられる。一度トランジスタPB4がオンにさ
れると、トランジスタNB3のゲートは本質的に、この特
定の遷移において、高電位レールVCCAに対応して、入力
VINの電位となる。結果として、トランジスタNB3は完全
にオンにされ、それにより低電位レールGNDへの、出力
ノードVOUTにおける強化されたプルダウンが与えられ
る。この設計により、出力VOUTがスイッチングのために
解放される時点において、プルアップトランジスタPB3
が完全にオフになるまで、トランジスタPB4とNB4が、プ
ルダウントランジスタNB3のターンオンを遅らせるよう
に動作するので、トランジスタPB3とNB3を介する同時導
通が最小化される。
ランジスタNA1、NB1、及びNB4は、オンに切り換えら
れ、トランジスタPA1はオフに切り換えられる。トラン
ジスタNB4がオンであると、出力VOUTは、低電位レールG
NDに切り換わり始める。トランジスタPA1がオフで、且
つトランジスタNA1がオンであるので、ノードＡは、GND
に対応して論理Ｌに引かれ、それによりトランジスタNB
2とNB5がオフにされる。トランジスタNB1がオンである
ので、トランジスタPB1のゲートはGNDに引かれ、従って
トランジスタPB1はオンになる。トランジスタPB1がオン
で、且つトランジスタNB2がオフであると、トランジス
タPB2とPB3の両方のゲートが、高電位レールVCCBにプル
アップされるので、トランジスタPB2とPB3は、オフに切
り換えられる。トランジスタPB3がオフになるので、ト
ランジスタNB4は、出力VOUTをGNDにプルダウンし続け
る。VOUTがGNDに移行し続けるので、トランジスタPB4は
オンに切り換えられる。特に、トランジスタPB4は、そ
のゲートが、トランジスタPB4の寸法、及びドーピング
の関数である、閾値電圧の値よりも少ない、そのソース
における電位（VIN）に等しい電位に引かれる場合、オ
ンに切り換えられる。一度トランジスタPB4がオンにさ
れると、トランジスタNB3のゲートは本質的に、この特
定の遷移において、高電位レールVCCAに対応して、入力
VINの電位となる。結果として、トランジスタNB3は完全
にオンにされ、それにより低電位レールGNDへの、出力
ノードVOUTにおける強化されたプルダウンが与えられ
る。この設計により、出力VOUTがスイッチングのために
解放される時点において、プルアップトランジスタPB3
が完全にオフになるまで、トランジスタPB4とNB4が、プ
ルダウントランジスタNB3のターンオンを遅らせるよう
に動作するので、トランジスタPB3とNB3を介する同時導
通が最小化される。
本発明の１つの特定の強化は、VINがＬからＨに切り
換わり、VCCAが公称3Vにあり、VCCBが公称5Vにある（又
は、それらが、どんな等しくない電位レベルに設定され
ても）ような、第１の高電位レールVCCAが、第２の高電
位レールVCCBの電位よりも少ない電位にある、特定の状
況において利用可能である。これらの条件下で、変換器
を介する遷移の伝搬遅延は、約１ナノ秒だけ増大され
る。伝搬遅延におけるこの増大は、トランジスタPB4とN
B4により招かれる。特に、トランジスタNB4は、トラン
ジスタPB3がオフに切り換わろうとする場合に、出力V
OUTを低レベルに引き始めるのに必要である。しかし、
この状況において、トランジスタNB4のゲートは、第１
の高電位レールVCCAの電位、すなわち、この特定例にお
いては、約3Vにあり、一方でそのドレインは、第２の高
電位レールVCCBの電位近辺、この例において約5Vで始ま
る。この伝搬遅延の増大を低減するために、トランジス
タNB3に対してRC時定数を設定するように、負荷抵抗R1
が、PB4のソースとドレインを横切って結合可能であ
る。結果として、プルダウントランジスタは、トランジ
スタPB4とNB4の動作をバイパスすることにより、VINへ
の直接のリンクを実効的に有する。伝搬遅延の増大は、
R1の抵抗値、及びトランジスタNB3のゲート容量の関数
として、最小化される。上記のように、このバイパス
は、第２の高電位レールVCCBが、第１の高電位レールV
CCAよりも大きな電位にある場合、VINのＬからＨへの特
定の遷移の間にしか必要とされない。図２に示す回路に
対して、トランジスタNB3のゲート容量は、トランジス
タNB3のソースノードに結合される他の素子によっても
たらされる、容量性効果よりもずっと大きいことに留意
されたい。この特定の状況に置ける伝搬遅延は、トラン
ジスタNB3の容量に唯一頼るのではなく、個別のコンデ
ンサの使用により、そのノードでの容量を調整すること
により、またそれに加えて、又は代替として、負荷抵抗
R1の抵抗値を調整することにより、低減可能となること
にも留意されたい。
換わり、VCCAが公称3Vにあり、VCCBが公称5Vにある（又
は、それらが、どんな等しくない電位レベルに設定され
ても）ような、第１の高電位レールVCCAが、第２の高電
位レールVCCBの電位よりも少ない電位にある、特定の状
況において利用可能である。これらの条件下で、変換器
を介する遷移の伝搬遅延は、約１ナノ秒だけ増大され
る。伝搬遅延におけるこの増大は、トランジスタPB4とN
B4により招かれる。特に、トランジスタNB4は、トラン
ジスタPB3がオフに切り換わろうとする場合に、出力V
OUTを低レベルに引き始めるのに必要である。しかし、
この状況において、トランジスタNB4のゲートは、第１
の高電位レールVCCAの電位、すなわち、この特定例にお
いては、約3Vにあり、一方でそのドレインは、第２の高
電位レールVCCBの電位近辺、この例において約5Vで始ま
る。この伝搬遅延の増大を低減するために、トランジス
タNB3に対してRC時定数を設定するように、負荷抵抗R1
が、PB4のソースとドレインを横切って結合可能であ
る。結果として、プルダウントランジスタは、トランジ
スタPB4とNB4の動作をバイパスすることにより、VINへ
の直接のリンクを実効的に有する。伝搬遅延の増大は、
R1の抵抗値、及びトランジスタNB3のゲート容量の関数
として、最小化される。上記のように、このバイパス
は、第２の高電位レールVCCBが、第１の高電位レールV
CCAよりも大きな電位にある場合、VINのＬからＨへの特
定の遷移の間にしか必要とされない。図２に示す回路に
対して、トランジスタNB3のゲート容量は、トランジス
タNB3のソースノードに結合される他の素子によっても
たらされる、容量性効果よりもずっと大きいことに留意
されたい。この特定の状況に置ける伝搬遅延は、トラン
ジスタNB3の容量に唯一頼るのではなく、個別のコンデ
ンサの使用により、そのノードでの容量を調整すること
により、またそれに加えて、又は代替として、負荷抵抗
R1の抵抗値を調整することにより、低減可能となること
にも留意されたい。
本明細書において、本発明の好適な実施例を説明した
が、上記の説明は単に例示的なものにすぎない。当業者
には、本明細書に開示した本発明の更なる変形が想到さ
れるであろうし、かかる全ての変形は、請求の範囲によ
り規定される、本発明の範囲内にあると考えられる。
が、上記の説明は単に例示的なものにすぎない。当業者
には、本明細書に開示した本発明の更なる変形が想到さ
れるであろうし、かかる全ての変形は、請求の範囲によ
り規定される、本発明の範囲内にあると考えられる。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 チャピン，ジェイ，アール
アメリカ合衆国メーン州04106サウス・
ポートランド，ロード・アイランド・ア
ヴェニュー・21
(56)参考文献 特開 平１−176115（ＪＰ，Ａ)
欧州特許出願公開443435（ＥＰ，Ａ
１)
欧州特許出願公開509489（ＥＰ，Ａ
１)
米国特許5136190（ＵＳ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 19/0175
H03K 19/0948
Claims (16)
- 【請求項１】第１の回路から第２の回路に論理信号を変
換するトランジェント除去変換器回路であって、変換の
際には、このトランジェント除去変換器回路のプルアッ
プ・トランジスタとプルダウン・トランジスタとを流れ
るトランジェントな同時導通電流が最小化される、トラ
ンジェント除去変換器回路において、 a.前記第１の回路の出力に結合可能であり、第１の高電
位電力レールによって給電される入力段と、 b.前記第２の回路の入力に結合可能であり、前記プルア
ップ・トランジスタと前記プルダウン・トランジスタと
を含む出力段であって、前記第１の高電位電力レールと
は電位が等しくない第２の高電位電力レールによって給
電され、１つ又は複数のPMOS出力トランジスタを有して
おり、前記１つ又は複数のPMOS出力トランジスタはそれ
ぞれが高電位ノードと制御ノードとを有し、前記１つ又
は複数のPMOS出力トランジスタのそれぞれの前記高電位
ノードと前記制御ノードとは前記第１の高電位電力レー
ルから絶縁されている、出力段と、 c.第１のトランジェント除去トランジスタと第２のトラ
ンジェント除去トランジスタとを含むトランジェント除
去段であって、前記第１のトランジェント除去トランジ
スタの制御ノードは前記第１の回路の前記出力に結合さ
れ、前記第１のトランジェント除去トランジスタの高電
位ノードは前記第２の回路の前記入力に結合され、前記
第２のトランジェント除去トランジスタの制御ノードは
前記第２の回路の前記入力と前記第１のトランジェント
除去トランジスタの前記高電位ノードとに結合され、前
記第２のトランジェント除去トランジスタの高電位ノー
ドは前記第１の回路の前記出力に結合され、前記第２の
トランジェント除去トランジスタの低電位ノードは前記
プルダウン・トランジスタの制御ノードに結合されてい
る、トランジェント除去段と、 を備えていることを特徴とするトランジェント除去変換
器回路。 - 【請求項２】請求項１記載のトランジェント除去変換器
回路において、前記入力段は出力ノードを有し、このト
ランジェント除去変換器回路は、更に、第３のトランジ
ェント除去トランジスタを備えており、前記第３のトラ
ンジェント除去トランジスタの制御ノードは前記入力段
の前記出力ノードに結合され、前記第３のトランジェン
ト除去トランジスタの高電位ノードは前記第２のトラン
ジェント除去トランジスタの前記低電位ノードと前記プ
ルダウン・トランジスタの前記制御ノードとに結合され
ていることを特徴とするトランジェント除去変換器回
路。 - 【請求項３】請求項２記載のトランジェント除去変換器
回路において、前記第２のトランジェント除去トランジ
スタの前記高電位ノードと前記低電位ノードとの間に結
合された負荷調整素子を更に備えていることを特徴とす
るトランジェント除去変換器回路。 - 【請求項４】請求項３記載のトランジェント除去変換器
回路において、前記負荷調整素子は負荷抵抗を備えてい
ることを特徴とするトランジェント除去変換器回路。 - 【請求項５】請求項１記載のトランジェント除去変換器
回路において、前記第１のトランジェント除去トランジ
スタはNMOSトランジスタであり、前記第２のトランジェ
ント除去トランジスタはPMOSトランジスタであることを
特徴とするトランジェント除去変換器回路。 - 【請求項６】請求項２記載のトランジェント除去変換器
回路において、前記第１のトランジェント除去トランジ
スタはNMOSトランジスタであり、前記第２のトランジェ
ント除去トランジスタはPMOSトランジスタであり、前記
第３のトランジェント除去トランジスタはNMOSであるこ
とを特徴とするトランジェント除去変換器回路。 - 【請求項７】第１の回路から第２の回路に論理信号を変
換するトランジェント除去変換器回路であって、変換の
際に、このトランジェント除去変換器回路のPMOSプルア
ップ・トランジスタとNMOSプルダウン・トランジスタと
を流れるトランジェントな同時導通電流が最小化され
る、トランジェント除去変換器回路において、 a.前記第１の回路の出力に結合可能であり、第１の高電
位電力レールによって給電される入力段と、 b.前記第２の回路の入力に結合可能であり、前記PMOSプ
ルアップ・トランジスタと前記NMOSプルダウン・トラン
ジスタとを含む出力段であって、前記第１の高電位電力
レールとは電位が等しくない第２の高電位電力レールに
よって給電され、１つ又は複数のPMOS出力トランジスタ
を有しており、前記１つ又は複数のPMOS出力トランジス
タはそれぞれが高電位ノードと制御ノードとを有し、前
記１つ又は複数のPMOS出力トランジスタのそれぞれの高
電位ノードと制御ノードとは前記第１の高電位電力レー
ルから絶縁されている、出力段と、 c.トランジェント除去回路であって、 （ｉ）前記第１の回路の前記出力に結合されたゲートと
低電位電力レールに結合されたソースとを有する第１の
NMOSトランジェント除去トランジスタと、 （ii）前記第１のNMOSトランジェント除去トランジスタ
のドレインと前記第２の回路の前記入力とに結合された
ゲートと、前記第１の回路の前記出力に結合されたソー
スと、前記NMOSプルダウン・トランジスタのゲートに結
合されたドレインとを有するPMOSトランジェント除去ト
ランジスタと、 （iii）前記入力段の出力ノードに結合されたゲート
と、前記低電位電力レールに結合されたソースと、前記
PMOSトランジェント除去トランジスタの前記ドレインと
前記NMOSプルダウン・トランジスタの前記ゲートとに結
合されたドレインとを有する第２のNMOSトランジェント
除去トランジスタと、 を有するトランジェント除去回路と、 を備えていることを特徴とするトランジェント除去変換
器回路。 - 【請求項８】請求項７記載のトランジェント除去変換器
回路において、前記PMOSトランジェント除去トランジス
タの前記ソースと前記ドレインとの間に結合された負荷
抵抗を更に備えていることを特徴とするトランジェント
除去変換器回路。 - 【請求項９】変換器回路のプルアップ・トランジスタと
プルダウン・トランジスタとを流れる同時導通を最小化
するトランジェント除去回路であって、前記変換器回路
は、第１の回路から第２の回路に論理信号を変換し、前
記第１の回路の出力に結合され第１の高電位電力レール
によって給電される入力段と、前記入力段の出力に結合
された入力と前記第２の回路に結合された出力とを有し
第２の高電位電力レールによって給電される出力段とを
有し、前記第１の高電位電力レールの電位は前記第２の
高電位電力レールの電位とは等しくなく、前記出力段
は、 （ａ）前記第１の回路の前記出力に結合されたゲートと
低電位電力レールに結合されたソースとを有する第１の
NMOS出力段トランジスタと、 （ｂ）前記入力段の前記出力に結合されたゲートと前記
低電位電力レールに結合されたソースとを有する第２の
NMOS出力段トランジスタと、 （ｃ）前記第１の回路の前記出力に結合されたゲートと
前記低電位電力レールに結合されたソースとを有する第
３のNMOS出力段トランジスタと、 （ｄ）前記第１のNMOS出力段トランジスタのドレインに
結合されたゲートと、前記第２の高電位電力レールに結
合されたソースと、前記第２のNMOS出力段トランジスタ
のドレインに結合されたドレインとを有する第１のPMOS
出力段トランジスタと、 （ｅ）前記第１の出力段PMOSトランジスタと前記第２の
NMOS出力段トランジスタとのドレインに結合されたゲー
トと、前記第２の高電位電力レールに結合されたソース
と、前記第１のNMOS出力段トランジスタのドレインに結
合されたドレインと、を有する第２のPMOS出力段トラン
ジスタと、 （ｆ）前記第１の出力段PMOSトランジスタと前記第２の
NMOS出力段トランジスタとのドレインに結合されたゲー
トと、前記第２の高電位電力レールに結合されたソース
と、前記第２の回路の入力に結合されたドレインと、を
有する第３のPMOS出力段トランジスタと、 を備えており、前記トランジェント除去回路は、 （ｉ）前記第１の回路の前記出力に結合されたゲートと
低電位電力レールに結合されたソースとを有する第１の
NMOSトランジェント除去トランジスタと、 （ii）前記第１のNMOSトランジェント除去トランジスタ
のドレインと前記第２の回路の前記入力とに結合された
ゲートと、前記第１の回路の前記出力に結合されたソー
スと、前記第３のNMOS出力段トランジスタのゲートに結
合されたドレインとを有するPMOSトランジェント除去ト
ランジスタと、 （iii）前記入力段の前記出力に結合されたゲートと、
前記低電位電力レールに結合されたソースと、前記PMOS
トランジェント除去トランジスタの前記ドレインと前記
第３のNMOS出力トランジスタの前記ゲートとに結合され
たドレインとを有する第２のNMOSトランジェント除去ト
ランジスタと、 を備えていることを特徴とするトランジェント除去回
路。 - 【請求項１０】請求項９記載のトランジェント除去回路
において、前記PMOSトランジェント除去トランジスタの
前記ソースと前記ドレインとの間に結合された負荷抵抗
を更に備えていることを特徴とするトランジェント除去
変換器回路。 - 【請求項１１】第１の回路から第２の回路に論理信号を
変換する変換器回路のプルアップ・トランジスタとプル
ダウン・トランジスタとを流れるトランジェントな同時
導通電流を除去する方法であって、 （ａ）第１の高電位電力レールによって給電される変換
器入力段を前記第１の回路の出力に結合するステップ
と、 （ｂ）前記第１の高電位電力レールの電位とは等しくな
い第２の高電位電力レールによって給電される前記変換
器の変換器出力段を前記変換器入力段の出力と前記第２
の回路の入力とに結合するステップであって、前記変換
器出力段は前記プルアップ・トランジスタと前記プルダ
ウン・トランジスタとを含む、ステップと、 （ｃ）前記変換器出力段の１つ又は複数のPMOSトランジ
スタのゲート及びソース・ノードを、前記第１の高電位
電力レールから絶縁するステップと、 （ｄ）第１のトランジェント除去トランジスタの制御ノ
ードを前記第１の回路の前記出力に結合し、前記第１の
トランジェント除去トランジスタの高電位ノードを前記
第２の回路の前記入力に結合するステップと、 （ｅ）第２のトランジェント除去トランジスタの制御ノ
ードを前記第２の回路の前記入力と前記第１のトランジ
ェント除去トランジスタの前記高電位ノードとに結合
し、前記第２のトランジェント除去トランジスタの高電
位ノードを前記第１の回路の前記出力に結合し、前記第
２のトランジェント除去トランジスタの低電位ノードを
前記プルダウン・トランジスタの制御ノードに結合する
ステップと、 を含むことを特徴とする方法。 - 【請求項１２】請求項11記載の方法において、第３のト
ランジェント除去トランジスタの制御ノードを前記変換
器入力段の前記出力に結合し、前記第３のトランジェン
ト除去トランジスタの高電位ノードを前記第２のトラン
ジェント除去トランジスタの前記低電位ノードと前記プ
ルダウン・トランジスタとに結合するステップを更に含
むことを特徴とする方法。 - 【請求項１３】請求項12記載の方法において、負荷調整
素子を前記第２のトランジェント除去トランジスタの前
記高電位ノードと前記低電位ノードとの間に結合するス
テップを更に備えていることを特徴とする方法。 - 【請求項１４】請求項13記載の方法において、前記負荷
調整素子は抵抗を備えていることを特徴とする方法。 - 【請求項１５】請求項12記載の方法において、前記第１
のトランジェント除去トランジスタはNMOSトランジスタ
であり、前記第２のトランジェント除去トランジスタは
PMOSトランジスタであることを特徴とする方法。 - 【請求項１６】請求項15記載の方法において、前記第３
のトランジェント除去トランジスタはNMOSトランジスタ
であることを特徴とする方法。
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- 1993-09-24 US US08/126,914 patent/US5418474A/en not_active Expired - Lifetime
-
1994
- 1994-07-19 KR KR1019960701514A patent/KR960705407A/ko not_active IP Right Cessation
- 1994-07-19 WO PCT/US1994/008139 patent/WO1995008871A1/en active IP Right Grant
- 1994-07-19 JP JP50974695A patent/JP3437578B2/ja not_active Expired - Fee Related
- 1994-07-19 DE DE69420573T patent/DE69420573T2/de not_active Expired - Fee Related
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