KR960705407A - 과도(transient)동시 도통을 감소시키는 회로(CIRCUIT FOR REDUCING TRANSIENT SIMULTANEOUS CONDUCTION) - Google Patents
과도(transient)동시 도통을 감소시키는 회로(CIRCUIT FOR REDUCING TRANSIENT SIMULTANEOUS CONDUCTION)Info
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Abstract
버퍼 회로의 풀업 및 풀다운 트랜지스터(PB3,NB3)를 통한 동시 도통을 최소화시키는 과도 제거용 회로가 개시되어 있다. 한 고전위 전력 레일(VCCA)에 의해 공급받는 회로로부터 다른 한 고전위 전력 레일(VCCB)에 의해 공급받는 회로로 논리 신호를 변환시키는데 사용되며, 상기 2개의 고전위 레일의 전위가 동일하지 않는 버퍼 회로에 있어서, 과도 제거용 회로(20)는 트랜슬레이터가 전력 공급 순서에 관계없이 그리고 어떠한 정적 전류(ICCT)없이 사용될 수 있는 방식으로 입력단 및 출력단 사이에 연결되어 있다. 상기 과도 제거용 회로는 풀업 트랜지스터(PB3)가 완전히 오프 상태로 될때까지 풀다운 트랜지스터(NB3)의 턴온을 지연시킴으로써 트랜슬레이터의 풀업 및 플다운 트랜지스터(PB3,NB3)을 통한 동시 도통을 최소화시킨다. 이는 트랜슬레이터 회로의 출력에 NMOS 트랜지스터(NB4)를 연결시켜, 상기 풀다운 트랜지스터(NB3)를 제어하는데 사용되는 PMOS 트랜지스터(PB4)를 제어하는데 상기 NMOS 트랜지스터를 사용하여서 출력상에서의 초기 풀다운으로서 작용함으로써 본 발명의 바람직한 실시예에서 달성된다. 상기 과도 제거용 회로의 제2NMOS 트랜지스터(NB5)는 또한 필요시 상기 NMOS 트랜지스터가 완전히 오프상태로 되게 하기 위하여 상기 제1NMOS 트랜지스터의 반전 모드에서 동작함으로써 상기 풀다운 트랜지스터를 제어하도록 작용한다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 과도 제거용 회로를 포함하는 관련 트랜슬레이터의 회로 다이어그램이다.
Claims (20)
- 풀업 트랜지스터에 및 풀다운 트랜지스터에 연결된 데이타 출력 노드, 및 데이타 입력 노드를 지니는 버퍼 회로를 구성하는 풀업 트랜지스터 및 풀다운 트랜지스터를 통한 과도 동시 도통 전류를 최소화시키는 과도 제거용 회로에 있어서, 제1과도 제거용 트랜지스터 및 제2과도 제거용 트랜지스터를 포함하고, 상기 제1과도 제거용 트랜지스터의 제어 노드가 상기 데이타 입력 노드에 연결되어 있으며 상기 제1과도 제거용 트랜지스터의 고전위 노드가 상기 데이타 출력 노드에 연결되어 있고, 상기 제2과도 제거용 트랜지스터의 제어 노드가 상기 데이타 출력 노드에 및 상기 제1과도 제거용 트랜지스터의 고전위 노드에 연결되어 있으며, 상기 제2과도 제거용 트랜지스터의 고전위 노드가 상기 데이타 입력 노드에 연결되어 있고, 상기 제2과도 제거용 트랜지스터의 저전위 노드가 상기 풀다운 트랜지스터의 제어 노드에 연결되어 있는 과도 제거용 회로.
- 제1항에 있어서, 상기 버퍼 회로는 출력 노드를 지니는 반전 입력단을 부가적으로 포함하며 상기 과도 제거용 회로는 제3과도 제거용 트랜지스터를 부가적으로 포함하고 상기 제3과도 제거용 트랜지스터의 제어 노드는 상기 반전 입력단의 출력 노드에 연결되어 있으며 상기 제3과도 제거용 트랜지스터의 고전위 노드는 상기 제2과도 제거용 트랜지스터의 저전위 노드에 및 상기 풀다운 트랜지스터의 제어 노드에 연결되어 있는 과도 제거용 회로.
- 제2항에 있어서, 상기 제2과도 제거용 트랜지스터의 저전위 노드 및 고전위 노드 사이에 연결된 부하 규제용 디바이스를 부가적으로 포함하는 과도 제거용 회로.
- 제3항에 있어서, 상기 부하 교제용 디바이스는 부하 레지스터를 포함하는 과도 제거용 회로.
- 제1항에 있어서, 상기 제1과도 제거용 트랜지스터는 NMOS 트랜지스터이며 상기 제2과도 제거용 트랜지스터는 PMOS 트랜지스터인 과도 제거용 회로.
- 제2항에 있어서, 상기 제1과도 제거용 트랜지스터는 NMOS 트랜지스터이며, 상기 제2과도 제거용 트랜지스터는 PMOS 트랜지스터이고 상기 제3과도 제거용 트랜지스터는 NMOS 트랜지스터인 과도 제거용 회로.
- 데이타 입력 노드, 출력 노드를 지니는 반전 입력단, 및 PMOS 풀업 트랜지스터의 드레인에 및 NMOS 풀다운 트랜지스터의 드레인에 연결된 데이타 출력단을 지니는 버퍼 회로를 구성하는 PMOS 풀업 트랜지스터 및 NMOS 풀다운 트랜지스터를 통한 동시 도통을 최소화시키는 과도 제거용 회로에 있어서, (a) 상기 데이타 입력 노드에 연결된 게이트 및 저전위 전력 레일에 연결된 소오스를 지니는 제1NMOS 과도 제거용 트랜지스터, (b) 상기 제1NMOS 과도 제거용 트랜지스터의 드레인에 및 상기 데이타 출력 노드에 연결된 게이트, 상기 데이타 입력 노드에 연결된 소오스, 및 상기 NMOS 풀다운 트랜지스터의 게이트에 연결된 드레인을 지니는 PMOS과도 제거용 트랜지스터, 및 (c) 상기 반전 입력단의 출력 노드에 연결된 게이트, 상기 저전위 전력 레일에 연결된 소오스, 및 상기 PMOS 과도 제거용 트랜지스터의 드레인에 및 상기 NMOS 풀다운 트랜지스터의 게이트에 연결된 드레인을 지니는 제2NMOS 과도 제거용 트랜지스터를 포함하는 과도 제거용 회로.
- 제7항에 있어서, 상기 PMOS 과도 제거용 트랜지스터의 소오스 및 드레인 사이에 연결된 부하 레지스터를 부가적으로 포함하는 과도 제거용 회로.
- 논리 신호를 제1회로로부터 제2회로로 변환시키고, 상기 제1회로의 출력에 연결되어 있는 입력단으로서, 제1고전위 전력 레일에 의해 전력 공급받고 데이타 입력 노드에 연결되어 있는 상기 입력단, 및 상기 제2회로의 입력에 연결되어 있는 출력단으로서, 상기 제1고전위 전력 레일과 전위면에서 동일하지 않은 제2고전위 전력 레일에 의해 전력 공급받고 데이타 출력 노드에 연결되어 있는 상기 출력단을 포함하는 트랜슬레이터 회로를 구성하는 풀업 트랜지스터 및 풀다운 트랜지스터를 통한 동시 도통을 최소화시키는 과도 제거용 회로에 있어서, (a) 상기 데이타 입력 노드에 연결된 제어 노드 및 상기 저전위 전력 레일에 연결된 고전위 노드를 지니는 제1과도 제거용 트랜지스터, 및 (b) 상기 제1과도 제거용 트랜지스터의 저전위 노드에 및 상기 데이타 출력 노드에 연결된 제어 노드, 상기 데이타 입력 노드에 연결된 고전위 노드, 및 상기 풀다운 트랜지스터의 제어 노드에 연결된 저전위 노드를 지니는 제2과도 제거용 트랜지스터를 포함하는 과도 제거용 회로.
- 제9항에 있어서, 제3과도 제거용 트랜지스터를 부가적으로 포함하며, 상기 제3과도 제거용 트랜지스터의 제어 노드가 상기 입력단의 출력 노드에 연결되어 있고 상기 제3과도 제거용 트랜지스터의 고전위 노드가 상기 제2과도 제거용 트랜지스터의 저전위 노드에 및 상기 풀다운 트랜지스터의 제어 노드에 연결되어 있는 과도 제거용 회로.
- 제10항에 있어서, 상기 제2과도 제거용 트랜지스터의 고전위 노드 및 저전위 노드 사이에 연결된 부하 레지스터를 부가적으로 포함하는 과도 제거용 회로.
- 제10항에 있어서, 상기 제1과도 제거용 트랜지스터는 NMOS 트랜지스터이며, 상기 제2과도 제거용 트랜지스터는 PMOS 트랜지스터이고 상기 제3과도 제거용 트랜지스터는 NMOS 트랜지스터인 과도 제거용 회로.
- 논리 회로를 제1회로로부터 제2회로로 변환시키며, 상기 제1회로의 출력에 연결되어 제1고전위 전력 레일에 의해 전력 공급받는 입력단, 및 상기 입력단의 출력에 연결되어 있는 입력, 상기 제2회로에 연결되어 제2고전위 전력 레일에 의해 전력 공급받는 출력을 지니는 출력단을 지니고, 상기 제1고전위 레일의 전위가 상기 제2고전위 레일의 전위와 동일하지 않는 트랜슬레이터 회로를 구성하는 풀업 트랜지스터 및 풀다운 트랜지스터를 통한 동시 도통을 최소화시키는 과도 제거용 회로에 있어서, 상기 출력단은, (a) 상기 제1회로의 출력에 연결된 게이트 및 저전위 전력 레일에 연결된 소오스를 지니는 제1NMOS 출력단 트랜지스터, (b) 상기 입력단의 출력에 연결된 게이트 및 상기 저전위 전력 레일에 연결된 소오스를 지니는 제2NMOS 출력단 트랜지스터, (c) 상기 제1회로이 출력에 연결된 게이트 및 상기 저전위 전력 레일에 연결된 소오스를 지니는 제3NMOS 출력단 트랜지스터, (d) 상기 제1NMOS 출력단 트랜지스터의 드레인에 연결된 게이트, 상기 제2고전위 전력 레일에 연결된 소오스, 및 상기 제2NMOS 출력단 트랜지스터의 드레인에 연결된 드레인을 지니는 제1PMOS 출력단 트랜지스터, (e) 상기 제1출력단 PMOS 트랜지스터 및 상기 제2NMOS 출력단 트랜지스터의 드레인들에 연결된 게이트, 상기 고전위 전력 레일에 연결된 소오스, 및 상기 제1NMOS 출력단 트랜지스터의 드레인에 연결된 드레인을 지니는 제2PMOS 출력단 트랜지스터, 및 (f) 상기 제1 PMOS 출력단 트랜지스터 및 상기 제2NMOS 출력단 트랜지스터의 드레인들에 연결된 게이트, 및 상기 제2고전위 전력 레일에 연결된 소오스, 및 상기 제2회로의 입력에 연결된 드레인을 지니는 제3PMOS 출력단 트랜지스터를 포함하며, 상기 과도 제거용 회로는, (a) 상기 제1회로의 출력에 연결된 게이트 및 상기 저전위 전력 레일에 연결된 소오스를 지니는 제1NMOS 과도 제거용 트랜지스터, (b) 상기 제1NMOS 과도 제거용 트랜지스터의 드레인에 및 상기 제2회로의 입력에 연결된 게이트, 상기 제1회로의 출력에 연결된 소오스, 및 상기 제3NMOS 출력단 트랜지스터의 게이트에 연결된 드레인을 지니는 PMOS 과도 제거용 트랜지스터, 및 (c) 상기 입력단의 출력에 연결된 게이트, 상기 저전위 전력 레일에 연결된 소오스, 및 상기 PMOS 과도 제거용 트랜지스터의 드레인에 및 상기 제3NMOS 출력단 트랜지스터의 게이트에 연결된 드레인을 지니는 제2NMOS 과도 제거용 트랜지스터를 포함하는 과도 제거용 회로.
- 제13항에 있어서, 상기 PMOS 과도 제거용 트랜지스터의 소오스 및 드레인 사이에 연결된 부하 레지스터를 부가적으로 포함하는 과도 제거용 회로.
- 논리 신호를 제1회로로부터 제2회로로 변환시키며, 상기 제1회로의 출력에 연결되어 제1고전위 전력 레일에 의해 전력 공급받는 입력단, 상기 입력단의 출력에 연결된 입력, 상기 제2회로에 연결되어 제2고전위 전력 레일에 의해 전력 공급받는 출력을 지니는 출력단을 지니고, 상기 제1고전위 레일의 전위가 상기 제2고전위 레일의 전위와 동일하지 않는 트랜슬레이터를 구성하는 풀업 트랜지스터 및 풀다운 트랜지스터를 통한 과도 동시 도통 전류를 최소화시키는 방법에 있어서, (a) 상기 제1회로의 출력에 제1과도 제거용 트랜지스터의 제어 노드를 연결시키고 상기 제2회로에 연결된 출력에 상기 제1과도 제거용 트랜지스터의 고전위 노드를 연결시키는 단계, 및 (b) 상기 제1과도 제거용 트랜지스터의 고전위 노드에 및 상기 제2회로에 연결된 출력에 제2과도 제거용 트랜지스터의 제어 노드를 연결시키고, 상기 제1회로의 출력에 상기 제2과도 제거용 트랜지스터의 고전위 노드를 연결시키며, 상기 풀다운 트랜지스터의 제어 노드에 상기 제2과도 제거용 트랜지스터의 저전위 노드를 연결시키는 단계를 포함하는 방법.
- 제15항에 있어서, 상기 입력단의 출력에 제3과도 제거용 트랜지스터의 제어 노드를 연결시키고 상기 풀다운 트랜지스터에 및 상기 제2과도 제거용 트랜지스터의 저전위 노드에 상기 제3과도 제거용 트랜지스터의 고전위 노드를 연결시키는 단계를 부가적으로 포함하는 방법.
- 제16항에 있어서, 상기 제2과도 제거용 트랜지스터의 저전위 노드 및 상기 고전위 노드 사이에 부하 규제용 디바이스를 연결시키는 단계를 부가적으로 포함하는 방법.
- 제17항에 있어서, 상기 부하 규제용 디바이스는 레지스터를 포함하는 방법.
- 제16항에 있어서, 상기 제1과도 제거용 트랜지스터는 NMOS 트랜지스터이며 상기 제2과도 제거용 트랜지스터는 PMOS 트랜지스터인 방법.
- 제19항에 있어서, 상기 제3과도 제거용 트랜지스터는 NMOS 트랜지스터인 방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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