KR101535689B1 - 집적회로 시스템에서 다양한 전압 레벨 요구 사이에서의 인터페이싱 - Google Patents

집적회로 시스템에서 다양한 전압 레벨 요구 사이에서의 인터페이싱 Download PDF

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Abstract

본 발명에 따른 방법은, 공급 전압으로부터 제어 가능하게 제1 바이어스 전압을 IO 수신기의 동작 전압의 허용 상한값 이내에서 생성하는 단계, 및 IO 패드를 통해 인가된 외부 전압으로부터 제2 바이어스 전압을 상기 IO 수신기의 동작 전압의 허용 상한값 내에서 제어 가능하게 생성하는 단계를 포함한다. 또한, 정상 상태 및 허용 상태 동안에는 상기 제1 바이어스 전압으로부터 출력 전압을 유도하는 단계 및 고장 안전 상태 동안에는 상기 제2 바이어스 전압으로부터 상기 출력 전압을 유도하는 단계도 포함한다. 상기 허용 상태는 상기 IO 패드를 통해 인가된 상기 외부 전압이 제로에서부터 상기 공급 전압보다 높은 전압까지 변화하는 동작 모드이가며, 상기 고장 안전 상태는 상기 공급 전압이 제로인 동작 모드이다.

Description

집적회로 시스템에서 다양한 전압 레벨 요구 사이에서의 인터페이싱{Interfacing Between Differing Voltage Level Requirements In An Integrated Circuit System}
본 발명은 전자 회로에 관한 것으로, 보다 특정하게는 다양한 전압 레벨 요구 사이에서 안정적인 인터페이싱(interfacing)이 가능한 방법, 장치 및 시스템에 관한 것이다.
입력/출력(IO) 인터페이스 회로(104)는 도면 1 에서 도시된 바와 같이, IO 수신기(106)와 집적회로(IC)의 IO 패드(102)를 인터페이스시킨다. IO 패드는 IC가 외장 기기에 부착되게 한다. 도면 1의 IC 시스템(100)은 IO 수신기(106)와 IO 패드(102)에 다른 전압 레벨을 요구한다. 예를 들어, IO 패드(102)에서의 전압은 높고(예: 3.465, 5.5 V 또는 3.3 V, + 5% 허용오차, 5V + 10% 허용오차) IO 수신기의 동작 전압은 낮다(예: 2.5 V). 공급 전압에는 다양한 전압 레벨이 있게 된다.
IO 인터페이스 회로(104)와 IO 수신기(106)의 구성 능동 소자(예: 금속 산화막 반도체(MOS) 트랜지스터)는 자신의 동작 전압의 허용가능한 상한값(예: 1.98 V, 또는1.8 V + 10% 허용오차)을 가지기도 한다. 수신기의 동작 전압(예: 2.5 V)보다 높은 전압이 수신기로 입력되면, IO 수신기(106)의 활동 능동 소자는 스트레스를 받게 되고, 이것은 IO 수신기(106)의 안전도에 영향을 준다. 비슷하게, IO 인터페이스 회로(104)의 활동 능동 소자 또한 스트레스를 받게 된다.
능동 소자로서 MOS 트랜지스터를 고려하면, MOS 트랜지스터의 드레인(D) 단자 및 게이트(G) 단자에서의 전압이 허용 상한값을 넘어서면, 스트레스를 받는 MOS 트랜지스터의 게이트 (G) 산화물은 파손될 수도 있다.
본 명세서에는, 다양한 전압 레벨 요구 사이에서의 입력/ 출력(IO) 인터페이스 회로를 실현하기 위한 방법, 장치 및 시스템에 관한 것이다.
일 측면에서, 공급전압으로부터 IO 수신기의 공급전압의 허용 상한값 내에서 제1 바이어스 전압을 제어 가능하게 생성하고, IO 수신기의 동작 전압의 허용 상한값 내에서 IO 패드를 통해서 공급된 외부 전압으로부터 제어 가능하도록 제2 바이어스 전압을 생성하는 것이 포함된다. 또한, 정상 상태와, 허용 상태하에서 제1 바이어스 전압으로부터 출력 전압을 생성하고, 고장 안전(failsafe) 상태 동안 제2 바이어스 전압으로부터 출력 전압을 생성하는 것을 포함한다.
허용 상태는 IO 패드를 통해 인가된 외부 전압이 제로에서부터 공급 전압보다 높은값까지 변화하는 동작 모드이고, 고장 안전 상태는 공급 전압이 제로인 동작 모드이다.
더 다른 측면에서, 본 발명에 따른 회로는 멀티플렉서 블록을 포함한다. 멀티플렉서 블록은 공급 전압으로부터 제어 가능하게 생성된 제1 바이어스 전압과 IO패드를 통해서 공급된 외부 전압으로부터 제어 가능하게 생성된 제2 바이어스 전압을 수신하도록 구성된다. 제1 바이어스 전압과 제2 바이어스 전압은 모두 IO 수신기의 동작 전압의 허용 상한값 이내에 있다. 멀티플렉서 블록은 정상 상태와 허용 상태하에서 제1바이어스 전압을 출력하고, 공급전압이 없거나 현재의 상태에 대응하도록 되어 있는 고장 안전 상태하에서 제2 바이어스 전압을 출력하도록 구성되어 있다.
허용 상태는 IO패드를 통해 인가된 외부 전압이 제로에서부터 공급 전압보다 더 높은값까지 변화하는 동작 모드이고, 고장 안전 상태는 공급 전압이 제로인 곳에서의 동작 모드이다.
더 다른 측면에서, 집적 회로 시스템은 집적 회로의 IO패드를 포함하고 IO수신기와 집적 회로의 IO 패드가 인터페이스로 되도록 구성된 IO 인터페이스 회로를 포함한다. IO 인터페이스 회로는 멀티플렉서 블록을 포함한다. 멀티플렉서 블록은 공급 전압으로부터 제어 가능하게 생성된 제1 바이어스 전압과 집적회로의 IO 패드를 통해서 공급된 외부 전압으로부터 제어 가능하게 생성된 제2 바이어스 전압을 송신하도록 구성된다. 제1 바이어스 전압과 제2 바이어스 전압은 모두 IO 수신기의 동작 전압의 허용 상한값 이내에 있다. 멀티플렉서 블록은 정상 상태하에서 제1 바이어스 전압을 출력하고 공급 전압이 없거나 현재 상태에 상응하는데 기초하는 안전 조건하에서 제2 바이어스 전압을 기초로 하여 출력하도록 구성한다.
허용 조건은, 동작 모드가 외부 전압이 직접 회로의 IO 패드가 제로에서 공급 전압보다 높을 때이고, 안전 조건은 공급 전압이 제로일때의 동작모드이다.
본 명세서에 개시된 방법 및 시스템들은 다양한 측면을 충족하기 위해서 여러 방식으로 구현될 수 있고, 머신에 의해서 동작될 경우에 본 명세서에서 공개된 동작을 머신이 실행시키기 위해서, 머신 판독 가능한 설명서 형태안에서 실행될 수 있다. 더 다른 특징들은 첨부된 도면 및 발명의 상세한 설명을 통해서 분명해질 것이다.
다양한 전압 레벨 요구 사이에서의 입력/ 출력(IO) 인터페이스 회로를 실현할 수 있다.
본 발명의 실시예들은 첨부한 도면을 참고하여 예의 방법으로 설명한 것으로, 이것으로 한정되는 것은 아니며 유사한 구성부분에는 같은 참조번호를 사용한다.
도면1은 입력/출력(IO) 인터페이스 회로를 포함하는 집적회로(IC) 시스템의 시스템도,
도면2는 하나 이상의 실시예에 따른 멀티플렉서 회로의 개략도,
도면3은 하나 이상의 실시예에 따른 도면2의 멀티플렉서 회로의 트랜지스터 구현을 보여주는 개략도,
도면4는 하나 이상의 실시예에 따른, 허용 동작 모드 동안 도면3의 멀티플렉서 회로의 트랜지스터 구현의 DC 특성도,
도면5는 하나 이상의 실시예에 따른, 고장 안전 동작 모드 동안 도면3의 멀티플렉서 회로의 트랜지스터 구현의 DC 특성도,
도면6은 하나 이상의 실시예에 따른, 허용 동작 모드 동안 도면3의 멀티플렉서 회로의 트랜지스터 구현의 과도 전류의 특성도,
도면7은 하나 이상의 실시예에 따른, 고장 안전 동작 모드하에서 도면3의 멀티플렉서 회로의 트랜지스터 실행의 과도 전류의 특성도,
도면8은 하나 이상의 실시예에 따른, IO 수신기와 인터페이스 될 출력 전압을 유도하는 방법에 포함되는 동작을 상세히 보여주는 처리 흐름도,
도면 9는 하나 이상의 실시예에 따른, 도면2의 멀티플렉서 회로를 포함하는 IC 시스템의 개략도이다.
본 발명의 다른 특징들은 첨부한 도면 및 이하 설명할 발명의 상세한 설명을 통해 분명해질 것이다.
후술하는 실시예들은 다양한 전압 레벨 요구사이에서의 인터페이스가 가능한 입력/출력(IO) 인터페이스 회로를 실현하는데 사용될 수 있다. 비록 본 실시예들이 특정 실시예를 참고하여 설명되고 있으나, 다양한 실시예의 광의의 정신 및 범위를 벗어나지 않고 다양한 수정 및 변형이 있을 수 있음은 분명한 것이다.
도면2는, 하나 이상의 실시예에 따른 멀티플렉서 회로(200)를 보여주고 있다. 하나 이상의 실시예에서, 멀티플렉서 회로(200)는 제1 바이어스 전압(206)과 제2 바이어스 전압(208)을 입력으로서 수신하는 멀티플렉서 블록(202)을 포함한다. 하나 이상의 실시예에서, 제1 바이어스 전압(206)은 공급전압(204)으로부터 제어 가능하게 생성되고, 제2 바이어스 전압(208)은 입력/출력(IO) 패드를 통해서 인가된 외부 전압에 의해서 제어 가능하게 생성된다. 하나 이상의 실시예에서, 제1 바이어스 전압(206)과 제2 바이어스 전압 (208)은 IO 수신기의 동작 전압의 허용 상한값 이내에 있다.
하나 이상의 실시예에서, 멀티플렉서 블록의 출력(210)은 정상 상태와 허용 상태 하에서 제1 바이어스 전압(206)이고, 고장 안전 상태하에서 제2 바이어스 전압에 기초한 출력이다. 하나 이상의 실시예에서, 허용 상태는 IO 패드를 통해 인가된 외부 전압이 제로에서 공급 전압(204)보다 높은 값으로 변화하는 동작 모드이다. 하나 이상의 실시예에서, 고장 안전 상태는 공급 전압(204)이 제로인 동작 모드이다.
다시 말하면, 도면2에 도시된 바와 같이, 멀티플렉서 블록의 출력(210)은 공급 전압(204)의 존재 유무에 기초한다. 예를 들어 공급 전압(204)이 존재하면, 여기에서 로직 "1"을 나타냄, 멀티플렉서 블록(210)의 출력은 제1 바이어스 전압(206)과 같다. 공급 전압(204)가 제로이면, 여기에서 로직 "0"을 나타냄, 멀티플렉서 블록(210)의 출력은 제2 바이어스 전압(208)에 기반을 둔다.
하나 이상의 실시예에서, 제1 바이어스 전압(206)은 공급전압(204)의 부분으로서 제어 가능하도록 생성된다. 하나 이상의 실시예에서, 제2 바이어스 전압(208)은 하나 이상의 능동 소자(예: 금속 산화막 반도체(MOS) 트랜지스터)의 임계 전압에 의해 감소된 IO 패드를 통해서 인가된 외부 전압으로서 제어 가능하게 생성된다.
도면3은 하나 이상의 실시예에 따라, 도면2의 멀티플렉서 회로(200)의 트랜지스터 구현(300)을 보여준다. MOS트랜지스터의 소스(S) 단자와 드레인(D) 단자는 교체할 수 있고, 그러므로 소스(S) 단자에 전압을 연결시키고 드레인(D) 단자로부터 다른 전압을 출력하는 것은 드레인(D) 단자에 전압을 연결시키고 소스(S) 단자로부터의 다른 전압을 출력하는 것과 등가라는 것은 당해 기술 분야의 통상의 지식가운데 하나로 분명하다. 드레인-드레인(D-D) 경로는 또한 소스-드레인(S-D) 경로와 등가이다.
하나 이상의 실시예에 따르면, 멀티플렉서 블록(202)은 자신의 소스(S) 단자에서 제1 바이어스 전압(206)을 수신하도록 구성된 제1 MOS 트랜지스터 Q1 (302)와 자신의 드레인(D) 단자에서 제2 바이어스 전압(208)을 수신하도록 구성된 제2 MOS 트랜지스터 Q2 (304)를 포함한다. 하나 이상의 실시예에 따르면, 제2 바이어스 전압(208)은 또한 도면3에서 도시된 바와 같이, 전압 드롭 소자(316)에 의해 더 감소된다. 하나 이상의 실시예에 따르면, 전압 드롭 소자(316)는 저항성이다. 하나 이상의 실시예에 따르면, 전압 드롭 소자(316)는 도면3에 도시된 바와 같이 연결된 능동 소자(예:MOS 트랜지스터)를 포함한다.
하나 이상의 실시예에 따르면, Q1 (302)와 Q2 (304)의 게이트(G) 단자는 공급 전압(VDDIO)(204)를 수신하도록 구성되었다. 하나 이상의 실시예에 따르면, Q1 (302)의 드레인(D) 단자는 Q2 (304)의 소스(S) 단자에 연결되어 있다. 하나 이상의 실시예에서, Q1 (302)의 벌크(B) 단자는 제2 공급 전압(VSS)(312)에서 유지되고, Q2 (304)의 벌크(B) 단자는 Q2의 소스(S) 단자에 연결된다. 하나 이상의 실시예에 따르면, 멀티플렉서 블록의 출력(210)은 Q1 (302) 와 Q2 (304)사이의 드레인-소스(D-S) 경로로부터 획득된다.
하나 이상의 실시예에서, 제1 바이어스 전압(206)은 VDDIO (204)의 부분(예: 0.7VDDIO)이다. 하나 이상의 실시예에서, 제2 바이어스 전압(208)은 예시적인 수학식 1에서처럼 IO 패드(IO 패드 314 전압)를 통해서 공급된 외부 전압으로부터 유도된다.
Figure 112010006516700-pat00001
여기서,
Figure 112014114399758-pat00002
는 제2 바이어스 전압(208)이고,
Figure 112014114399758-pat00003
는 IO 패드를 통해서 공급된 외부 전압(IO 패드(314) 전압)이고,
Figure 112014114399758-pat00004
은 하나의 능동 소자(예: MOS 트랜지스터)의 임계 전압 드롭이다. 여기서, 두 개의 NMOS 트랜지스터는 제2 바이어스 전압(208)을 감소시키는데 사용된다.
하나 이상의 실시예에서, 정상 상태는 VDDIO (204)가 존재하고 IO 패드(314) 전압이 제로에서 VDDIO (204)까지 변화하는 동작 모드이다. 하나 이상의 실시예에서, 허용 상태는 VDDIO (204)가 존재하고 IO 패드(314) 전압이 제로에서 VDDIO (204)보다 높은 값까지 변화하는 동작 모드이다. 그러므로, 허용 상태하에서의 회로 동작을 논의하는 것은 정상 상태하의 회로 동작에 관해 논의하는 것을 포함한다.
하나 이상의 실시예에서, 허용 동작 모드에서, VDDIO (204)(예:2.75 V, 또는 2.5 V + 10% 상위 허용 한계)는 앞서 언급한 바와 같이 존재한다. 예를 들어서 제1 바이어스 전압(206)은 1.925 V(0.7VDDIO)와 같다. 하나 이상의 실시예에서, 제1 바이어스 전압(206)은 트랜지스터 구현(306)의 구성 트랜지스터들의 허용 상한값 내에 있도록 선택된다. 하나 이상의 실시예에서, Q2 (304)의 게이트(G) 단자가 VDDIO (204)에 연결될 때 Q2 (304)는 허용 동작하에서 멀티플렉서 블록(202)에서 디스에이블된다. 따라서, 하나 이상의 실시예에서, 제2 바이어스 전압(208)의 경로는 차단된다. 하나 이상의 실시예에서, Q1 (302)는 턴 온된다.
하나 이상의 실시예에서, IO 패드(314) 전압의 증가에도 불구하고, 멀티플렉서 블록의 출력(210)은 제1 바이어스 전압(206)과 같다. 예를 들면, VDDIO (204)가 2.75V일때, 멀티플렉서 블록의 출력(210)은 1.925 V(0.7VDDIO)와 같다.
하나 이상의 실시예에서, 고장 안전 동작하에서 VDDIO (204)는 위에서 언급한 대로 제로가 된다. 하나 이상의 실시예에서, 제2 바이어스 전압(208)은 IO 패드 (314) 전압으로부터 유도되는데 이 수치는 다양하다. 예를 들어 IO 패드(314) 전압이 제로에서부터 3.465 V (3.3V + 5% 허용오차)까지 변할 때, 3.465 V의 IO 패드(314) 전압의 값을 사용하여(여기에서
Figure 112014114399758-pat00016
은 대략 0.68 V로 가정한다) 수학식 1로부터 유도되는 것처럼, 제2 바이어스 전압 (208)의 최고값은 2.1V이다.
하나 이상의 실시예에서, IO 패드(314) 전압이 낮을때, Q1 (302)(제1 바이어스 전압 206이 제로)과 더불어 Q2 (304)는 턴 오프되어 멀티플렉서 블록(210)의 낮은 출력을 초래한다. 하나 이상의 실시예에서, IO 패드(314) 전압이 최고값으로 증가할 때, 제2 바이어스 전압(208) 또한 증가한다. 하나 이상의 실시예에 따르면, 제2 바이어스 전압(208)은 멀티플렉서 블록의 출력(210)이다. 하나 이상의 실시예에서, 멀티플렉서 블록의 출력(210)은 더 나아가서 전압 드롭 소자(316)의 공급을 통해서 IO 수신기의 공급 전압의 허용 상한값 내에 분명히 있도록 한다. 그러므로, 멀티플렉서 블록의 출력(210)은 전압 드롭 소자(316)에서의 드롭을 제2 바이어스 전압(208)에서 제한 것과 같다.
하나 이상의 실시예에서, 트랜지스터 구현(300)은 더 나아가 패스 MOS 트랜지스터 Q3 (306)를 포함한다. 하나 이상의 실시예에서, 멀티플렉서 블록(210)의 출력은 Q3 (306)의 게이트 (G) 단자에 인가된다. 하나 이상의 실시예에서, Q3 (306)의 드레인(D) 단자는 IO 패드(314) 전압 레벨에서 유지되고, Q3 (306)의 벌크 (B) 단자는 Vss (321)에서 유지된다.
하나 이상의 실시예에서, 허용 동작 모드에서 IO 패드 전압(314)이 낮을 때, Q3 (306)의 소스(S) 단자에서 취해지는 Q3 (306)의 출력(VOUT)(318)은 낮다. 하나 이상의 실시예에서, IO 패드 전압(314)이 증가할 때, Q3 (306)은 턴 온되고, 이것은 VOUT (318)이 Q3 (306)의 임계 전압에 의해 증가하거나 감소한 제1 바이어스 전압 (206)과 같아지도록 한다. 예를 들어서, Q3 (306)의 임계 전압이 -0.5 V 라고 가정하면, VDDIO (204)가 2.75 V 까지 증가하고 제1 바이어스 전압이 1.925 V 로 증가할 때, VOUT (318)은 2.425V와 같다. 하나 이상의 실시예에 따르면, Q3 (306)은 NMOS트랜지스터이거나 순수한 MOS 트랜지스터이다. 하나 이상의 실시예에 따르면, VOUT (318)은 IO 수신기의 동작 전압의 허용 상한값 내에 있다. 하나 이상의 실시예에 따르면, IO 패드(314) 전압이 제1 바이어스 전압(206)에서 Q3 (306)의 임계 전압을 제한 값 이상으로 증가한다고 해도, VOUT (318)는 IO 패드(314) 전압이 제1 바이어스 전압 (206)에서 Q3 (306)의 임계 전압을 제한 값과 같아지는 때의 값에 가까워지도록 클램핑된다. Q3 (306)의 임계 전압이 마이너스일 때 VOUT (318)는 제1 바이어스 전압(206)보다 커진다는 것에 주의한다.
하나 이상의 실시예에 따르면, 고장 안전 동작 모드(VDDIO (204)는 0 임)하에서, 제1 바이어스 전압(206)은 0에 가깝고, 제2 바이어스 전압(208)은, 예시적 수학식 1에서처럼, IO 패드(314) 전압의 변화에 따라 변할 수 있다. 하나 이상의 실시예에 따르면, IO 패드(314) 전압이 낮을 때, VOUT (318) 또한 낮다. 하나 이상의 실시예에 따르면, IO 패드(314) 전압이 증가할 때, VOUT (318) 또한, 마이너스/플러스인 Q3 (306)의 임계 전압에 의존하여, 멀티플렉서 블록의 출력(210)의 이상/이하로 Q3 (306)의 임계 전압만큼 증가/감소한다. 예를 들어, 앞에서 언급한 대로, (Q3 (306)의 임계 전압이 -0.5 V라고 가정했을 때) 멀티플렉서 블록의 출력(210)이 2.1 V로 증가하면 VOUT (318)은 2.6 V으로 증가한다. 하나 이상의 실시예에서, 전압 드롭 소자(316)는 전압 드롭을 위해 누설 경로(leakage path)를 제공한다. 그러므로, 하나 이상의 실시예에서, VOUT (318)은 더 감소될 수 있다.
전술된 예에서, VOUT (318)은 IO 수신기의 동작 전압의 상위 허용 한계 아래인 2.5 V 아래의 값으로 감소된다. 하나 이상의 실시예에서, 멀티플렉서 회로(200)의 트랜지스터 구현(300)은 표준 동작 모드, 허용 동작 모드, 고장 안전 동작 모드하에서 IO 패드(314) 전압과 IO 수신기 사이에 신뢰할 수 있는 인터페이스 접속을 제공한다.
하나 이상의 실시예에서, 전압 드롭 소자(316)는 MOS 트랜지스터 Q4 (308)을 포함하는데 이것의 소스(S) 단자는 다른 MOS트랜지스터 Q5 (310)의 드레인(D) 단자에 연결된다. 하나 이상의 실시예에서, Q4 (308) 의 게이트(G) 단자와 드레인(D) 단자는 제2 바이어스 전압 (208)에 연결된다. 하나 이상의 실시예에서, Q4 (308)의 벌크(B) 단자와 Q5 (310)의 소스(S) 단자는 제2 공급 전압(VSS)(312)에서 유지된다. 하나 이상의 실시예에서, Q5 (310)의 게이트(G) 단자는 제1 바이어스 전압(206)에서 유지된다. 하나 이상의 실시예에서, Q4 (308)의 소스(S) 단자와 Q5 (310)의 드레인(D) 단자는 둘다 Q2 (304)의 드레인(D) 단자에 연결된다. 하나 이상의 실시예에서, 부유 웰(Floating Well: FW) 회로의 출력은 Q5 (310)의 벌크(B) 단자에 연결된다. FW 의 출력은 보통 PMOS 트랜지스터에 연결되므로 Q5 (310)은 PMOS 트랜지스터이다. 도면3에서 보여주듯이 Q4 (308)은 NMOS 트랜지스터이다.
도면3에서 Q1 (302)는 NMOS 트랜지스터이고 Q2 (304)는 PMOS 트랜지스터이다. 당해 기술분야의 통상의 지식을 가진 자에게는 도면 3의 각 트랜지스터에서의 변형이 예시적 실시예의 범위 내에 있음이 명확할 것이다. 예를 들어, 통과 MOS 트랜지스터 Q3 (306)는 PMOS 트랜지스터(이 경우 임계 전압은 플러스임), 순수한 MOS 트랜지스터 또는 NMOS 트랜지스터를 사용하여 구현될 수 있다.
도면 4는 하나 이상의 실시예에 따라, 허용 동작 모드에서, 멀티플렉서 회로 (200)의 트랜지스터 구현(300)의 DC 특징을 보여주고 있다. 하나 이상의 실시예에서, x축(402)은 IO 패드(314) 전압이고, y축(404)는 전압 변수(V)이다. 도면4에서 보여주듯이 IO 패드(314) 전압이 낮을 때 VOUT (318)은 낮다. 하나 이상의 실시예에서, IO 패드(314) 전압이 증가하면, IO pad(314) 전압이 제1 바이어스 전압(206)에서 Q3 (306)의 임계 전압을 제한 값에 근접할 때까지 VOUT (318) 또한 증가하고, 그 후에 VOUT (318)는 그곳의 값 가까이에서 클램핑된다(도면4에서 값(406)에 클램핑됨). 도면4는 또한 멀티플렉서 블록의 출력(210)이 제1 바이어스 전압(406)에서 일정하다는 것을 보여준다.
도면5는 하나 이상의 실시예에 따라, 고장 안전 동작 모드에서 멀티플렉서 회로(200)의 트랜지스터 구현(300)의 DC 특징을 보여준다. 하나 이상의 실시예에서, x축(502)는 IO 패드(314) 전압이고, y축(504)는 전압 변수(V) 이다. 앞에서 언급한 대로, VDDIO (204)는 고장 안전의 경우에 0이다. 하나 이상의 실시예에서, 도면 5에서 보여주듯이, IO 패드(314) 전압이 낮을 때, 멀티플렉서 블록(210)의 출력 또한 낮다. 하나 이상의 실시예에서, 도면5에 도시되고 앞에서 언급한 것처럼, IO 패드(314) 전압이 증가하면, 멀티플렉서 블록의 출력(210)은 제2 바이어스 전압 (208)의 증가로부터 유도된다. 하나 이상의 실시예에서, 도면5에 도시되고 앞에서 언급한 것처럼, VOUT(318)은 멀티플렉서 블록의 출력(210)에서 Q3 (306)의 임계 전압을 제한 것과 같다.
하나 이상의 실시예에 따라, 도면 6은 허용 동작 모드에서, 멀티플렉서 회로(200)의 트랜지스터 구현(300)의 과도 특성(transient characteristics)을 보여준다. 하나 이상의 실시예에서, x축은 시간(t)(602)을 의미하고, y축(604)는 전압 변수(V)를 가리킨다. 하나 이상의 실시예에서, IO 패드(314) 전압이 제1바이어스 전압(206)보다 높은 값에서 0으로 그리고 0에서 제1바이어스 전압 206보다 높은 값으로 스위칭될 때, 멀티플렉서 블록의 출력(210)은 제1 바이어스 전압(206)에서 일정하게 유지된다. 하나 이상의 실시예에서, VOUT (318)는 그것이 제1 바이어스 전압(206)에서 Q3 (306)의 임계 전압을 제한 값과 같아질 때까지 IO패드(314) 전압 을 밀접하게 따르고, 그 이후에 그곳의 값에서 클램핑된다. 하나 이상의 실시예에서, 도면 6에서 보여주듯이, IO 패드 (314)전압이 최고값에서 0로 스위칭되면, VOUT (318)은 0가 될 때까지 IO 패드(314) 전압에 밀접하게 따른다.
하나 이상의 실시예에서, 도면7은 고장 안전 동작 모드에서, 멀티플렉서 회로(200)의 트랜지스터 구현(300)의 과도 특성을 보여준다. 하나 이상의 실시예에서, x축은 시간(t)(702)을 의미하고, y축(704)는 전압 변수(V)를 가리킨다. 하나 이상의 실시예에서, IO 패드(314) 전압이 0에서 그곳의 최고값으로 그리고 최고값에서 0으로 스위칭되면, 멀티플렉서 불록의 출력(210)은 제2 바이어스 전압(208)으로부터 유도된다. 하나 이상의 실시예에서, 앞에서 언급한 대로, 도면 7에서 보여주듯이, VOUT (318)은 멀티플렉서 블록의 출력(210)으로부터 유도되는데, 멀티플렉서 블록(210)의 출력에서 Q3 (306)의 임계 전압을 제한 것이다.
하나 이상의 실시예에서, 도면 8은 IO 수신기와 인터페이스될 출력 전압을 유도하는 방법을 포함하는 동작을 상세하게 나타낸 처리 흐름도이다. 하나 이상의 실시예에서, 동작(802)는 제1 바이어스 전압(206)이 공급 전압(VDDIO)(204)으로부터 IO 수신기의 동작 전압의 허용 상한값 내에 있도록 제어 가능하게 생성되는 것을 포함한다. 하나 이상의 실시예에서, 동작(804)은 IO 패드(IO 패드(314) 전압)를 통해 인가된 외부 전압으로부터 제2 바이어스 전압(208)이 제어 가능하게 생성되는 것을 포함한다. 하나 이상의 실시예에서, 제2 바이어스 전압(208)은 IO 수신기의 동작 전압의 허용 상한값 안에 있다.
하나 이상의 실시예에서, 정상 상태와 허용 상태하에서, 동작(806)은 제1 바이어스 전압(206)으로부터 출력전압을 유도하는 것을 포함한다. 하나 이상의 실시예에서, 허용 상태는 IO 패드를 통해 인가된 외부 전압이 제로에서부터 공급 전압보다 높은 값까지 변화하는 동작 모드이다. 하나 이상의 실시예에서, 동작(808)은 고장 안전 상태에서 제2 바이어스 전압(208)으로부터 출력전압이 유도되는 것을 포함한다. 하나 이상의 실시예에서, 고장 안전 상태는 공급전압이 제로인 동작 모드이다.
도면9는 하나 이상의 실시예에 따른 집적 회로(IC) 시스템(900)을 보여준다. 하나 이상의 실시예에서, 멀티플렉서 회로(200)는, IO 수신기의 입력 전압이 IO 수신기(908)의 동작전압의 허용 상한값(예:2.5 V) 내에 있도록, IO 패드(902)의 높은 전압(예: 3.465 V)을 IO 수신기(908)와 신뢰 가능하게 인터페이스할 수 있다.
비록 특정 실시예를 참고하여 실시예들을 설명하긴 하였으나, 다양한 실시예의 더 넓은 범위 및 정신을 벗어나지 않고 이들 실시예들에 다양한 수정 및 변형이 있을 수 있음은 분명한 것이다. 예를 들어, 동작 전압 및/또는 외부 전압의 변동폭은 예시적 실시예들의 범위 이내에 있다. 또한, 예를 들면, 본 명세서에 서술된 다양한 디바이스들 및 모듈들은 하드웨어 회로(예를 들어, CMOS 기반 로직 회로), 펌웨어, 소프트웨어 또는 하드웨어, 펌웨어 및 소프트웨어의 연결(예를 들어, 머신 판독가능한 매체에 포함)을 사용하여 동작할 수 있다. 예를 들어, 트랜지스터, 논리 게이트 및 전자 회로(예를 들어, 주문형 반도체(ASIC) 회로 및/또는 디지털 신호 프로세서(DSP) 회로)를 사용하여 구현될 수도 있다.
또한, 본 명세서에 개시된 다양한 동작, 처리 및 방법들은 데이터 처리 시스템(예를 들어, 컴퓨터 장치)과 호환되는 머신 판독가능한 매체 및/또는 머신 접속 가능한 매체에서 구현될 수도 있으며, 어떠한 주문(예를 들어, 다양한 동작을 얻기 위한 방법들을 사용하는 것도 포함)으로 구현될 수도 있다. 따라서, 본 명세서 및 도면은 예시적인 것으로 간주되며 한정되는 것이 아니다.

Claims (20)

  1. 집적회로 시스템에서 다양한 전압 레벨 요구 사이에서의 인터페이싱을 위한 방법으로서,
    입력/출력(IO) 수신기의 동작 전압의 허용 상한값 내에 있도록 공급 전압으로부터 제1 바이어스 전압을 생성하는 단계와,
    IO 패드를 통해 인가된 외부 전압으로부터, 상기 IO 수신기의 동작 전압의 허용 상한값 내에 있는 제2 바이어스 전압을 생성하는 단계와,
    정상 상태 및 허용 상태 동안에는 상기 제1 바이어스 전압으로부터 출력 전압을 유도하는 단계－상기 허용 상태는 상기 IO 패드를 통해 인가된 상기 외부 전압이 제로에서부터 상기 공급 전압보다 더 높은 값으로 변화하는 동작 모드이고, 상기 정상 상태는 상기 IO 패드를 통해 인가된 상기 외부 전압이 제로에서부터 상기 공급 전압과 같은 값으로 변화하는 동작 모드이며, 상기 공급 전압은 상기 정상 상태 및 상기 허용 상태 동안 존재함－와,
    상기 공급 전압이 제로가 되는 동작 모드인 고장 안전 상태(a failsafe condition) 동안에는 상기 제2 바이어스 전압으로부터 상기 출력 전압을 유도하는 단계와,
    상태에 기초하여 상기 제1 바이어스 전압과 상기 제2 바이어스 전압 중 하나를 출력하도록 상기 제1 바이어스 전압 및 상기 제2 바이어스 전압을 다중화하는 단계를 포함하되,
    상기 다중화하는 단계는,
    멀티플렉서 블록의 제1 트랜지스터의 비-게이트 단자에서 상기 제1 바이어스 전압을 수신하는 단계와,
    상기 멀티플렉서 블록의 제2 트랜지스터의 비-게이트 단자에서 상기 제2 바이어스 전압을 수신하는 단계－상기 제2 트랜지스터는 상기 제1 트랜지스터 및 상기 제2 트랜지스터의 각각의 다른 비-게이트 단자를 통해 상기 제1 트랜지스터에 연결됨－와,
    상기 제1 트랜지스터의 게이트 단자 및 상기 제2 트랜지스터의 게이트 단자의 각각에서 상기 공급 전압을 수신하는 단계를 포함하는
    방법.
  2. 제 1 항에 있어서,
    상기 공급 전압의 일부(a fraction)를 상기 제1 바이어스 전압으로서 생성하는 단계를 포함하는
    방법.
  3. 제 1 항에 있어서,
    적어도 하나의 능동 소자의 임계 전압만큼 상기 IO 패드를 통해 인가된 상기 외부 전압을 감소시킴으로서 상기 제2 바이어스 전압을 생성하는 단계를 포함하는
    방법.
  4. 제 1 항에 있어서,
    상기 제1 바이어스 전압과 상기 제2 바이어스 전압 중 하나를 출력하도록 상기 제1 바이어스 전압 및 상기 제2 바이어스 전압을 다중화하는 단계는 상기 공급 전압의 존재와 부존재 중 대응하는 하나에 기초하고, 상기 제1 트랜지스터는 제1 MOS 트랜지스터이고, 상기 제2 트랜지스터는 제2 MOS 트랜지스터인
    방법.
  5. 삭제
  6. 제 4 항에 있어서,
    상기 제1 MOS 트랜지스터의 벌크 단자에 제2 공급 전압을 연결시키는 단계와,
    상기 제2 MOS 트랜지스터의 소스 단자와 드레인 단자 중 상기 제2 바이어스 전압을 수신하지 않는 한 단자를 상기 제2 MOS 트랜지스터의 벌크 단자와 연결시키는 단계와,
    상기 제1 MOS 트랜지스터의 소스 단자와 드레인 단자 중 상기 제1 바이어스 전압을 수신하지 않는 한 단자를 상기 제2 MOS 트랜지스터의 소스 단자와 드레인 단자 중 상기 제2 바이어스 전압을 수신하지 않는 한 단자와 연결시키는 경로를 통해서, 상기 정상 상태 및 상기 허용 상태 동안의 상기 제1 바이어스 전압과 상기 고장 안전 상태 동안의 상기 제2 바이어스 전압 중 하나로부터 상기 다중화하는 단계의 출력을 유도하는 단계를 더 포함하는
    방법.
  7. 제 6 항에 있어서,
    상기 다중화하는 단계의 출력을 패스 MOS 트랜지스터(a pass MOS transistor)의 게이트 단자에 인가하는 단계와,
    상기 패스 MOS 트랜지스터의 소스 단자와 드레인 단자 중 한 단자를 상기 IO 패드를 통해 인가된 상기 외부 전압과 연결시키는 단계와,
    상기 패스 MOS 트랜지스터의 벌크 단자를 상기 제2 공급 전압과 연결시키는 단계와,
    상기 패스 MOS 트랜지스터의 소스 단자와 드레인 단자 중 상기 IO 패드를 통해 인가된 상기 외부 전압과 연결되지 않은 한 단자로부터의 출력으로서, 상기 다중화하는 단계의 출력으로부터 상기 출력 전압을 유도하는 단계를 더 포함하는
    방법.
  8. 제 7 항에 있어서,
    상기 다중화하는 단계의 출력으로부터 유도된 상기 출력 전압을 상기 IO 수신기와 인터페이스시키는 단계를 더 포함하는
    방법.
  9. 제 7 항에 있어서,
    상기 제2 바이어스 전압을 위한 누설 경로를 제공함으로써, 상기 다중화하는 단계의 출력으로부터 유도된 상기 출력 전압이 상기 IO 수신기의 동작 전압의 허용 상한값 내에 있도록 보장하는 단계를 더 포함하는
    방법.
  10. 멀티플렉서 블록을 포함하는 회로로서,
    상기 멀티플렉서 블록은,
    공급 전압으로부터 생성된 제1 바이어스 전압 및 IO 패드를 통해 인가된 외부 전압으로부터 생성된 제2 바이어스 전압을 수신하도록 구성되고－상기 제1 바이어스 전압 및 상기 제2 바이어스 전압은 IO 수신기의 동작 전압의 허용 상한값 내에 있음－,
    자신의 비-게이트 단자에서 상기 제1 바이어스 전압을 수신하도록 구성된 제1 트랜지스터를 포함하고, 자신의 비-게이트 단자에서 상기 제2 바이어스 전압을 수신하도록 구성된 제2 트랜지스터를 포함하고－상기 제2 트랜지스터는 상기 제1 트랜지스터 및 상기 제2 트랜지스터의 각각의 다른 비-게이트 단자를 통해 상기 제1 트랜지스터에 연결되고, 상기 제 1 트랜지스터의 게이트 단자 및 상기 제2 트랜지스터의 게이트 단자의 각각은 상기 공급 전압을 수신하도록 구성됨－,
    상기 공급 전압의 존재와 부존재 중 대응하는 하나에 기초하여, 정상 상태 및 허용 상태 동안의 상기 제1 바이어스 전압과 고장 안전 상태 동안의 상기 제2 바이어스 전압에 기초한 출력 중 하나를 출력하도록 구성되고,
    상기 허용 상태는 상기 IO 패드를 통해 인가된 상기 외부 전압이 제로에서부터 상기 공급 전압보다 더 높은 값으로 변화하는 동작 모드이고, 상기 정상 상태는 상기 IO 패드를 통해 인가된 상기 외부 전압이 제로에서부터 상기 공급 전압과 같은 값으로 변화하는 동작 모드이며, 상기 공급 전압은 상기 정상 상태 및 상기 허용 상태 동안 존재하고,
    상기 고장 안전 상태는 상기 공급 전압이 제로인 동작 모드인
    회로.
  11. 제 10 항에 있어서,
    상기 제1 바이어스 전압은 상기 공급 전압의 일부이며,
    상기 제2 바이어스 전압은 적어도 하나의 능동 소자의 임계 전압만큼 감소된 상기 IO 패드를 통해 인가된 상기 외부 전압과 동일한
    회로.
  12. 삭제
  13. 제 10 항에 있어서,
    상기 제1 트랜지스터는 자신의 소스 단자와 드레인 단자 중 한 단자에서 상기 제1 바이어스 전압을 수신하도록 구성된 제1 MOS 트랜지스터이고,
    상기 제2 트랜지스터는 자신의 소스 단자와 드레인 단자 중 한 단자에서 상기 제2 바이어스 전압을 수신하도록 구성된 제2 MOS 트랜지스터이고,
    상기 제1 MOS 트랜지스터의 벌크 단자는 제2 공급 전압과 연결되도록 구성되고,
    상기 제2 MOS 트랜지스터의 소스 단자와 드레인 단자 중 상기 제2 바이어스 전압을 수신하도록 구성되지 않은 한 단자는 상기 제2 MOS 트랜지스터의 벌크 단자와 연결되도록 구성되며,
    상기 멀티플렉서 블록의 출력은, 상기 제1 MOS 트랜지스터의 소스 단자와 드레인 단자 중 상기 제1 바이어스 전압을 수신하도록 구성되지 않은 한 단자와 상기 제2 MOS 트랜지스터의 소스 단자와 드레인 단자 중 상기 제2 바이어스 전압을 수신하도록 구성되지 않은 한 단자를 연결하도록 구성된 경로로부터 유도되는
    회로.
  14. 제 13 항에 있어서,
    자신의 게이트 단자에서 상기 멀티플렉서 블록의 출력을 수신하도록 구성된 패스 MOS 트랜지스터를 더 포함하되,
    상기 패스 MOS 트랜지스터의 소스 단자와 드레인 단자 중 한 단자는 상기 IO 패드를 통해 인가된 상기 외부 전압과 연결되도록 구성되고,
    상기 패스 MOS 트랜지스터의 벌크 단자는 상기 제2 공급 전압과 연결되도록 구성되며,
    상기 패스 MOS 트랜지스터의 소스 단자와 드레인 단자 중 상기 IO 패드를 통해 인가된 상기 외부 전압과 연결되도록 구성되지 않은 한 단자로부터 출력 전압이 유도되는
    회로.
  15. 제 14 항에 있어서,
    상기 패스 MOS 트랜지스터의 소스 단자 및 드레인 단자 중 상기 IO 패드를 통해 인가된 상기 외부 전압과 연결되도록 구성되지 않은 한 단자로부터 유도된 상기 출력 전압은 상기 IO 수신기와 인터페이스되는
    회로.
  16. 제 14 항에 있어서,
    상기 패스 MOS 트랜지스터의 소스 단자와 드레인 단자 중 상기 IO 패드를 통해 인가된 상기 외부 전압과 연결되도록 구성되지 않은 한 단자로부터 유도된 상기 출력 전압이 상기 IO 수신기의 동작 전압의 허용 상한값 내에 있음을 보장하도록 상기 제2 바이어스 전압을 위한 누설 경로를 더 포함하는
    회로.
  17. 집적회로의 IO 패드와,
    IO 수신기와,
    상기 집적회로의 IO 패드와 상기 IO 수신기를 인터페이스하도록 구성된 IO 인터페이스 회로를 포함하되,
    상기 IO 인터페이스 회로는 제10항, 제11항, 제13항 내지 제16항 중 어느 한 항에 청구된 회로를 포함하는
    집적회로 시스템.
  18. 삭제
  19. 삭제
  20. 삭제
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110102046A1 (en) * 2009-10-31 2011-05-05 Pankaj Kumar Interfacing between differing voltage level requirements in an integrated circuit system
US7834653B1 (en) * 2009-10-31 2010-11-16 Lsi Corporation Failsafe and tolerant driver architecture and method
US9391618B2 (en) * 2014-08-06 2016-07-12 Broadcom Corporation High voltage fail-safe IO design using thin oxide devices
CN104601162B (zh) * 2014-12-01 2018-03-06 深圳市芯海科技有限公司 一种可复用的数字输入输出接口电路
CN113938151B (zh) * 2021-09-06 2022-11-04 上海顺久电子科技有限公司 一种应用于io接收器的接收电路、io接收器和芯片

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1984003185A1 (en) * 1983-02-07 1984-08-16 Motorola Inc Substrate bias control circuit and method
JPH02252315A (ja) * 1989-03-27 1990-10-11 Nec Corp 半導体集積回路用入力バッファ回路
US6768618B1 (en) * 2002-08-01 2004-07-27 Cypress Semiconductor, Corp. Input gate protection circuit and method

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2671787B2 (ja) * 1993-12-24 1997-10-29 日本電気株式会社 出力バッファ回路
US5576635A (en) 1995-02-14 1996-11-19 Advanced Micro Devices, Inc. Output buffer with improved tolerance to overvoltage
SG83670A1 (en) * 1997-09-02 2001-10-16 Oki Techno Ct Singapore A bias stabilization circuit
US6014039A (en) * 1998-04-28 2000-01-11 Lucent Technologies Inc. CMOS high voltage drive output buffer
KR100292408B1 (ko) * 1999-03-04 2001-06-01 윤종용 고 전압 톨러런트 인터페이스 회로
US6300800B1 (en) 1999-11-24 2001-10-09 Lsi Logic Corporation Integrated circuit I/O buffer with series P-channel and floating well
US6859074B2 (en) 2001-01-09 2005-02-22 Broadcom Corporation I/O circuit using low voltage transistors which can tolerate high voltages even when power supplies are powered off
US7071764B1 (en) 2002-07-26 2006-07-04 National Semiconductor Corporation Back-drive circuit protection for I/O cells using CMOS process
US6927602B2 (en) 2003-07-25 2005-08-09 Industrial Technology Research Institute Mixed-voltage CMOS I/O buffer with thin oxide device and dynamic n-well bias circuit
JP4568096B2 (ja) 2004-11-25 2010-10-27 Ｏｋｉセミコンダクタ株式会社 入出力回路
US7763940B2 (en) 2004-12-15 2010-07-27 Sofics Bvba Device having a low-voltage trigger element
JP4660251B2 (ja) * 2005-03-31 2011-03-30 東芝マイクロエレクトロニクス株式会社 入力回路
US7477075B2 (en) 2006-05-05 2009-01-13 International Business Machines Corporation CMOS output driver using floating wells to prevent leakage current
US7459961B2 (en) * 2006-10-31 2008-12-02 Avago Technologies Wireless Ip (Singapore) Pte. Ltd. Voltage supply insensitive bias circuits
US7633321B2 (en) 2007-07-24 2009-12-15 Infineon Technologies Ag Driver circuit; electronic circuit having driver circuit and corresponding method
US7813093B2 (en) * 2008-02-15 2010-10-12 Analog Devices, Inc. Output driver with overvoltage protection

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1984003185A1 (en) * 1983-02-07 1984-08-16 Motorola Inc Substrate bias control circuit and method
KR840008097A (ko) * 1983-02-07 1984-12-12 빈센트 제이, 라우너 기판 바이어스 전압제어회로 및 방법
JPH02252315A (ja) * 1989-03-27 1990-10-11 Nec Corp 半導体集積回路用入力バッファ回路
US6768618B1 (en) * 2002-08-01 2004-07-27 Cypress Semiconductor, Corp. Input gate protection circuit and method

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