CN113938151B - 一种应用于io接收器的接收电路、io接收器和芯片 - Google Patents

Abstract

本发明公开了一种应用于IO接收器的接收电路、IO接收器和芯片，用以解决IO接收器对输入电压进行限高处理时，会造成相关接口协议不匹配，产品适用性差的问题。本发明当IO电源电压不在预设范围内时，逻辑调整电路在偏置电压、IO电源电压、第一控制电压和第二控制电压的控制下，输出等于初级输入端口电压的次级输入端口电压，接收子电路输入次级输入端口电压，并在偏置电压和IO电源电压的控制下，输出目标电压。由于IO电源电压不在预设范围内，逻辑调整电路对初级输入端口电压进行逻辑调整后，输出的次级输入端口电压等于初级输入端口电压，从而可以不损失高压电源下的输入逻辑高的电平裕度，匹配相关接口协议，提高产品适用性。

Description

一种应用于IO接收器的接收电路、IO接收器和芯片

技术领域

本发明涉及电子电路技术领域，特别涉及一种应用于IO接收器的接收电路、IO接收器和芯片。

背景技术

在电路系统中，在芯片中，用于与其他芯片进行通信的电路称为输入输出(InputOutput，IO)电路。在IO电路中，用于向所在的芯片输入信号的电路称为IO接收器，IO接收器输入外部信号的接口称为输入端口。

IO接收器通常包括接收电路，接收电路接收到输入信号(输入电压)后，将输入信号转换成目标信号(目标电压)。

对于低压工艺下的芯片，根据产品特性，很多情况下接收电路需兼容高压的电源和端口电压。由于接收电路中器件本身无法耐高压，相关电路结构需要特殊处理以保证高压电源和高压端口通路下器件的可靠性。对于高低压电源应用兼容的IO电路，现有结构通常只支持端口电压不高于电源电压的情况，这限制了低压电源下，端口高压输入应用的兼容性。为保证器件不过压，通常需要对输入电压进行限高处理，然而，现有技术中对输入电压进行限高处理会损失高压电源下的输入逻辑高的电平裕度，造成相关接口协议不匹配，产品适用性较差。

发明内容

本发明提供一种应用于IO接收器的接收电路、IO接收器和芯片，用以解决现有技术中存在的对输入电压进行限高处理时，会损失高压电源下的逻辑高的电平裕度，造成相关接口协议不匹配，产品适用性差的问题。

第一方面，本发明实施例提供一种应用于IO接收器的接收电路，其包括：逻辑调整电路和接收子电路；

所述逻辑调整电路，用于当IO电源电压不在预设范围内时，输入初级输入端口电压，并在所述接收子电路的偏置电压、IO电源电压、第一控制电压和第二控制电压的控制下，输出的次级输入端口电压等于所述初级输入端口电压，其中，所述第一控制电压为与所述IO电源电压相关的电压，所述第二控制电压为所述初级输入端口电压和所述IO电源电压中的较高电压；

所述接收子电路，用于输入所述次级输入端口电压，并在所述偏置电压和所述IO电源电压的控制下，输出目标电压。

在一种可能的实现方式中，该接收电路还包括控制电路；

所述控制电路，用于控制所述第二控制电压为所述初级输入端口电压和所述IO电源电压中的较高电压，当所述IO电源电压不在所述预设范围内时，控制所述第一控制电压与所述IO电源电压相关。

在一种可能的实现方式中，所述控制电路还用于：

当所述IO电源电压在所述预设范围内时，控制所述第一控制电压随所述初级输入端口电压翻转。

所述逻辑调整电路还用于：

输入所述初级输入端口电压，并在所述偏置电压、所述IO电源电压、所述第一控制电压和所述第二控制电压的控制下，输出的次级输入端口电压的逻辑高电平小于所述IO电源电压。

在一种可能的实现方式中，所述逻辑调整电路包括逻辑电路和调整电路；

所述逻辑电路，用于在所述偏置电压、所述IO电源电压、所述第一控制电压和所述第二控制电压的控制下，输出第一逻辑电压和第二逻辑电压；

所述调整电路，用于在所述偏置电压、所述IO电源电压、所述第二控制电压、所述第一逻辑电压和所述第二逻辑电压的控制下，输出所述次级输入端口电压。

在一种可能的实现方式中，所述偏置电压包括NMOS管偏置电压和PMOS管偏置电压；所述逻辑电路包括第一逻辑电路和第二逻辑电路；

所述第一逻辑电路，用于在所述NMOS管偏置电压、所述IO电源电压、所述第一控制电压和所述第二控制电压的控制下，输出所述第一逻辑电压；

所述第二逻辑电路，用于在所述NMOS管偏置电压、所述PMOS管偏置电压、所述IO电源电压、所述第一控制电压和所述第二控制电压的控制下，输出所述第二逻辑电压。

在一种可能的实现方式中，所述第一逻辑电路包括第一PMOS管、第二PMOS管和第一NMOS管；

所述第一PMOS管的栅极与所述第二PMOS管的源极和所述第一NMOS管的源极连接，用于输入所述NMOS管偏置电压，所述第一PMOS管的源极与所述第二PMOS管的栅极连接，用于输入所述第一控制电压，所述第一PMOS管的漏极与所述第二PMOS管的漏极、所述第一NMOS管的漏极连接，用于输出所述第一逻辑电压，所述第一PMOS管的衬底与所述第二PMOS管的衬底连接，用于输入所述第二控制电压；

所述第一NMOS管的栅极用于输入所述IO电源电压，所述第一NMOS管的衬底与接地端连接。

在一种可能的实现方式中，所述第二逻辑电路包括第一反相器、第二NMOS管、第三NMOS管和第三PMOS管；

所述第一反相器的输入端用于输入所述PMOS管偏置电压，所述第一反相器的电源端与所述第二NMOS管的栅极、所述第三NMOS管的漏极和所述第三PMOS管的漏极连接，用于输入所述NMOS管偏置电压，所述第一反相器的接地端与所述第二NMOS管的衬底和所述第三NMOS管的衬底连接，用于与所述接地端连接，所述第一反相器的输出端与所述第三PMOS管的栅极连接；

所述第二NMOS管的漏极与所述第三NMOS管的栅极连接，用于输入所述第一控制电压，所述第二NMOS管的源极与所述第三NMOS管的源极和所述第三PMOS管的源极连接，用于输出所述第二逻辑电压；

所述第三PMOS管的衬底用于输入所述IO电源电压。

在一种可能的实现方式中，所述调整电路包括第二反相器、第四PMOS管、第五PMOS管、第四NMOS管和第五NMOS管；

所述第二反相器的输入端用于输入所述第一逻辑电压，所述第二反相器的电源端与第四NMOS管的栅极连接，用于输入所述IO电源电压，所述第二反相器的接地端用于输入所述第二逻辑电压，所述第二反相器的输出端与所述第四PMOS管的栅极连接；

所述第四PMOS管的衬底与所述第四PMOS管的源极和所述第五PMOS管的衬底连接，用于输入所述第二控制电压，所述第四PMOS管的漏极与所述第四NMOS管的漏极和所述第五PMOS管的栅极连接；

所述第四NMOS管的源极与所述第五NMOS管的栅极连接，用于输入所述NMOS管偏置电压，所述第四NMOS管的衬底与所述第五NMOS管的衬底和所述接地端连接；

所述第五PMOS管的源极与所述第五NMOS管的漏极连接，用于输入所述初级输入端口电压，所述第五PMOS管的漏极与所述第五NMOS管的源极连接，用于输出所述次级输入端口电压。

在一种可能的实现方式中，所述接收子电路包括第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第六NMOS管、第七NMOS管、第八NMOS管和第九NMOS管；

所述第六PMOS管的栅极与所述第七PMOS管的源极和所述第九PMOS管的栅极连接，用于输入所述PMOS管偏置电压，所述第六PMOS管的源极与所述第六NMOS管的漏极、所述第七PMOS管的栅极和所述第七NMOS管的栅极连接，用于输入所述次级输入端口电压，所述第六PMOS管的衬底与所述第七PMOS管的衬底、所述第八PMOS管的漏极、所述第八PMOS管的衬底和所述第九PMOS管的衬底连接，用于输入所述IO电源电压，所述第六PMOS管的漏极与所述第七PMOS管的漏极和所述第八PMOS管的栅极连接；

第八PMOS管的源极与所述第九PMOS管的漏极连接；

所述第九PMOS管的源极与所述第八NMOS管的漏极连接，用于输出所述目标电压；

所述第六NMOS管的栅极与所述第七NMOS管的漏极和第八NMOS管的栅极连接，用于输入所述NMOS管偏置电压，所述第六NMOS管的源极与所述第七NMOS管的源极和所述第九NMOS管的栅极连接，所述第六NMOS管的衬底与所述第七NMOS管的衬底、所述第八NMOS管的衬底、所述第九NMOS管的衬底和所述第九NMOS管的源极连接，用于与接地端连接；

所述第八NMOS管的源极与所述第九NMOS管的漏极连接。

第二方面，本发明实施例提供一种IO接收器，包括第一方面中任一所述的接收电路。

第三方面，本发明实施例提供一种芯片，包括第二方面中所述的IO接收器。

本发明有益效果如下：

本发明实施例中，当IO电源电压不在预设范围内时，逻辑调整电路输入初级端口电压，在偏置电压、IO电源电压、第一控制电压和第二控制电压的控制下，输出的次级输入端口电压等于初级输入端口电压，接收子电路输入次级输入端口电压，并在偏置电压和IO电源电压的控制下，输出目标电压，其中，第一控制电压与IO电源电压相关，第二控制电压为初级输入端口电压和IO电源电压中的较高电压。如果IO电源电压不在预设范围内，逻辑调整电路对初级输入端口电压进行逻辑调整后，输出的次级输入端口电压等于初级输入端口电压，从而可以不损失高压电源下的输入逻辑高的电平裕度，匹配相关接口协议，提高产品适用性。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简要介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为相关技术中一种接收电路的电路示意图；

图2为与相关技术中的接收电路对应的波形示意图；

图3为本发明实施例提供的一种应用于IO接收器的接收电路的结构示意图；

图4为本发明实施例提供的另一种应用于IO接收器的接收电路的结构示意图；

图5为本发明实施例提供的一种逻辑调整电路的结构示意图；

图6为本发明实施例提供的一种逻辑电路的电路示意图；

图7为本发明实施例提供的一种调整电路的电路示意图；

图8为本发明实施例提供的一种接收子电路的电路示意图；

图9为本发明实施例提供的一种波形示意图。

具体实施方式

为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步地详细描述，显然，所描述的实施例仅仅是本发明一部份实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

如图1所示，为现有技术中的一种应用于IO接收器的接收电路，该接收电路可支持分别在1.8V和3.3V电源下工作，输入端口电压V_PAD不高于IO电源电压VDDIO，IO器件为1.8V器件，即最高承受的电压为1.98V，图1中所示的器件都是1.8V的IO MOS管。

从图1中可以看出，该接收电路包括第十PMOS管、第十一PMOS管、第十二PMOS管、第十三PMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管和第十三NMOS管；

第十PMOS管MP10的栅极与第十一PMOS管MP11的源极和第十三PMOS管MP13的栅极连接，用于输入PMOS管偏置电压V_{BIAS_P}，第十PMOS管MP10的源极与第十NMOS管MN10的漏极、第十一PMOS管MP11的栅极和第十一NMOS管MN11的栅极连接，用于输入输入端口电压V_PAD，第十PMOS管MP10的衬底与第十一PMOS管MP11的衬底、第十二PMOS管MP12的漏极、第十二PMOS管MP12的衬底和第十三PMOS管MP13的衬底连接，用于输入IO电源电压VDDIO，第十PMOS管MP10的漏极与第十一PMOS管MP11的漏极和第十二PMOS管MP12的栅极连接；

第十二PMOS管MP12的源极与第十三PMOS管MP13的漏极连接；

第十三PMOS管MP13的源极与第十二NMOS管MN12的漏极连接，用于输出目标电压V_OUT；

第十NMOS管MN10的栅极与第十一NMOS管MN11的漏极和第十二NMOS管MN12的栅极连接，用于输入NMOS管偏置电压V_{BIAS_P}，第十NMOS管MN10的源极与第十一NMOS管MN11的源极和第十三NMOS管MN13的栅极连接，第十NMOS管MN10的衬底与第十一NMOS管MN11的衬底、第十二NMOS管MN12的衬底、第十三NMOS管MN13的衬底和第十三NMOS管MN13的源极连接，用于与接地端VSS连接；

第十二NMOS管MN12的源极与第十三NMOS管MN13的漏极连接。

其中，V_{BIAS_P}和V_{BIAS_N}分别为PMOS管和NMOS的偏置分压，即PMOS管偏置电压和NMOS管偏置电压。V_{PAD_P}为由MP10和MP11两个PMOS管输出的V_{BIAS_P}和V_PAD两者之间的较高电位，V_{PAD_N}为由MN10和MM11两个NMOS管输出的V_{BIAS_N}和V_PAD两者之间的较低电位。由MP12和MP13两个PMOS管以及MN12和MN13两个NMOS管组成的IO接收器的第一级输入电路，以保证器件没有过压的可靠性问题。

本发明中的两个偏置电压，可以通过芯片系统给出的IO电源模式标识信号(1.8V或3.3V)选通开关生成：当IO电源电压为1.8V时，V_{BIAS_P}为零电位，V_{BIAS_N}为IO电源电压；当IO电源电压为3.3V时，V_{BIAS_P}和V_{BIAS_N}为IO电源电压按一定比例的分压，以保证内部电路里IOPMOS和NMOS的功能和可靠性。

图2为如图1所述的现有方案的波形示意，端口输入电压V_PAD不高于IO电源电压VDDIO，V_PAD在0～VDDIO(电源电压)之间翻转。在1.8V IO电源电压下，V_{BIAS_P}下拉到0V，V_{BIAS_N}上拉到1.8V，V_{PAD_P}和V_{PAD_N}都在0～1.8V之间翻转，以提供充足的过驱动电压；在3.3V IO电源电压下，V_{BIAS_P}和V_{BIAS_N}分别被偏置到接近一半的IO电源电压的电平，V_{PAD_P}在V_{BIAS_P}～1.8V之间翻转，V_{PAD_N}在0～V_{BIAS_N}之间翻转，以保证足够的器件电压可靠性。

然而，在实际应用中，即便在1.8V IO电源电压下，端口输入电压由于对接芯片接口协议要求等因素，有3.3V IO电源电压输入的场景需求。但对于现有IO接收器结构来说，1.8V IO电源电压下的V_{BIAS_P}为0V，当V_PAD输入为3.3V时，图1中MP10的gate(栅极)和source(源极)之间，gate和drain(漏极)之间，以及MP11的gate和source之间直接承受了3.3V电压，超出了1.8V IO MOS管可承受的最高电压，造成了相应器件及电路的可靠性风险。

为了有效规避低IO电源电压下，端口输入电压为高电压的过压风险，同时又不损失高电压电源下的输入高电平裕度，本申请实施例引入了输入选择性限高的IO接收器输入级结构，即本申请实施例中的逻辑调整电路，当IO电源电压VDDIO不在预设范围内时，逻辑调整电路对输入的初级输入端口V_PAD进行调整后，输出的次级输入端口电压等于初级输入端口电压，从而可以不损失高压电源下的输入逻辑高的电平裕度，匹配相关接口协议，提高产品适用性。

如图3所示，为本发明实施例提供的一种应用于IO接收器的接收电路的结构示意图，该电路包括逻辑调整电路301和接收子电路302；

逻辑调整电路301，用于当IO电源电压VDDIO不在预设范围内时，输入初级输入端口电压V_PAD，并在接收子电路302的偏置电压V_BIAS、IO电源电压VDDIO、第一控制电压V_{TOL_CTRL}和第二控制电压V_NW的控制下，输出等于初级输入端口电压V_PAD的次级输入端口电压V_PAD1，其中，第一控制电压V_{TOL_CTRL}与IO电源电压VDDIO相关，第二控制电压V_NW为初级输入端口电压V_PAD和IO电源电压VDDIO中的较高电压；

接收子电路302，用于输入次级输入端口电压V_PAD1，并在偏置电压V_BIAS和IO电源电压VDDIO的控制下，输出目标电压V_OUT。

本发明实施例中，当IO电源电压不在预设范围内时，逻辑调整电路在偏置电压、IO电源电压、第一控制电压和第二控制电压的控制下，输出等于次级输入端口电压的次级输入端口电压，接收子电路输入次级输入端口电压，并在偏置电压和IO电源电压的控制下，输出目标电压，其中，第一控制电压与IO电源电压相关，第二控制电压为初级输入端口电压和IO电源电压中的较高电压。如果IO电源电压不在预设范围内，逻辑调整电路对初级输入端口电压进行逻辑调整后，输出的次级输入端口电压等于初级输入端口电压，从而可以不损失高压电源下的输入逻辑高的电平裕度，匹配相关接口协议，提高产品适用性。

其中，本发明实施例中的初级输入端口电压，即图1中的输入端口电压V_PAD，是由逻辑低电平和逻辑高电平翻转形成的，次级输入端口电压也是由逻辑低电平和逻辑高电平翻转形成的，逻辑低电平为0V；本发明实施例中的接收子电路的偏置电压，即图1中的接收电路的偏置电压，包括PMOS管偏置电压和NMOS管偏置电压。

本发明实施例中的第二控制电压V_NW，在任何场景下都为初级输入端口电压V_PAD和IO电源电压VDDIO中的较高电压，而第一控制电压V_{TOL_CTRL}会根据场景的不同进行改变，具体的，可以由控制电路进行控制。

本发明实施例中的预设范围，可以根据实际情况确定，比如，预设范围为0-1.8V，则当IO电源电压为3.3V时，初级输入端口电压经过逻辑调整电路的逻辑调整后，输出的次级输入端口电压等于初级输入端口电压，即次级输入端口电压的逻辑高电平等于初级输入端口电压的逻辑高电平。

如图4所示，为本发明实施例提供的另一种应用于IO接收器的接收电路的结构示意图，从图4中可以看出，该接收电路还可以包括控制电路401，控制电路401，用于控制第二控制电压V_NW为初级输入端口电压V_PAD和IO电源电压VDDIO中的较高电压，当IO电源电压VDDIO不在预设范围内时，控制第一控制电压V_{TOL_CTRL}与IO电源电压VDDIO相关。

在具体实施中，控制电路401还用于，当IO电源电压VDDIO在预设范围内时，控制第一控制电压V_{CTOL_CTRL}为与IO电源电压VDDIO随初级输入端口电压V_PAD翻转。

本发明实施例中的控制电路401可以为单片机，比如MCU(Microcontroller Unit，微控制单元)。

比如，IO电源电压VDDIO为1.8V，初级输入端口电压V_PAD在0-1.8V之间翻转时，即初级输入端口电压V_PAD的逻辑高电平为1.8V，第一控制电压V_{CTOL_CTRL}随初级输入端口电压V_PAD翻转，且在逻辑高电平处至少比初级输入端口电压V_PAD小一个IO MOS阈值电压Vth；再比如，IO电源电压VDDIO为1.8V，初级输入端口电压V_PAD在0-3.3V之间翻转时，第一控制电压V_{CTOL_CTRL}随初级输入端口电压V_PAD翻转，且逻辑高电平与初级输入端口电压V_PAD的逻辑高电平3.3V相同。

在实施中，在判断IO电源电压VDDIO和初级输入端口电压V_PAD的大小时，也可以由单片机进行判断，单片机获取IO电源电压VDDIO和初级输入端口电压V_PAD的逻辑高电平的大小，并进行比较，根据比较结果确定IO电源电压VDDIO和初级输入端口电压V_PAD的大小，再进行第一控制电压V_{CTOL_CTRL}的确定。

需要说明的是，由于PMOS管偏置电压V_{BIAS_P}与IO电源电压相关，因此第一控制电压V_{CTOL_CTRL}与IO电源电压相关。

在具体实施中，当IO电源电压VDDIO在预设范围内时，逻辑调整电路301还用于：输入初级输入端口电压V_PAD，并在偏置电压V_BIAS、IO电源电压VDDIO、第一控制电压V_{TOL_CTRL}和第二控制电压V_NW的控制下，输出的次级输入端口电压V_PAD1的逻辑高电平小于IO电源电压VDDIO。

比如，预设范围为0-1.8V，当IO电源电压为1.8V时，在预设范围内，初级输入端口电压经过逻辑调整电路的逻辑调整后，输出的次级输入端口电压的逻辑高电平小于IO电源电压，比如，小于一个Vth。

本发明实施例中，当IO电源电压VDDIO在预设范围内，对初级输入端口电压V_PAD进行逻辑调整，使输出的次级输入端口电压V_PAD1的逻辑高电平小于IO电源电压VDDIO，也就是对初级输入端口电压进行限高处理，防止过压输入时的器件可靠性的问题，输入逻辑高电平裕度的损失也很有限。

在具体实施中，如图5所示，本发明实施例提供的一种逻辑调整电路的结构示意图，逻辑调整电路301可以包括逻辑电路3011和调整电路3012；

逻辑电路3011，用于在偏置电压V_BIAS、IO电源电压VDDIO、第一控制电压V_{TOL_CTRL}和第二控制电压V_NW的控制下，第一逻辑电压PG_H和第二逻辑电压PG_L；

调整电路3012，用于在偏置电压V_BIAS、IO电源电压VDDIO、第二控制电压V_NW、第一逻辑电压PG_H和第二逻辑电压PG_L的控制下，输出次级输入端口电压V_PAD1。

逻辑调整电路可以对初级输出端口输入的电压进行逻辑调整，使输入到接收子电路的电压不会损坏器件，从而能够提高产品适用性。

本发明实施例提供的逻辑电路，如图6所示，可以包括第一逻辑电路30111和第二逻辑电路30112；

第一逻辑电路30111，用于在NMOS管偏置电压V_{BIAS_N}、IO电源电压VDDIO、第一控制电压V_{TOL_CTRL}和第二控制电压V_NW的控制下，输出第一逻辑电压PG_H；

第二逻辑电路30112，用于在NMOS管偏置电压V_{BIAS_N}、PMOS管偏置电压V_{BIAS_P}、IO电源电压VDDIO、第一控制电压V_{TOL_CTRL}和第二控制电压V_NW的控制下，输出第二逻辑电压PG_L。

逻辑电路输出的逻辑电压，作为调整电路的输入信号，用于调整初级输入端口电压V_PAD。

具体的，如图6所示，第一逻辑电路30111包括第一PMOS管MP1、第二PMOS MP2管和第一NMOS管MN1；

第一PMOS管MP1的栅极与第二PMOS管MP2的源极和第一NMOS管MN1的源极连接，用于输入NMOS管偏置电压V_{BIAS_N}，第一PMOS管MP1的源极与第二PMOS管MP2的栅极连接，用于输入第一控制电压V_{TOL_CTRL}，第一PMOS管MP1的漏极与第二PMOS管MP2的漏极、第一NMOS管MN1的漏极连接，用于输出第一逻辑电压PG_H，第一PMOS管MP1的衬底与第二PMOS管MP2的衬底连接，用于输入第二控制电压V_NW；

第一NMOS管MN1的栅极用于输入IO电源电压VDDIO，第一NMOS管MN1的衬底与接地端VSS连接。

第二逻辑电路30112可以包括第一反相器I0、第二NMOS管MN2、第三NMOS管MN3和第三PMOS管MP3；

第一反相器I0的输入端用于输入PMOS管偏置电压V_{BIAS_P}，第一反相器I0的电源端与第二NMOS管MN2的栅极、第三NMOS管MN3的漏极和第三PMOS管MP3的漏极连接，用于输入NMOS管偏置电压V_{BIAS_N}，第一反相器I0的接地端与第二NMOS管MN2的衬底和第三NMOS管MN3的衬底连接，用于与接地端VSS连接，第一反相器I0的输出端与第三PMOS管MP3的栅极连接；

第二NMOS管MN2的漏极与第三NMOS管MN3的栅极连接，用于输入第一控制电压V_{TOL_CTRL}，第二NMOS管MN2的源极与第三NMOS管MN3的源极和第三PMOS管MP3的源极连接，用于输出第二逻辑电压PG_L；

第三PMOS管MP3的衬底用于输入IO电源电压VDDIO。

如图7所示，为本发明实施例提供的一种调整电路的电路示意图，从图7中可以看出，调整电路3012可以包括第二反相器I1、第四PMOS管MP4、第五PMOS管MP5、第四NMOS管MN4和第五NMOS管MN5；

第二反相器I1的输入端用于输入第一逻辑电压PG_H，第二反相器I1的电源端与第四NMOS管MN4的栅极连接，用于输入IO电源电压VDDIO，第二反相器I1的接地端用于输入第二逻辑电压PG_L，第二反相器I1的输出端与第四PMOS管MP4的栅极连接；

第四PMOS管MP4的衬底与第四PMOS管MP4的源极和第五PMOS管MP5的衬底连接，用于输入第二控制电压V_NW，第四PMOS管MP4的漏极与第四NMOS管MN4的漏极和第五PMOS管MP5的栅极连接；

第四NMOS管MN4的源极与第五NMOS管MN5的栅极连接，用于输入NMOS管偏置电压V_{BIAS_N}，第四NMOS管MN4的衬底与第五NMOS管MN5的衬底和接地端VSS连接；

第五PMOS管MP5的源极与第五NMOS管MN5的漏极连接，用于输入初级输入端口电压V_PAD，第五PMOS管MP5的漏极与第五NMOS管MN5的源极连接，用于输出次级输入端口电压V_PAD1。

本发明实施例中的接收子电路和现有技术中的接收电路的结构基本相同，不同的是，现有技术中的接收电路直接接收输入端口的电压，本发明实施例中的接收子电路接收的是经过逻辑调整电路对接收端口的电压进行调整后的电压。将接收子电路的结构设计成和现有技术中的接收电路的结构相同，可以使现有结构具有很好的兼容。

如图8所示，为本发明实施例提供的一种接收子电路的电路示意图，从图8中可以看出，接收子电路302可以包括第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8、第九PMOS管MP9、第六NMOS管MN6、第七NMOS管MN7、第八NMOS管MN8和第九NMOS管MN9；

第六PMOS管MP6的栅极与第七PMOS管MP7的源极和第九PMOS管MP9的栅极连接，用于输入PMOS管偏置电压，第六PMOS管的源极与第六NMOS管MN6的漏极、第七PMOS管MP7的栅极和第七NMOS管MN7的栅极连接，用于输入所述次级输入端口电压，所述第六PMOS管的衬底与所述第七PMOS管MP7的衬底、所述第八PMOS管MP8的漏极、所述第八PMOS管MP8的衬底和所述第九PMOS管MP9的衬底连接，用于输入所述IO电源电压，所述第六PMOS管的漏极与所述第七PMOS管MP7的漏极和所述第八PMOS管MP8的栅极连接；

第八PMOS管MP8的源极与第九PMOS管MP9的漏极连接；

第九PMOS管MP9的源极与第八NMOS管MN8的漏极连接，用于输出目标电压；

第六NMOS管MN6的栅极与第七NMOS管MN7的漏极和第八NMOS管MN8的栅极连接，用于输入NMOS管偏置电压，第六NMOS管MN6的源极与第七NMOS管MN7的源极和第九NMOS管MN9的栅极连接，第六NMOS管MN6的衬底与第七NMOS管MN7的衬底、第八NMOS管MN8的衬底、第九NMOS管MN9的衬底和第九NMOS管MN9的源极连接，用于与接地端连接；

第八NMOS管MN8的源极与第九NMOS管MN9的漏极连接。

为了便于理解，下面结合图6和图7，以及图9所示的波形图，分三种场景对本发明实施例进行说明。三种场景分别为场景一：1.8V IO电源电压下，初级输入端口电压为0～VDDIO(1.8V)；场景二：1.8V IO电源电压下，初级输入端口电压为0V～3.3V；场景三：3.3VIO电源电压下，初级输入端口电压为0～VDDIO(3.3V)。

需要说明的是，上述场景一和场景三为非过压输入，即初级输入端口电压的逻辑高电平等于IO电源电压，场景二为过压输入，即初级输入端口电压的逻辑高电平大于IO电源电压。在场景一和场景二中，IO电源电压为1.8V，在预设范围内，在场景三中，IO电源电压为3.3V，不在预设范围内，因此，对场景一和场景二中的初级输入端口电压进行逻辑调整后，输出的次级输入端口电压为逻辑高电平小于IO电源电压的电压，对场景三中的初级输入端口电压进行逻辑调整后，输出的次级输入端口电压等于初级输入端口电压。

下面对三种场景进行详细说明。

场景一：IO电源电压为1.8V，初级输入端口电压为0～VDDIO(1.8V)。

在1.8V IO电源电压下，当初级输入端口电压V_PAD在0～VDDIO(1.8V)之间翻转时，如图9左边部分所示，V_{TOL_CTRL}跟随V_PAD翻转，逻辑低电平为0V，逻辑高电平小于1.8V-Vth(保证1.8V下IO MOS gate导通)。V_NW是V_PAD和VDDIO两者之间的较高电位，在此情况下是1.8V。图6中，PG_H由MP1和MP2两个PMOS管输出V_{BIAS_N}和V_{TOL_CTRL}两者之间的较高电位，PG_L由MN2和MM3两个NMOS管输出V_{BIAS_N}和V_{TOL_CTRL}两者之间的较低电位。由于此时的V_{BIAS_N}为VDDIO(1.8V)，PG_H即传递了V_{BIAS_N}信号，PG_L即传递了V_{TOL_CTRL}信号，如图9左边部分所示。

图6中，MN1的gate(VDDIO)不大于PG_H或V_{BIAS_N}，因此MN1在此时截止。由于此时的V_{BIAS_P}为0V，由V_{BIAS_P}作为输入，V_{BIAS_N}作为电源，VSS作为地的反相器I0的输出V_{BIAS_P_B}为1.8V(跟随V_{BIAS_N})，作为MP3的gate不小于PG_L或V_{BIAS_N}，因此MP3在此时截止。

结合图7，由PG_H作为输入，VDDIO作为电源，PG_L作为地的反相器I1的输出PG0为逻辑低，即传递了PG_L，此时MP4导通，PG1即传递了V_NW信号，与此同时，MN4的gate(VDDIO)不大于PG1或V_{BIAS_N}，因此MN4在此时截止。PG0和PG1的波形如图9左边部分所示。由于MP5的gate(PG1)不小于V_PAD，因此MP5在此时截止。V_PAD经由MN5传输0～(1.8V-V_{th_MN5})的信号(V_{PAD_1})到接收器内部，如图9左边部分所示。

从图9中可以看出，该实施例中V_PAD1为比V_PAD小一个Vth的电压，其中Vth为MN5的阈值电压。

场景二：IO电源电压为1.8V，初级输入端口电压为0V～3.3V。

在1.8V IO电源电压下，当初级输入端口电压V_PAD在0～3.3V之间翻转时，如图9中间部分所示，V_{TOL_CTRL}跟随V_PAD翻转，逻辑低电平为0V，逻辑高电平3.3V(V_PAD的高电平)。V_NW是V_PAD和VDDIO两者之间的更高电位，在此情况下是在1.8V(VDDIO)和3.3V(V_PAD的高电平)之间翻转。图6中，PG_H由MP1和MP2两个PMOS管输出V_{BIAS_N}和V_{TOL_CTRL}两者之间的较高电位，PG_L由MN5和MM6两个NMOS输出V_{BIAS_N}和V_{TOL_CTRL}两者之间的较低电位。由于此时的V_{BIAS_N}为VDDIO(1.8V)，PG_H在1.8V(V_{BIAS_N})和3.3V(V_{TOL_CTRL}的高电平)之间翻转，PG_L在1.8V(V_{BIAS_N})和0V(V_{TOL_CTRL}的低电平)之间翻转，如图9中间部分所示。图6中，MN1的gate(VDDIO)不大于PG_H或V_{BIAS_N}，因此MN1在此时截止。由于此时的V_{BIAS_P}为0V，由V_{BIAS_P}作为输入，V_{BIAS_N}作为电源，VSS作为地的反相器I0的输出V_{BIAS_P_B}为1.8V(跟随V_{BIAS_N})，作为MP3的gate不小于PG_L或V_{BIAS_N}，因此MP3在此时截止。

结合图7，由PG_H作为输入，VDDIO作为电源，PG_L作为地的反相器I1的输出PG0为逻辑低，即传递了PG_L，此时MP4导通，PG1即传递了V_NW信号，与此同时，MN4的gate(VDDIO)不大于PG1或V_{BIAS_N}，因此MN4在此时截止。PG0和PG1的波形如图9中间部分所示。由于打开的MP4使PG1及时跟随了V_NW信号，即也及时跟随了V_PAD信号，MP5的gate(PG1)不小于V_PAD，因此MP5在此时截止。这样，V_PAD只能经由MN5传输0～(1.8V-V_{th_MN5})的信号(V_{PAD_1})到接收器内部，有效阻挡了1.8V～3.3V的过压输入电平，如图9中间部分所示。

该实施例，保证了低电压电源下，端口输入电压过压时，内部器件gate和source，gate和drain两两之间无过压。

从图9中可以看出，该实施例中V_PAD1为比V_PAD小一个Vth的电压，其中Vth为MN5的阈值电压。

场景三：IO电源电压为3.3V，初级输入端口电压为0-3.3V。

在3.3V IO电源电压下，V_{BIAS_N}和V_{BIAS_P}都为VDDIO/2(接近一半IO电源电压)，当初级输入端口电压V_PAD在0～VDDIO(3.3V)之间翻转时，如图9右边部分所示，V_{TOL_CTRL}跟随V_{BIAS_P}，V_NW是V_PAD和VDDIO两者之间的较高电位，在此情况下是3.3V。由于此时的V_{BIAS_P}和V_{TOL_CTRL}等电位，V_{BIAS_N}和V_{BIAS_P}是等电位，即V_{BIAS_N}和V_{TOL_CTRL}等电位，图6中，MP1，MP2，MN2，MM3都截止，PG_H由打开的MN1跟随V_{BIAS_N}，如图9右边部分所示，由V_{BIAS_P}作为输入，V_{BIAS_N}作为电源，VSS作为地的反相器I0的输出V_{BIAS_P_B}为VSS，PG_L由打开的MP3跟随V_{BIAS_N}。

结合图7，由PG_H作为输入，VDDIO作为电源，PG_L作为地的反相器I1的输出PG0为逻辑高，即传递了3.3V(VDDIO)，此时MP4截止，PG1由打开MN4跟随V_{BIAS_N}。PG0和PG1的波形如图9右边部分所示。V_PAD经由MN5和MP5组成的传输门传递0～3.3V(VDDIO)的信号(V_{PAD_1})到接收器内部，即高压电源下的输入高电平无损失，保证了各接口协议的兼容性。如图9右边部分所示。

从图9中可以看出，该实施例中V_PAD1与V_PAD相同的电压。

本发明实施例中，的MP1,MP2,MP3,MP4,MN1 MN2,MN3,MN4和其组成电路及结合由MP5和MN5组成的传输门作为IO接收器的逻辑调整电路，在保证支持低压工艺下高低压电源兼容的现有功能的基础上，通过输入选择性限高以支持低压工艺和低压电源下的端口过压输入功能，可同时兼顾传输性能和可靠性，可直接嵌入现有结构的兼容应用。

基于相同的发明构思，本发明实施例还提供一种IO接收器，该IO接收器包括上述任意一种接收电路。

IO接收器的实施可以参照上述任意一种应用于IO接收器的接收电路的实施，重复之处不再赘述。

基于相同的发明构思，本发明实施例还提供一种芯片，该芯片包括上述IO接收器。

芯片的实施可以参照上述IO接收器的实施，重复之处不再赘述。

本发明实施例提供的应用于IO接收器的接收电路、IO接收器和芯片，当IO电源电压不在预设范围内时，逻辑调整电路在偏置电压、IO电源电压、第一控制电压和第二控制电压的控制下，输出等于初级输入端口电压的次级输入端口电压，接收子电路输入次级输入端口电压，并在偏置电压和IO电源电压的控制下，输出目标电压，其中，第一控制电压与初级输入端口相同，第二控制电压为初级输入端口电压和IO电源电压中的较高电压。如果IO电源电压不在预设范围内，逻辑调整电路对初级输入端口电压进行逻辑调整后，输出的次级输入端口电压等于初级输入端口电压，从而可以不损失高压电源下的输入逻辑高的电平裕度，匹配相关接口协议，提高产品适用性。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (10)

1.一种应用于输入输出IO接收器的接收电路，其特征在于，包括：逻辑调整电路和接收子电路；

所述逻辑调整电路，用于当IO电源电压不在预设范围内时，输入初级输入端口电压，并在所述接收子电路的偏置电压、IO电源电压、第一控制电压和第二控制电压的控制下，输出的次级输入端口电压等于所述初级输入端口电压，其中，所述第一控制电压为与所述IO电源电压相关的电压，所述第二控制电压为所述初级输入端口电压和所述IO电源电压中的较高电压；

所述接收子电路，用于输入所述次级输入端口电压，并在所述偏置电压和所述IO电源电压的控制下，输出目标电压。

2.如权利要求1所述的接收电路，其特征在于，还包括控制电路；

所述控制电路，用于控制所述第二控制电压为所述初级输入端口电压和所述IO电源电压中的较高电压，当所述IO电源电压不在所述预设范围内时，控制所述第一控制电压为与所述IO电源电压相关的电压；

所述控制电路还用于：

当所述IO电源电压在所述预设范围内时，控制所述第一控制电压随所述初级输入端口电压翻转；

所述逻辑调整电路还用于：

当所述IO电源电压在所述预设范围内时，输入所述初级输入端口电压，并在所述偏置电压、所述IO电源电压、所述第一控制电压和所述第二控制电压的控制下，输出的次级输入端口电压的逻辑高电平小于所述IO电源电压。

3.如权利要求1所述的接收电路，其特征在于，所述逻辑调整电路包括逻辑电路和调整电路；

所述逻辑电路，用于在所述偏置电压、所述IO电源电压、所述第一控制电压和所述第二控制电压的控制下，输出第一逻辑电压和第二逻辑电压；

所述调整电路，用于在所述偏置电压、所述IO电源电压、所述第二控制电压、所述第一逻辑电压和所述第二逻辑电压的控制下，输出所述次级输入端口电压。

4.如权利要求3所述的接收电路，其特征在于，所述偏置电压包括NMOS管偏置电压和PMOS管偏置电压；所述逻辑电路包括第一逻辑电路和第二逻辑电路；

所述第一逻辑电路，用于在所述NMOS管偏置电压、所述IO电源电压、所述第一控制电压和所述第二控制电压的控制下，输出所述第一逻辑电压；

所述第二逻辑电路，用于在所述NMOS管偏置电压、所述PMOS管偏置电压、所述IO电源电压和所述第一控制电压的控制下，输出所述第二逻辑电压。

5.如权利要求4所述的接收电路，其特征在于，所述第一逻辑电路包括第一PMOS管、第二PMOS管和第一NMOS管；

所述第一PMOS管的栅极与所述第二PMOS管的源极和所述第一NMOS管的源极连接，用于输入所述NMOS管偏置电压，所述第一PMOS管的源极与所述第二PMOS管的栅极连接，用于输入所述第一控制电压，所述第一PMOS管的漏极与所述第二PMOS管的漏极、所述第一NMOS管的漏极连接，用于输出所述第一逻辑电压，所述第一PMOS管的衬底与所述第二PMOS管的衬底连接，用于输入所述第二控制电压；

所述第一NMOS管的栅极用于输入所述IO电源电压，所述第一NMOS管的衬底接地。

6.如权利要求4所述的接收电路，其特征在于，所述第二逻辑电路包括第一反相器、第二NMOS管、第三NMOS管和第三PMOS管；

所述第一反相器的输入端用于输入所述PMOS管偏置电压，所述第一反相器的电源端与所述第二NMOS管的栅极、所述第三NMOS管的漏极和所述第三PMOS管的漏极连接，用于输入所述NMOS管偏置电压，所述第一反相器的接地端与所述第二NMOS管的衬底和所述第三NMOS管的衬底连接，并接地，所述第一反相器的输出端与所述第三PMOS管的栅极连接；

所述第二NMOS管的漏极与所述第三NMOS管的栅极连接，用于输入所述第一控制电压，所述第二NMOS管的源极与所述第三NMOS管的源极和所述第三PMOS管的源极连接，用于输出所述第二逻辑电压；

所述第三PMOS管的衬底用于输入所述IO电源电压。

7.如权利要求4所述的接收电路，其特征在于，所述调整电路包括第二反相器、第四PMOS管、第五PMOS管、第四NMOS管和第五NMOS管；

所述第二反相器的输入端用于输入所述第一逻辑电压，所述第二反相器的电源端与第四NMOS管的栅极连接，用于输入所述IO电源电压，所述第二反相器的接地端用于输入所述第二逻辑电压，所述第二反相器的输出端与所述第四PMOS管的栅极连接；

所述第四PMOS管的衬底与所述第四PMOS管的源极和所述第五PMOS管的衬底连接，用于输入所述第二控制电压，所述第四PMOS管的漏极与所述第四NMOS管的漏极和所述第五PMOS管的栅极连接；

所述第四NMOS管的源极与所述第五NMOS管的栅极连接，用于输入所述NMOS管偏置电压，所述第四NMOS管的衬底与所述第五NMOS管的衬底均接地；

所述第五PMOS管的源极与所述第五NMOS管的漏极连接，用于输入所述初级输入端口电压，所述第五PMOS管的漏极与所述第五NMOS管的源极连接，用于输出所述次级输入端口电压。

8.如权利要求4-7任一所述的接收电路，其特征在于，所述接收子电路包括第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第六NMOS管、第七NMOS管、第八NMOS管和第九NMOS管；

所述第六PMOS管的栅极与所述第七PMOS管的源极和所述第九PMOS管的栅极连接，用于输入所述PMOS管偏置电压，所述第六PMOS管的源极与所述第六NMOS管的漏极、所述第七PMOS管的栅极和所述第七NMOS管的栅极连接，用于输入所述次级输入端口电压，所述第六PMOS管的衬底与所述第七PMOS管的衬底、所述第八PMOS管的漏极、所述第八PMOS管的衬底和所述第九PMOS管的衬底连接，用于输入所述IO电源电压，所述第六PMOS管的漏极与所述第七PMOS管的漏极和所述第八PMOS管的栅极连接；

第八PMOS管的源极与所述第九PMOS管的漏极连接；

所述第九PMOS管的源极与所述第八NMOS管的漏极连接，用于输出所述目标电压；

所述第六NMOS管的栅极与所述第七NMOS管的漏极和第八NMOS管的栅极连接，用于输入所述NMOS管偏置电压，所述第六NMOS管的源极与所述第七NMOS管的源极和所述第九NMOS管的栅极连接，所述第六NMOS管的衬底与所述第七NMOS管的衬底、所述第八NMOS管的衬底、所述第九NMOS管的衬底和所述第九NMOS管的源极连接，并接地；

所述第八NMOS管的源极与所述第九NMOS管的漏极连接。

9.一种IO接收器，其特征在于，包括如权利要求1-8任一所述的接收电路。

10.一种芯片，其特征在于，包括如权利要求9所述的IO接收器。

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