CN107306130B - Io接收机 - Google Patents

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Abstract

本发明提供一种IO接收机，所述IO接收机包括依次串联连接的第一传输门、第一反相器、第二反相器、第二传输门、第三反相器以及第四反相器，其中，所述第一反相器和所述第二反相器由第一电源供电；所述第三反相器和所述第四反相器由第二电源供电；所述第一传输门的PMOS晶体管的栅极连接到第一信号引脚，所述第一传输门的NMOS晶体管的栅极连接到第二信号引脚，第一信号和第二信号是IO信号，逻辑相反；以及所述第二传输门的PMOS晶体管的栅极连接到第三电源，所述第二传输门的NMOS晶体管的栅极连接到所述第一电源。基于本发明所提供的IO接收机，当在core电源保持打开并且IO接收机被使能时发生IO电源掉电时，可以减少core电源的漏电流，同时保持IO接收机的性能不变。

Description

IO接收机
技术领域
本发明涉及半导体技术领域，具体而言涉及IO接收机。
背景技术
输入输出(IO)接收机是内部芯片和外部芯片之间的接口，主要功能是发射或接收数字/模拟信号。因为IO接收机将IO信号变换为芯片内部(core)信号，所以通常电源的掉电顺序是首先core电源掉电，然后IO电源掉电。然而，在IO电源突然掉电的情况下以及对于具有相反掉电顺序的应用，在core电源保持打开但IO电源掉电期间将存在core电源漏电流。
发明内容
针对现有技术的不足，本发明提供一种IO接收机，所述IO接收机包括依次串联连接的第一传输门、第一反相器、第二反相器、第二传输门、第三反相器以及第四反相器，其中，所述第一反相器和所述第二反相器由第一电源供电；所述第三反相器和所述第四反相器由第二电源供电；所述第一传输门的PMOS晶体管的栅极连接到第一信号引脚，所述第一传输门的NMOS晶体管的栅极连接到第二信号引脚，第一信号和第二信号是IO信号，逻辑互为相反；以及所述第二传输门的PMOS晶体管的栅极连接到第三电源，所述第二传输门的NMOS晶体管的栅极连接到所述第一电源。
在本发明的一个实施例中，所述IO接收机还包括第三晶体管和第四晶体管，所述第三晶体管用于在所述IO接收机禁用时将所述第一传输门的输出下拉到逻辑低，所述第四晶体管用于在所述IO接收机禁用时将所述第二传输门的输出下拉到逻辑低。
在本发明的一个实施例中，所述第三晶体管和所述第四晶体管均为NMOS晶体管。
在本发明的一个实施例中，所述第三晶体管的栅极连接到所述第一信号引脚，所述第三晶体管的漏极连接到所述第一传输门的输出，所述第三晶体管的源极连接到地，所述第四晶体管的漏极连接到所述第二传输门的输出，所述第四晶体管的源极连接到地。
在本发明的一个实施例中，所述第四晶体管的栅极连接到第三信号引脚，所述第三信号引脚与所述第一信号引脚具有相同的逻辑，第三信号是core信号。
在本发明的一个实施例中，所述IO接收机还包括第五反相器，所述第五反相器由所述第二电源供电，所述第五反相器的输入连接到所述第二信号引脚，所述第五反相器的输出连接到所述第四晶体管的栅极。
在本发明的一个实施例中，所述第二传输门的PMOS晶体管的衬底连接到所述第一电源，所述第二传输门的NMOS晶体管的衬底连接到地。
在本发明的一个实施例中，所述第三晶体管的衬底和所述第四晶体管的衬底均连接到地。
在本发明的一个实施例中，所述第一电源为IO电源，所述第二电源为core电源。
基于本发明所提供的IO接收机，当在core电源保持打开并且IO接收机被使能时发生IO电源掉电时，可以减少core电源的漏电流，同时保持IO接收机的性能不变。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1示出了现有的IO接收机的电路结构的示意图；
图2示出了根据本发明一个实施例的IO接收机的电路结构的示意图；
图3示出了当在core电源保持打开并且IO接收机使能时发生IO电源掉电的情况下图1所示的IO接收机和图2所示的IO接收机各自的core电源漏电流仿真对比图；
图4示出了根据本发明另一个实施例的IO接收机的电路结构的示意图；以及
图5示出了当在core电源保持打开并且IO接收机使能时发生IO电源掉电的情况下图1所示的IO接收机和图4所示的IO接收机各自的core电源漏电流仿真对比图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
在现有的IO接收机中，通常采用core信号引脚控制IO接收机使能(enable)或禁用(disable)。在此，采用传输门之后两个串联的IO反相器以及两个串联的core反相器作为IO接收机的基本机构。图1示出了现有的IO接收机100的电路结构的示意图。如图1所示，IO接收机100包括由IO PMOS晶体管M1和IO NMOS晶体管M2组成传输门、两个串联的IO反相器(INV_IO)I1和I2以及两个串联的core反相器(INV_C)I3和I4。
其中，core信号引脚IE用于控制IO接收机使能或禁用。IECN是内部core信号，与IE的逻辑相反；IEP是内部IO信号，与IE的逻辑相同；IEN是内部IO信号，与IE的逻辑相反。IECN通常由IE输入通过奇数个core反相器产生，IEN和IEP通常由IE输入通过电平位移器和/或IO缓冲器产生。此处，将电路简化为一个实例(LVL)I0(I0)，如图1右侧所示。
当IO电源(VDDIO)和core电源(VDD)均打开时，当IE为逻辑高，IEP为逻辑高，IECN和IEN为逻辑低，传输门被使能，M3(IO NMOS)和M4(IO NMOS)截止，v(C)跟随v(PAD)的逻辑，IO接收机被使能；当IE为逻辑低，IEP为逻辑低，IECN和IEN为逻辑高，传输门被禁用，M3和M4导通，v(net1)和v(net2)被下拉到逻辑低，不管v(PAD)如何，v(C)保持逻辑低，IO接收机被禁用。
然而，当在core电源保持打开和IO接收机被使能时发生IO电源掉电，如果IE引脚不能检测到IO电源掉电并且仍保持逻辑高，那么，当IO电源电压降低到从Vth(MN0)到VDD-Vth(MP0)的电压范围时，在core电源上将存在明显的漏电流。
根据现有技术的上述不足，本发明提供一种IO接收机，所述IO接收机在现有IO接收机的IO电路和core电路之间加入传输门，下面通过实施例具体描述该IO接收机。
图2示出了根据本发明一个实施例的IO接收机200的电路结构的示意图。如图2所示，IO接收机200包括依次串联连接的第一传输门、第一反相器I1、第二反相器I2、第二传输门、第三反相器I3以及第四反相器I4。
其中，第一反相器I1和第二反相器I2由第一电源供电，示例性地，第一电源为IO电源VDDIO。第一反相器I1和第二反相器I2由IO电源供电，因此，第一反相器I1和第二反相器I2也称为IO反相器，其组成的电路部分也称为IO电路部分。第三反相器I3和第四反相器I4由第二电源供电，示例性地，第二电源为core电源VDD。第三反相器I3和第四反相器I4由core电源供电，因此，第三反相器I3和第四反相器I4也称为core反相器，其组成的电路部分也称为core电路部分。其中，第三反相器I3由PMOS晶体管MP0和NMOS晶体管MN0组成，在图2的左下角示例性地示出了其示意图。本领域普通技术人员可以理解IO接收机的其他反相器的结构，此处不再赘述。
第一传输门由PMOS晶体管M1和NMOS晶体管M2组成，M1的栅极连接到第一信号引脚IEN，M2的栅极连接到第二信号引脚IEP。第二传输门由PMOS晶体管MP1和NMOS晶体管MN1组成，MP1的栅极连接到第三电源，MN1的栅极连接到第一电源。示例性地，第三电源为供电电源VDDC。MP1的衬底连接到第一电源，MN1的衬底连接到地。
IO接收机200采用core信号引脚IE控制其使能或禁用。IECN是内部core信号，与IE的逻辑相反；IEP是内部IO信号，与IE的逻辑相同；IEN是内部IO信号，与IE的逻辑相反。IECN通常由IE输入通过奇数个core反相器产生，IEN和IEP通常由IE输入通过电平位移器和/或IO缓冲器产生。IO接收机200的这部分电路可以简化为一个实例(I0)，如图2右侧所示。
IO接收机200还包括第三晶体管M3和第四晶体管M4，M3用于在IO接收机200禁用时将第一传输门的输出下拉到逻辑低，M4用于在IO接收机200禁用时将第二传输门的输出下拉到逻辑低。示例性地，M3和M4均为NMOS晶体管。
其中，M3的栅极连接到第一信号引脚IEN，漏极连接到第一传输门的输出，源极连接到地。M4的栅极连接到第三信号引脚IECN，漏极连接到第二传输门的输出，源极连接到地。第三晶体管M3的衬底和第四晶体管M4的衬底均连接到地。第一信号引脚IEN与第二信号引脚IEP的逻辑相反，第一信号引脚IEN与第三信号引脚IECN的逻辑相同。
在IO电源掉电期间，如果IO接收机被使能并且core电源(VDD)保持打开，IE和IEP为逻辑高，IEN和IECN为逻辑低，M3和M4截止。节点net0处的电压v(net0)跟随IO接收机输入端的电压v(PAD)，并且它们的逻辑高的电压电平与下电过程中减小的VDDIO相同。
如果第二传输门的晶体管MN1导通，即满足Vs≤Vg-Vth，则需要满足Vs≤VDDIO-Vth。
如果第二传输门的晶体管MP1导通，即满足Vs≥Vg+Vth，则需要满足Vs≥VDDC+Vth。
因此，随着VDDIO减小，晶体管MP1和MN1组成的传输门可以屏蔽VDDIO-Vth(MN1)～VDDC+Vth(MP1)的输入电压范围。因为core电源漏电流发生在当v(net0)降低到Vth(MN0)～VDD-Vth(MP0)的范围，所以第二传输门的输入电压屏蔽范围要调到这个范围里以尽可能减少漏电流。
当VDD低到足以使VDD-Vth(MP0)-Vth(MN1)≤Vth(MN0)，VDDC＝VDD-Vth(MP0)-Vth(MP1)，晶体管MP1和MN1组成的传输门可以屏蔽从Vth(MN0)到VDD-Vth(MP0)的输入电压范围，并且晶体管M4的栅极连接到第三信号引脚IECN(参见图2)。这样，当IO接收机被使能时在IO电源电压减小过程中core电源漏电流被大大减少。
因为VDDC远远小于VDDIO，当IO电源保持打开，节点net2处的电压v(net2)的范围是0～VDDIO，因此IO接收机的性能不变。
图3示出了当在core电源保持打开并且IO接收机使能时发生IO电源掉电的情况下图1所示的IO接收机和图2所示的IO接收机各自的core电源漏电流仿真对比图。在图3中，共包括6个波形，其从上到下含义依次为：第一个波形是IO电源电压VDDIO在100微秒内从3.6V降低到0V的电压波形；第二个波形是由于IO接收机被使能所以逻辑高电平跟随VDDIO的v(PAD)的电压波形；第三个波形是core电源VDD保持在1.21V、供电电源VDDC为0.4V的电压波形；第四个波形是图2所示电路结构中core电源漏电流i(VDD)的波形，其平均值为893nA；第五个波形是图1所示电路结构中core电源漏电流i(VDD)的波形，其平均值为3.04uA；第六个波形是图1和图2所示电路结构节点net2处的电压波形，其中较粗线条的为图1的电路结构节点net2处的电压波形，较细线条的为图2的电路结构节点net2处的电压波形。
因为IE为逻辑高，v(PAD)的逻辑高电平跟随VDDIO，当减小的VDDIO高于VDD-Vth(MP0)时没有core电源漏电流。因此，在图3中示出的扫描时间是从VDDIO减小到略高于VDD-Vth(MP0)。在75us之前，图1和图2所示的两个电路结构的net2处节点的电压v(net2)相同并且跟随v(PAD)，并且两个电路结构的core电源漏电流都较低。在78us之后，当VDDIO减小到低于VDD-Vth(MP0)，图2所示电路结构节点net2处的电压v(net2)的逻辑高电平减小很多，所以core电源漏电流很低，而图1中的v(net2)跟随v(PAD)，其core电源漏电流很大，直到89us在VDDIO降低到低于Vth(MN0)。图2的电路结构中在75us和78us之间的core电源漏电流是由于|Vgs|降低到接近Vth时MP1的AC延迟。图2结构中i(VDD)的平均值低于图1中的1/3，core电源漏电流大大减少。
图4示出了根据本发明另一个实施例的IO接收机400的电路结构的示意图。图4所示的IO接收机400与图2所示的IO接收机200在结构上类似，二者的不同之处仅在于在IO接收机400中，第四晶体管M4的栅极不是连接到第三信号引脚IECN，而是连接到第五反相器的输出。第五反相器的输入连接到第二信号引脚IEP。第五反相器由PMOS晶体管MP2和NMOS晶体管MN2组成。第五反相器由core电源VDD供电。具体地，MP2的源极和衬底连接到core电源VDD，栅极连接到由接收机使能的core信号引脚(IE)衍生的IO信号IEP，漏极连接到M4的栅极。MN2的源极和衬底连接到地，栅极连接到由接收机使能的core信号引脚IE衍生的IO信号IEP，漏极连接到M4的栅极。IEP在接收机使能时逻辑高，在接收机禁用时逻辑低。由于IO接收机400和IO接收机200的其他部分结构类似，此处不再赘述。
在IO接收机400中，晶体管M4的栅极连接到由MP2和MN2构成的反相器的输出，而不是如在IO接收机200中的那样直接连接到IECN。该结构适用的一种情况是，假如节点net0处的电压v(net0)的下降赶不上IO电源电压的快速下降，以致MP1和MN1构成的传输门在v(net2)降到低于Vth(MN0)之前截止，处于浮动状态的节点net2的电压v(net2)高于Vth(MN0)，从而导致core电源漏电流；然后这可以通过MP2和MN2构成的反相器在IO电源下电过程中的输出反相来解决。这是因为，当IO电源掉电，IEP从逻辑高变为逻辑低，v(net4)从逻辑低变为逻辑高，从而使M4开启，浮动的v(net2)被下拉到逻辑低。
该结构适用的另一种情况是，当VDD高到VDD-Vth(MP0)-Vth(MN1)>Vth(MN0)时，VDDC≥VDD-Vth(MP0)-Vth(MP1)，MP1和MN1组成的传输门不能屏蔽从Vth(MN0)到VDD-Vth(MP0)的整个输入电压范围，屏蔽范围为VDDC+Vth(MP1)-Vth(MN1)～VDDC+Vth(MP1)。M4的栅极连接到由MP2和MN2构成的反相器的输出。由于IO信号IEP的电压电平跟随减小的VDDIO以及反相器由VDD供电，在IO电源掉电期间，v(net4)从逻辑低反相到逻辑高，M4开启以下拉v(net2)。因为VDDC+Vth(MP1)-Vth(MN1)>Vth(MN0)，反相器的Vt将调到高于VDDC+Vth(MP1)-Vth(MN1)，这样一旦由MP1和MN1构成的传输门的输出为Vth(MN1)～VDDC+Vth(MP1)-Vth(MN1)，v(net2)就被有效地下拉。在该情况下，MP2和MN2构成的反相器在反相期间所引入的漏电流应与其在IO电源掉电期间减少的漏电流权衡，VDDC的值也需要针对core电源漏电流来权衡。
因为VDDC远小于VDDIO，当IO电源保持打开时，IEP为逻辑高，v(net4)为逻辑低，M4关闭，v(net2)的范围为0～VDDIO。v(net4)的逻辑与IECN的相同，因此IO接收机的性能不变。
图5示出了当在core电源保持打开并且IO接收机使能时发生IO电源掉电的情况下图1所示的IO接收机和图4所示的IO接收机各自的core电源漏电流仿真对比图。在图5中，共包括7个波形，其从上到下含义依次为：第一个波形是IO电源电压VDDIO在100微秒内从1.95V降低到0V的电压波形；第二个波形是由于IO接收机被使能所以逻辑高电平跟随VDDIO的v(PAD)的电压波形；第三个波形是core电源VDD保持在1.21V、供电电源VDDC为0.6V的电压波形；第四个波形是图4所示电路结构中core电源漏电流i(VDD)的波形，其平均值为2.61uA；第五个波形是图1所示电路结构中core电源漏电流i(VDD)的波形，其平均值为5.27uA；第六个波形是图1和图4所示电路结构节点net2处的电压波形，其中较粗线条的为图1的电路结构节点net2处的电压波形，较细线条的为图4的电路结构节点net2处的电压波形；第七个波形是图4所示电路结构节点net4处的电压波形。
因为在该情况下VDD-Vth(MP0)-Vth(MN1)>Vth(MN0)，因此采用图4中的电路结构。在56us之前，图1和图4两个电路结构节点net2处的电压v(net2)相同并且跟随v(PAD)，两个电路结构的core电源漏电流都较低。在61us之后，当VDDIO减小到低于VDD-Vth(MP0)，图4所示电路结构节点net2处的电压v(net2)的逻辑高电平减小一个Vth(MN1)，所以core电源漏电流大大减少，而图1中的v(net2)跟随v(PAD)，并且core电源漏电流很大，直到80us在VDDIO降低到低于Vth(MN0)。然而，由于v(net4)从逻辑低反相到逻辑高，v(net2)被下拉到大大低于Vth(MN0)，图4的core电源漏电流在68us之后较低。图4在56us和61us之间的core电源漏电流是由于|Vgs|降低到接近Vth时MP1的AC延迟。图4所示电路结构中i(VDD)的平均值低于图1中的1/2，core电源漏电流有相当的减少。
综上，基于本发明实施例所提供的IO接收机，当在core电源保持打开并且IO接收机被使能时发生IO电源掉电时，可以减少core电源的漏电流，同时保持IO接收机的性能不变。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (8)

1.一种IO接收机，其特征在于，所述IO接收机包括依次串联连接的第一传输门、第一反相器、第二反相器、第二传输门、第三反相器以及第四反相器，其中，
所述第一反相器和所述第二反相器由第一电源供电；
所述第三反相器和所述第四反相器由第二电源供电；
所述第一传输门的PMOS晶体管的栅极连接到第一信号引脚，所述第一传输门的NMOS晶体管的栅极连接到第二信号引脚，第一信号和第二信号是IO信号，逻辑互为相反；以及
所述第二传输门的PMOS晶体管的栅极连接到第三电源，所述第二传输门的NMOS晶体管的栅极连接到所述第一电源；
所述IO接收机还包括第三晶体管和第四晶体管，所述第三晶体管用于在所述IO接收机禁用时将所述第一传输门的输出下拉到逻辑低，所述第四晶体管用于在所述IO接收机禁用时将所述第二传输门的输出下拉到逻辑低。
2.如权利要求1所述的IO接收机，其特征在于，所述第三晶体管和所述第四晶体管均为NMOS晶体管。
3.如权利要求2所述的IO接收机，其特征在于，所述第三晶体管的栅极连接到所述第一信号引脚，所述第三晶体管的漏极连接到所述第一传输门的输出，所述第三晶体管的源极连接到地，所述第四晶体管的漏极连接到所述第二传输门的输出，所述第四晶体管的源极连接到地。
4.如权利要求3所述的IO接收机，其特征在于，所述第四晶体管的栅极连接到第三信号引脚，所述第三信号引脚与所述第一信号引脚具有相同的逻辑，第三信号是芯片内部信号。
5.如权利要求3所述的IO接收机，其特征在于，所述IO接收机还包括第五反相器，所述第五反相器由所述第二电源供电，所述第五反相器的输入连接到所述第二信号引脚，所述第五反相器的输出连接到所述第四晶体管的栅极。
6.如权利要求1-5中的任一项所述的IO接收机，其特征在于，所述第二传输门的PMOS晶体管的衬底连接到所述第一电源，所述第二传输门的NMOS晶体管的衬底连接到地。
7.如权利要求6所述的IO接收机，其特征在于，所述第三晶体管的衬底和所述第四晶体管的衬底均连接到地。
8.如权利要求1-5中的任一项所述的IO接收机，其特征在于，所述第一电源为IO电源，所述第二电源为芯片内部电源。
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