CN101729055A - 混合电压式输入/输出缓冲器 - Google Patents

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CN101729055A CN200810186206A CN200810186206A CN101729055A CN 101729055 A CN101729055 A CN 101729055A CN 200810186206 A CN200810186206 A CN 200810186206A CN 200810186206 A CN200810186206 A CN 200810186206A CN 101729055 A CN101729055 A CN 101729055A
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Abstract

本发明涉及一种混合电压式输入/输出缓冲器，包含输出缓冲电路。输出缓冲电路包含输出级电路、栅极电压追踪电路及浮动N型井电路。输出级电路包含堆叠式P型拉升晶体管以及堆叠式N型拉降晶体管，上述堆叠式P型拉升晶体管中的第一P型晶体管及上述堆叠式N型拉降晶体管中的第一N型晶体管耦接在输出入焊垫。栅极电压追踪电路是根据输出入焊垫的电压控制第一P型晶体管的栅极电压，以防止漏电流。浮动N型井电路提供N型井电压至第一P型晶体管的N型井与门极电压追踪电路中控制第一P型晶体管的栅极电压的第二P型晶体管的N型井，以防止漏电流。

Description

混合电压式输入/输出缓冲器
技术领域
本发明有关于一种缓冲电路，且特别是有关于一种半导体集成电路中的混合电压共容式输入/输出(I/O)缓冲器。
背景技术
以目前技术而言，集成电路(IC)已可用来同时执行多种不同类型的工作，而且通过将许多电路封装于芯片或是整合不同用途的电路在一元件中的作法，还可因此增加IC整体的能力；不过，虽然IC整体的能力可因此增加，但不同的电路其操作电压亦不相同。举例而言，系统中的内存是使用3.3V的操作电压，而与5V操作电压的电路采用同一个总线，或者利用输出电压为5V的芯片来驱动另一个具1.8V或3.3V电源电压的芯片。因此，混合电压共容式输入/输出(I/O)缓冲器便成为不同电压准位的信号沟通的必要接口。
然而，一般具输出级电路的混合电压式I/O缓冲器通常仅可以用来传输有限的电压准位信号，若是欲以其作为传输高电压(如：5V)准位信号的接口，则其输出级电路会受到如栅极氧化层过度应力、热载子劣化和非预期的漏电流等问题。如此一来，半导体元件会产生元件可靠度的问题。
发明内容
本发明所要解决的技术问题在于提供一种混合电压式输入/输出缓冲器，用以提高半导体元件的可靠度及其使用周期。
为了实现上述目的，依照本发明一实施例，本发明提出一种混合电压式输入/输出缓冲器，包含一输出缓冲电路。输出缓冲电路包含一输出级电路、一栅极电压追踪电路以及一浮动N型井电路。输出级电路包含堆叠式P型拉升晶体管以及堆叠式N型拉降晶体管，上述堆叠式P型拉升晶体管中的一第一P型晶体管以及上述堆叠式N型拉降晶体管中的一第一N型晶体管是耦接于一输出入焊垫。栅极电压追踪电路是用以根据输出入焊垫的电压控制第一P型晶体管的栅极电压，以防止漏电流。浮动N型井电路是用以提供N型井电压至第一P型晶体管的N型井以与栅极电压追踪电路中控制第一P型晶体管的栅极电压的一第二P型晶体管的N型井，以防止漏电流。
为了实现上述目的，依照本发明另一实施例，本发明另提出一种混合电压式输入/输出缓冲器，包含一输出级电路以及一动态栅极偏压产生器。输出级电路包含堆叠式拉升晶体管以及堆叠式拉降晶体管，而动态栅极偏压产生器则是用以将逻辑信号转换为相对应的偏压供输出级电路操作。动态栅极偏压产生器包含一电压源准位侦测电路以及一动态驱动侦测电路。电压源准位侦测电路是用以侦测一输出入电压源的电压准位，以输出一判别信号。动态驱动侦测电路耦接于电压源准位侦测电路，并在一传输模式下根据输出入电压源以及判别信号提供一第一栅极偏压至堆叠式拉降晶体管中的一第一N型晶体管，以防止输出级电路的工作周期失真。
为了实现上述目的，依照本发明又一实施例，本发明又提出一种混合电压式输入/输出缓冲器，包含一输入缓冲电路。输入缓冲电路包含一第一反相器、一第一电压准位限制电路、一第一电压准位拉升电路、一输入级电路以及一逻辑校准电路。第一反相器是用以将一输入信号反相而产生一第一控制信号。第一电压准位限制电路是用以限制一外部信号的电压准位，以产生输入信号传送至第一反相器而防止第一反相器的过度电性应力。第一电压准位拉升电路是用以拉升被输入至第一反相器的输入信号的电压准位。输入级电路是用以接收第一控制信号而产生被输入至一核心电路的一相对应的数字信号。逻辑校准电路是用以在第一反相器因输入信号具有低电压准位而误动作时校准第一控制信号的电压准位。
为了实现上述目的，依照本发明再一实施例，本发明再提出一种混合电压式输入/输出缓冲器，包含一输出缓冲电路以及一输入缓冲电路。输出缓冲电路是用以在一传输模式下缓冲由一核心电路传送至一输出入焊垫的信号，并包含一输出级电路、一动态栅极偏压产生器、一栅极电压追踪电路以及一浮动N型井电路。输出级电路包含堆叠式P型拉升晶体管以及堆叠式N型拉降晶体管，其中堆叠式P型拉升晶体管中的一第一P型晶体管以及堆叠式N型拉降晶体管中的一第一N型晶体管是耦接于输出入焊垫。动态栅极偏压产生器是用以将逻辑信号转换为相对应的偏压供输出级电路操作，并包含一电压源准位侦测电路以及一动态驱动侦测电路，其中电压源准位侦测电路是用以侦测一输出入电压源的电压准位，以输出一判别信号，而动态驱动侦测电路则是耦接于电压源准位侦测电路，并根据输出入电压源以及判别信号提供一第一栅极偏压至堆叠式N型拉降晶体管中的一第二N型晶体管，以防止输出级电路的工作周期失真。栅极电压追踪电路是用以根据输出入焊垫的电压控制第一P型晶体管的栅极电压，以防止漏电流。浮动N型井电路是用以提供N型井电压至第一P型晶体管的N型井以与栅极电压追踪电路中控制第一P型晶体管的栅极电压的一第二P型晶体管的N型井，以防止漏电流。
另一方面，输入缓冲电路是用以在一接收模式下缓冲由输出入焊垫传送至核心电路的信号，并包含一第一反相器、一第一电压准位限制电路、一第一电压准位拉升电路、一输入级电路以及一逻辑校准电路。第一反相器是用以将一输入信号反相而产生一第一控制信号。第一电压准位限制电路是用以限制由输出入焊垫而来的一外部信号的电压准位，以产生输入信号传送至第一反相器而防止第一反相器的过度电性应力。第一电压准位拉升电路是用以拉升被输入至第一反相器的输入信号的电压准位。输入级电路是用以接收第一控制信号而产生被输入至一核心电路的一相对应的数字信号。逻辑校准电路是用以在第一反相器因输入信号具有低电压准位而误动作时校准第一控制信号的电压准位。
根据本发明的技术内容，上述混合电压式输入/输出缓冲器不仅可应用在大范围的电压准位信号，而不会产生如栅极氧化层过度应力、热载子劣化、非预期的漏电流和基体效应等问题，还可减少所需的静态功率损耗，进而提高半导体元件的可靠度及其使用周期。
附图说明
图1是依照本发明实施例的一种混合电压式输入/输出(I/O)缓冲器的电路方块示意图；
图2是依照本发明实施例的一种混合电压式I/O缓冲器的电路示意图；
图3是依照本发明实施例的一种动态栅极偏压产生器的电路方块示意图；
图4是依照本发明实施例的一种动态栅极偏压产生器的电路示意图。
【主要元件符号说明】
100、200：混合电压式I/O缓冲器
102、106：核心电路
104、204：输出入焊垫
110、210：输出缓冲电路
122、222：前置驱动电路
124、224：动态栅极偏压产生器
126、226：输出级电路
128、228：栅极电压追踪电路
132、232：浮动N型井电路
134、234：静电放电防护电路
150、250：输入缓冲电路
162、262：电压准位限制电路
164、264：电压准位拉升电路
166、266、286：反相器
168：输入级电路
172：逻辑校准电路
268：输入级电路
280：逻辑校准电路
282：第二电压准位限制电路
284：第二电压准位拉升电路
288：拉降校准电路
302、402：低功率偏压电路
304、404：电压源准位侦测电路
306、406：电压准位转换电路
308、408：逻辑开关转换电路
312、412：动态驱动侦测电路
442：CMOS电路
具体实施方式
图1是依照本发明实施例的一种混合电压式输入/输出(I/O)缓冲器的电路方块示意图。混合电压式I/O缓冲器100主要包括一输出缓冲电路110以及一输入缓冲电路150。输出缓冲电路110是用以在一传输模式下，对由一核心电路102传送至一输出入焊垫104(下称I/O焊垫)的信号作缓冲，使得I/O焊垫104具有所需的电压准位。相反地，输入缓冲电路150则是用以在一接收模式下，对由I/O焊垫104传送至核心电路102的信号作缓冲，使得逻辑1的信号可转换为如3.3V的电压。其中，接收由I/O焊垫104而来的信号的核心电路106可与传送信号至I/O焊垫104的核心电路102相同或不同。
如图1所示，输出缓冲电路110包括一前置驱动电路122、一动态栅极偏压产生器124、一输出级电路126、一栅极电压追踪电路128、一浮动N型井电路132以及一静电放电(ESD)防护电路134。前置驱动电路122是一数字逻辑电路，用以输出逻辑信号，并决定混合电压式I/O缓冲器100是工作在传输模式或接收模式下。动态栅极偏压产生器124接收前置驱动电路122所传来的逻辑信号，并将其转换为相对应的偏压，以作为输出级电路126的栅极偏压，避免输出级电路126中产生输出信号的工作周期(duty cycle)失真、晶体管可靠度以及漏电流等问题。输出级电路126则可在传输模式下依据其中不同尺寸的N/P MOS晶体管传送出不同的驱动电流。
栅极电压追踪电路128是用以根据I/O焊垫104的电压控制输出级电路126中PMOS晶体管的栅极电压，以防止输出级电路126中的PMOS晶体管产生漏电流的情形。浮动N型井电路132是用以控制输出级电路126与栅极电压追踪电路128中晶体管的N型井电压，以防止当其中晶体管的寄生二极管(如：P+/N型井二极管)导通时产生漏电流，并防止输出级电路126中的晶体管有基体效应(body effect)的情形。此外，静电放电防护电路134则是用以在开启时释放静电放电电流，使得输出缓冲电路110可免于受静电放电的影响。
另一方面，输入缓冲电路150包括一电压准位限制电路162、一电压准位拉升电路164、一反相器166、一输入级电路168以及一逻辑校准电路172。电压准位限制电路162是用以限制由I/O焊垫104而来的一外部信号的电压准位，以产生输入信号而传送至反相器166，借以防止反相器166中产生栅极氧化层过度电性应力(gate-oxide electrical overstress)。电压准位拉升电路164对经由反相器166传送至输入级电路168的输入信号的额定电压进行拉升动作。反相器166将输入信号进行反相，以产生一控制信号而传送至输入级电路168中，并借以控制输入级电路168，使其在接收模式下开启或关闭。输入级电路168接收由反相器166产生的控制信号，以产生一相对应的数字信号(如：由逻辑1表示的高电压准位或逻辑0表示的低电压准位)传送至核心电路106中。逻辑校准电路172则是在反相器166因输入信号具有太低的电压准位，无法对其判断，并因此而误动作时，用来对反相器166所产生的控制信号的电压准位进行校准。
图2是依照本发明实施例的一种混合电压式I/O缓冲器的电路示意图。如图2所示，混合电压式I/O缓冲器200包含输出缓冲电路210以及输入缓冲电路250。对于输出缓冲电路210而言，前置驱动电路222的功能是决定I/O缓冲器200是工作在传输模式或接收模式下，并包括一与非逻辑门NAND201、一反相器INV201以及一非逻辑门NOR201。前置驱动电路222接收一致能信号(或控制信号)OE以及一输出信号Dout，其中致能信号OE是输入至与非逻辑门NAND201中，并经由反相器INV201输入至非逻辑门NOR201中。若致能信号OE为逻辑1，I/O缓冲器200将会操作在传输模式下；相反地，若致能信号OE为逻辑0，I/O缓冲器200则是会操作在接收模式下，并使得输入端点Din的信号，其具有与I/O焊垫204相同的逻辑。
表(一)是绘示前置驱动电路222的两输入端(OE和Dout)以及两输出端(UP和DN)其逻辑准位的真值表。当OE为逻辑0(如：0V)时，无论Dout为何，UP均为逻辑1(如：3.3V)且DN均为逻辑0。此时，I/O缓冲器200操作在接收模式下，并接收外部信号。相反地，当OE为逻辑1时，UP和DN会根据Dout变动。如表(一)所示，当Dout为逻辑0时，UP和DN为逻辑1，而当Dout为逻辑1时，UP和DN为逻辑0。此时，I/O缓冲器200操作在传输模式下，且由端点Dout而来的信号会传送至I/O焊垫204。
由于在本实施例中逻辑1是指3.3V(VDD)，而逻辑0是指0V(GND)，因此便需要一电压准位转换电路，将逻辑1所代表的电压3.3V转换为0.9～5V的电压(即图标的I/O电压源)，并将逻辑0所代表的电压0V转换为0～2.5V的电压。
表(一)
Figure G2008101862062D0000071
输出级电路226包括堆叠式拉升PMOS晶体管PM201和PM202以及堆叠式拉降NMOS晶体管NM201和NM202，其中PM202和NM201还耦接于I/O焊垫204。当I/O缓冲器200操作在传输模式下时，具有不同尺寸大小的N/PMOS晶体管，可提供不同的驱动电流，且由于堆叠式拉升PMOS晶体管和堆叠式拉降NMOS晶体管共同存在作用的关系，VDDIO可变换不同的值因而改变输出电压的位准。此外，前置驱动电路222以及动态栅极偏压产生器224可控制PM201和PM202的栅极电压，以防止PM201和PM202遭受可靠度的问题，而由PM202所造成的漏电流，则是可通过栅极电压追踪电路228以及浮动N型井电路232来避免。
表(二)
Figure G2008101862062D0000072
表(二)是绘示在不同操作模式下VDDIO以及晶体管PM201、PM202、NM201和NM202的相对应栅极电压(即Vg1、Vg2、Vg3、Vg4)的值。
在一实施例中，在接收模式下，当Vg2、Vg3和Vg4分别偏压于3.3V、3.3V和0V时，Vg1是偏压于与VDDIO相同的电压，使得PM201关闭。在此值得注意的是，当VPAD为5V时，Vg2必须通过栅极电压追踪电路228拉升至5V，以避免经由PM202产生漏电流路径。另一方面，在传输模式下，当VDDIO小于或等于3.3V时，Vg1和Vg2是偏压于0V。如此，便可传送逻辑1的信号，且可避免栅极氧化层过度应力的发生。相对地，在传送逻辑0的信号，且VDDIO小于或等于3.3V时，Vg4则是偏压于与VDDIO相同的电压。
浮动N型井电路232是用以提供适当的N型井电压(即Vnwell2、Vnwell1)，以供传送至输出级电路226中晶体管PM202的N型井，以及与栅极电压追踪电路228中用来控制PM202的栅极电压的PM206的N型井，借以避免PM202和PM206中的寄生二极管导通，而产生非预期的漏电流，并防止PM202具有基底效应(body effect)。其中，当传送逻辑1时，Vnwell2是随着VPAD电压变动，而在接收模式下，则是Vnwell1随着VPAD电压变动。
浮动N型井电路232还包括PMOS晶体管PM251、PM252、PM253、PM254、PM255以及一NAND逻辑门N1。PM251是耦接于I/O焊垫204以及PM206的N型井，并在I/O焊垫204具有一高电压时开启，使得I/O焊垫204的电压传送给PM206的N型井。PM252是耦接于I/O焊垫204以及PM202的N型井，并根据OE、Dout与VL作NAND逻辑运算的结果而开启(其中VL是如下所述的一判别信号)，使得I/O焊垫204的电压(VPAD)传送至PM202的N型井。PM253是耦接于PM206的N型井，且在接收模式下PM206的N型井经由PM253中的寄生二极管偏压于VDD。PM255亦耦接于PM202的N型井，且PM254是与PM255堆叠连接，并在接收模式下开启，以经由PM255中的寄生二极管将PM202的N型井偏压于VDD。NAND逻辑门N1则是用以对OE、Dout和VL作NAND逻辑运算，并具有一输出端，其耦接于PM255，且经由一反相器耦接于PM254。
在传输模式下，若输出信号的电压介于0.9～3.3V，且I/O缓冲器200传送逻辑1时，PM252的栅极电压是偏压于0V，使得输出级电路226中PM202的N型井电压Vnwell2，会与PM202的源极和漏极电压相同，而因此避免基底效应的影响。如此一来，输出高电压准位信号的驱动能力便可因此提升。此时，栅极电压追踪电路228中PM206的N型井电压Vnwell1，会因为PM253中的寄生二极管导通而偏压于3.3V。此外，当5V的高电压信号在传输时，PM252的栅极电压为3.3V，且PM251和PM252均会开启，使得Vnwell1和Vnwell2通过VPAD偏压于5V。如此一来，即可避免由PM202和PM206中的寄生二极管所产生的漏电流。
另一方面，在接收模式下，PM252的栅极电压为3.3V，PM254开启，且PM253和PM255中的寄生二极管导通，使得Vnwell1和Vnwell2偏压于3.3V。此时，若接收5V的高电压信号，则PM251和PM252均会开启，使得Vnwell1和Vnwell2偏压于5V。
表(三)是绘示不同信号(VL、OE、Dout、DN)以及与浮动N型井电路232相关的节点(Vg5、Vnwell1、Vnwell2)的相对应电压值。
表(三)
  VL   OE   Dout   DN   Vg5   Vnwell1   Vnwell2
  0V   0V   0V   0V   3.3V   5V   5V
  0V   0V   3.3V   0V   3.3V 5V   5V
  0V   3.3V   0V   3.3V   3.3V   5V   5V
  0V   3.3V   3.3V   0V   3.3V   5V   5V
  3.3V   0V   0V   0V   3.3V   3.3V   3.3V
  3.3V   0V   3.3V   0V   3.3V   3.3V   3.3V
  3.3V   3.3V   0V   3.3V   3.3V   3.3V   3.3V
3.3V 3.3V 3.3V 0V 0V 3.3V   随VPAD电压而变
栅极电压追踪电路228是一追踪电路，其用以根据I/O焊垫204的电压来控制晶体管PM202的栅极电压，借以防止PM202在接收模式下导通而产生漏电流。亦即，在接收模式下，栅极电压追踪电路228会监控VPAD。当VPAD为5V时，PM206会导通，使得Vg2可经由PM206拉升至5V，且借此防止漏电流经由PM202产生。另一方面，在传输模式下，当VDDIO为5V时，PM207会导通，使得PM206的栅极电压偏压于5V，且Vg2不受VPAD的影响。
图3是依照本发明实施例的一种动态栅极偏压产生器的电路方块示意图。动态栅极偏压产生器224包括一低功率偏压电路302、一电压源准位侦测电路304、一电压准位转换电路306、一逻辑开关转换电路308以及一动态驱动侦测电路312。在接收由前置驱动电路传送来的信号后，低功率偏压电路302和电压源准位侦测电路304会分别产生偏压以及判别信号，使得电压准位转换电路306、逻辑开关转换电路308和动态驱动侦测电路312，可依据不同电压准位的电压源VDDIO，提供适当的偏压给输出级电路，借以使输出级电路可正常操作在不同模式下，作大范围不同电压接口的应用，并使栅极电压追踪电路适当地开启和关闭，以避免产生如输出信号的工作周期(duty cycle)失真、漏电流以及可靠度等问题。
图4是依照本发明实施例的一种动态栅极偏压产生器的电路示意图。低功率偏压电路402是提供一偏压Vbias(如：1.7V)给电压准位转换电路406中的晶体管PM401和PM402，使得当VDDIO为5V时，端点Q的逻辑0其电压准位可拉升至2.5V，借以提供栅极电压给输出级电路中的晶体管PM201和PM202，而避免产生可靠度的问题。
低功率偏压电路402利用具有一闭回路架构的电路，在不需起始电路(start-up)辅助的情形下，其闭回路电路中的晶体管均工作在次临界区(sub-threshold)，且其静态电流均降至最低。由于晶体管的栅极和源极的电位差若大于临界电压则会导通的特性，因此在闭回路电路中的每一个晶体管均会关闭。举例而言，若节点V401的电压太低，则晶体管NM411将会导通而对节点V401充电；相反地，若节点V401的电压太高，则晶体管PM411将会导通而对节点V401放电。因此，闭回路电路是用以使其中的每一个晶体管，其栅极和源极的电位差均小于临界电压，且使节点V401可提供稳定的偏压(如：1.7V)至电压准位转换电路406中。
电压源准位侦测电路404判断VDDIO是否为高电压信号(如：5V)，并产生判别信号VL(亦指节点VL)传送至电压准位转换电路406、栅极电压追踪电路228以及动态驱动侦测电路412，借以避免过度电性应力的问题发生。
当VDDIO为5V时，PM403、NM401和NM402会导通，使得节点VL的电压为0V，同时PM404、NM403和PM405会因NM404导通而关闭。而当VDDIO为0.9～3.3V时，则NM404、PM404、NM403和PM405会导通，使得节点VL的电压为3.3V，同时NM402会关闭。
表(四)是绘示电压准位转换电路406中不同节点或端点与相对应的VDDIO的电压值。
表(四)
电压准位转换电路406接收低功率偏压Vbias以及判别信号VL，并通过将UP的电压准位转换，而输出与VDDIO的电压准位相对应的互补信号Q和QB。电压准位转换电路406将前置驱动电路222的UP端的逻辑1，由3.3V转换为0.9～5V(VDDIO)，并将逻辑0由0V转换为0～2.5V。当VDDIO为5V且UP端的信号为逻辑0时，NM405和NM406会导通，使得节点V401的电压和晶体管PM402的栅极电压均为1.7V。此时，端点Q会由PM402、NM405和NM406放电至2.5V，使得PM406导通而端点QB充电至5V。同样地，当UP端的信号为逻辑1时，端点QB会放电至2.5V，而端点Q则是会充电至5V。
另一方面，当VDDIO为0.9～3.3V且UP端的信号为逻辑0时，端点Q会由NM407、NM408和NM406放电至0V，使得PM406导通而端点QB充电至0.9～3.3V。同样地，当UP端的信号为逻辑1时，端点QB会放电至0V，而端点Q则是会充电至0.9～3.3V。
逻辑开关转换电路408是依照不同电压准位的VDDIO，将所需的偏压传送至输出级电路226中的晶体管PM202。在传输模式且传送逻辑1的情形下，逻辑开关转换电路408会将UP端0V的信号转换为2.5V的信号，并将其传送至Vg2端。当VDDIO为5V且操作在传输模式而传送逻辑0的情形下，或者当VDDIO为0.9～3.3V的情形下，逻辑开关转换电路408会传送与UP端相同电压准位的信号至Vg2端，借以提供输出级电路226中的PMOS晶体管适当的偏压。
动态驱动侦测电路412(或称VDDIO侦测电路)是根据VDDIO和信号VL，提供偏压Vg4给输出级电路226中的NM202，借以防止当VDDIO小于3.3V时，因输出级电路226中的PMOS晶体管其栅极和源极的电位差缩小，而导致的输出工作周期失真。
动态驱动侦测电路412包括PMOS晶体管PM451、PM452和PM453、一NMOS晶体管NM451、反相器INV1和INV2以及一CMOS电路442。PM451的栅极接收判别信号VL，其源极耦接于VDD，并在VDDIO为高电压时由信号VL开启，使得VDD可经由PM451输出而作为栅极偏压Vg4。PM452耦接于VDDIO，并在VDDIO小于或等于VDD时根据信号VL而开启，使得VDDIO经由PM452输出而作为栅极偏压Vg4。PM453的栅极耦接于VDD，其源极耦接于VDDIO，而其漏极耦接于PM452的栅极。NM451的栅极耦接于VDD，其漏极耦接于INV1的输出端，而其源极耦接于PM452的栅极。INV1具有一输入端接收判别信号VL，并传送反相信号至NM451。INV2具有一输入端接收逻辑信号DN，并传送反相信号至CMOS电路442。CMOS电路442的输入端则是耦接于INV2的输出端，而其输出端则用以输出栅极偏压Vg4。其中，CMOS电路442包括一拉升晶体管，其源极耦接于PM451和PM452的漏极。
当VDDIO为5V时，VL是偏压于0V，使得PM451导通，PM452关闭，且VDD(3.3V)经由PM451传送至Vg4端(即NM202的栅极)。当VDDIO为0.9～3.3V时，PM452导通，PM451关闭，使得Vg4端经由PM452拉升至VDDIO。如此，便可使输出信号的工作周期平衡。
再参照图2，当静电放电发生时，静电放电防护电路234会开启而释放静电放电电流，借以提升I/O缓冲器200的静电放电防护能力。如图所示，当I/O缓冲器200正常操作时，晶体管PM221和NM222会关闭；而当静电放电发生时，晶体管PM221和NM222则是会导通，以帮助提升I/O焊垫204的静电放电能力。
如图2所示，输入缓冲电路250还包括电压准位限制电路262、电压准位拉升电路264、反相器266、输入级电路268以及逻辑校准电路280。电压准位限制电路262是在接收模式下由控制信号OE启动，以限制由I/O焊垫204所传来的外部信号的电压准位，并借此产生输入信号Vi1。反相器266是将输入信号Vi1反相，以输出控制信号Vi2来控制输入级电路268。在本实施例中，输入级电路268亦可由一反相器来实现。
逻辑校准电路280还包括一第二电压准位限制电路282、一第二电压准位拉升电路284、一反相器286以及一拉降校准电路288。第二电压准位限制电路282是在接收模式下由控制信号OE启动，并限制由I/O焊垫204所传来的外部信号的电压准位，以产生输入信号Vi4而传送至反相器286，借此防止反相器286发生过度电性应力的问题。反相器286是将输入信号Vi4反相，以产生一第二控制信号Vi3，用以控制拉降校准电路288。第二电压准位拉升电路284是用以将输入至反相器286中的输入信号Vi4的电压准位拉升。拉降校准电路288则是由输入信号Vi1和第二控制信号Vi3所控制，并在反相器266因输入信号Vi1具有低电压准位而误动作时，将控制信号Vi2的电压准位拉降。
拉降校准电路288包括NMOS晶体管Ni6和Ni7。其中，Ni6的栅极接收输入信号Vi1，其漏极耦接于反相器266的输出端，以接收控制信号Vi2。此外，Ni7的栅极接收第二控制信号Vi3，其漏极耦接于Ni6的源极，其源极则耦接于接地电压GND。当Ni6由具有低电压准位的输入信号Vi1所开启，且Ni7亦由第二控制信号Vi3所开启时，控制信号Vi2的电压准位会拉降至接地电压GND。
输入缓冲电路250是用以在接收模式下，将所接收到的信号传送至核心电路，并将逻辑1转换为3.3V。为了达到可接收0.9～5V的电压信号，而无可靠度的问题，本发明的实施例是利用晶体管Ni1来解决。由于Ni1的栅极是连接VDD(3.3V)，所以当高电压信号(5V)由I/O焊垫204输入时，Pi2和Ni2并不会有可靠度的问题，且Pi1可将输入信号为逻辑1的电压拉升为3.3V。当输入信号为逻辑1(0.9～5V)时，由Pi2和Ni2所组成的反相器266所输出的控制信号Vi2为0V，且Pi1会导通而将Vi1拉升至VDD，以确保反相器266正常操作。
然而，若是反相器266是由以0.35μm工艺技术制作的Pi2和Ni2所组成，则当Vi1为0.9V或1.2V时，Vi2将为3.3V。如此一来，反相器266便无法正确地判断输入信号的准位。因此，逻辑校准电路280便是用来解决此一问题。当反相器266根据0.9V或1.2V的信号Vi1，而输出3.3V的信号Vi2时，Ni6会导通，且Vi3亦会偏压于3.3V而导通Ni7，使得Vi2可通过Ni7以及包括Pi1、Pi2和Ni2的回授回路作用而拉降至0V。是故，逻辑上错误的问题便可借此解决。如此一来，输入缓冲电路250便可正常地操作，而接收由I/O焊垫204所传来的大范围的输入电压信号。
由上述本发明的实施例可知，此混合式电压I/O缓冲器可在不遭受如栅极氧化层过度应力、热载子劣化、非预期漏电流和基底效应等问题的情形下，操作在大范围的电压准位(如：0.9至5V)。此混合式电压I/O缓冲器在以0.35μm的CMOS工艺技术制作下，可输出甚至是0.9V的低电压信号，且其输出信号亦具有几近50％的工作周期。此外，混合式电压I/O缓冲器的静态功率损耗还可因为使用低功率偏压电路而降至仅有553nW。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何具有本发明所属技术领域的通常知识的人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视所附的权利要求书所界定的范围为准。

Claims (54)

1.一种混合电压式输入/输出缓冲器，其特征在于，包含：
一输出缓冲电路，包含：
一输出级电路，包含堆叠式P型拉升晶体管以及堆叠式N型拉降晶体管，所述堆叠式P型拉升晶体管中的一第一P型晶体管以及所述堆叠式N型拉降晶体管中的一第一N型晶体管耦接于一输出入焊垫；
一栅极电压追踪电路，用以根据该输出入焊垫的电压控制该第一P型晶体管的栅极电压，以防止漏电流；以及
一浮动N型井电路，用以提供N型井电压至该第一P型晶体管的N型井以及该栅极电压追踪电路中控制该第一P型晶体管的栅极电压的一第二P型晶体管的N型井，以防止漏电流。
2.根据权利要求1所述的混合电压式输入/输出缓冲器，其特征在于，该浮动N型井电路还包括：
一第三P型晶体管，耦接于该输出入焊垫以及该第一P型晶体管的N型井，并根据一致能信号、一判别信号与一输出信号的逻辑运算结果而开启，使得该输出入焊垫的电压传送至该第一P型晶体管的N型井。
3.根据权利要求2所述的混合电压式输入/输出缓冲器，其特征在于，该浮动N型井电路还包括：
一第四P型晶体管，耦接于该第一P型晶体管的N型井；以及
一第五P型晶体管，堆叠连接于该第四P型晶体管，并在一接收模式下开启，以经由该第四P型晶体管中的寄生二极管将该第一P型晶体管的N型井偏压于一电源电压。
4.根据权利要求3所述的混合电压式输入/输出缓冲器，其特征在于，该浮动N型井电路还包括：
一逻辑电路，用以执行该致能信号、该判别信号与该输出信号的与非逻辑运算，该逻辑电路具有一输出端耦接于该第四P型晶体管且经由一反相器耦接于该第五P型晶体管。
5.根据权利要求1所述的混合电压式输入/输出缓冲器，其特征在于，该浮动N型井电路还包括：
一第六P型晶体管，耦接于该输出入焊垫以及该第二P型晶体管的N型井，并在该输出入焊垫具有一高电压时开启，使得该输出入焊垫的电压传送至该第二P型晶体管的N型井。
6.根据权利要求5所述的混合电压式输入/输出缓冲器，其特征在于，该浮动N型井电路还包括：
一第七P型晶体管，耦接于该第二P型晶体管的N型井，该第二P型晶体管的N型井在一接收模式下经由该第七P型晶体管中的寄生二极管偏压于一电源电压。
7.根据权利要求1所述的混合电压式输入/输出缓冲器，其特征在于，所述堆叠式P型拉升晶体管的栅极被偏压以防止过度电性应力。
8.根据权利要求7所述的混合电压式输入/输出缓冲器，其特征在于，该输出缓冲电路还包括：
一动态栅极偏压产生器，用以将逻辑信号转换为偏压，以对所述堆叠式P型拉升晶体管的栅极进行偏压动作。
9.根据权利要求8所述的混合电压式输入/输出缓冲器，其特征在于，该输出缓冲电路还包括：
一前置驱动电路，用以接收一致能信号而输出该逻辑信号至该动态栅极偏压产生器。
10.根据权利要求1所述的混合电压式输入/输出缓冲器，其特征在于，该输出缓冲电路还包括：
一静电放电防护电路，用以在开启时释放静电放电电流。
11.一种混合电压式输入/输出缓冲器，其特征在于，包含：
一输出级电路，包含堆叠式拉升晶体管以及堆叠式拉降晶体管；以及
一动态栅极偏压产生器，用以将逻辑信号转换为相对应的偏压供该输出级电路操作，该动态栅极偏压产生器包含：
一电压源准位侦测电路，用以侦测一输出入电压源的电压准位，以输出一判别信号；以及
一动态驱动侦测电路，耦接于该电压源准位侦测电路，并在一传输模式下根据该输出入电压源以及该判别信号提供一第一栅极偏压至所述堆叠式拉降晶体管中的一第一N型晶体管，以防止该输出级电路的工作周期失真。
12.根据权利要求11所述的混合电压式输入/输出缓冲器，其特征在于，该动态驱动侦测电路还包括：
一第一P型晶体管，该第一P型晶体管的栅极用以接收该判别信号，该第一P型晶体管的源极耦接于一电源电压，当该输出入电压源为高电压时，该第一P型晶体管由该判别信号开启，使得该电源电压经由该第一P型晶体管输出而作为该第一栅极偏压。
13.根据权利要求12所述的混合电压式输入/输出缓冲器，其特征在于，该动态驱动侦测电路还包括：
一第二P型晶体管，耦接于该输出入电压源，并在该输出入电压源小于或等于该电源电压时根据该判别信号开启，使得该输出入电压源经由该第二P型晶体管输出而作为该第一栅极偏压。
14.根据权利要求13所述的混合电压式输入/输出缓冲器，其特征在于，该动态驱动侦测电路还包括：
一反相器，具有一输入端，用以接收该判别信号；以及
一第二N型晶体管，该第二N型晶体管的栅极耦接于该电源电压，该第二N型晶体管的漏极耦接于该反相器的一输出端，该第二N型晶体管的源极耦接于该第二P型晶体管的栅极。
15.根据权利要求14所述的混合电压式输入/输出缓冲器，其特征在于，该动态驱动侦测电路还包括：
一第三P型晶体管，该第三P型晶体管的栅极耦接于该电源电压，该第三P型晶体管的源极耦接于该输出入电压源，该第三P型晶体管的漏极耦接于该第二P型晶体管的栅极。
16.根据权利要求13所述的混合电压式输入/输出缓冲器，其特征在于，该动态驱动侦测电路还包括：
一反相器，具有一输入端，用以接收所述逻辑信号中的一第一逻辑信号；以及
一CMOS电路，具有一输入端以及一输出端，其中该CMOS电路的该输入端耦接于该反相器的一输出端，该CMOS电路的该输出端用以输出该第一栅极偏压，该CMOS电路包含一拉升晶体管，该拉升晶体管的源极耦接于该第二P型晶体管以及该第一P型晶体管的漏极。
17.根据权利要求11所述的混合电压式输入/输出缓冲器，其特征在于，该动态栅极偏压产生器还包括：
一电压准位转换电路，用以接收一低功率偏压以及该判别信号，并转换所述逻辑信号中的一第二逻辑信号的电压准位，以输出具有该输出入电压源所对应的电压准位的互补信号。
18.根据权利要求17所述的混合电压式输入/输出缓冲器，其特征在于，该动态栅极偏压产生器还包括：
一逻辑开关转换电路，用以根据该输出入电压源的电压准位提供一第二栅极偏压至所述堆叠式拉升晶体管中的一第四P型晶体管。
19.根据权利要求17所述的混合电压式输入/输出缓冲器，其特征在于，该动态栅极偏压产生器还包括：
一低功率偏压电路，用以提供该低功率偏压至该电压准位转换电路。
20.根据权利要求11所述的混合电压式输入/输出缓冲器，其特征在于，还包括：
一前置驱动电路，用以接收一致能信号而输出所述逻辑信号至该动态栅极偏压产生器。
21.一种混合电压式输入/输出缓冲器，包含：
一输入缓冲电路，包含：
一第一反相器，用以将一输入信号反相而产生一第一控制信号；
一第一电压准位限制电路，用以限制一外部信号的电压准位，以产生该输入信号传送至该第一反相器而防止该第一反相器的过度电性应力；
一第一电压准位拉升电路，用以拉升被输入至该第一反相器的该输入信号的电压准位；
一输入级电路，用以接收该第一控制信号而产生被输入至一核心电路的一相对应的数字信号；以及
一逻辑校准电路，用以在该第一反相器因该输入信号具有低电压准位而误动作时校准该第一控制信号的电压准位。
22.根据权利要求21所述的混合电压式输入/输出缓冲器，其特征在于，该逻辑校准电路还包括：
一第二反相器，用以将该输入信号反相而产生一第二控制信号；以及
一拉降校准电路，由该输入信号以及该第二控制信号所控制，并在该第一反相器因该输入信号具有低电压准位而误动作时拉降该第一控制信号的电压准位。
23.根据权利要求22所述的混合电压式输入/输出缓冲器，其特征在于，该拉降校准电路还包括：
一第一N型晶体管，该第一N型晶体管的栅极用以接收该输入信号，该第一N型晶体管的漏极耦接于该第一反相器以接收该第一控制信号；以及
一第二N型晶体管，该第二N型晶体管的栅极用以接收该第二控制信号，该第二N型晶体管的漏极耦接于该第一N型晶体管的源极，该第二N型晶体管的源极耦接于一接地电压。
24.根据权利要求23所述的混合电压式输入/输出缓冲器，其特征在于，当该第一N型晶体管由具有低电压准位的该输入信号所开启且该第二N型晶体管由该第二控制信号所开启时，该第一控制信号的电压准位是拉降至该接地电压。
25.根据权利要求22所述的混合电压式输入/输出缓冲器，其特征在于，该逻辑校准电路还包括：
一第二电压准位限制电路，用以限制该外部信号的电压准位，以产生该输入信号传送至该第二反相器而防止该第二反相器的过度电性应力。
26.根据权利要求25所述的混合电压式输入/输出缓冲器，其特征在于，该第二电压准位限制电路在一接收模式下由一致能信号所启动。
27.根据权利要求22所述的混合电压式输入/输出缓冲器，其特征在于，该逻辑校准电路还包括：
一第二电压准位拉升电路，用以拉升被输入至该第二反相器的该输入信号的电压准位。
28.根据权利要求21所述的混合电压式输入/输出缓冲器，其特征在于，该第一电压准位限制电路是在一接收模式下由一致能信号所启动。
29.根据权利要求21所述的混合电压式输入/输出缓冲器，其特征在于，该输入级电路是一第三反相器。
30.一种混合电压式输入/输出缓冲器，其特征在于，包含：
一输出缓冲电路，用以在一传输模式下缓冲由一核心电路传送至一输出入焊垫的信号，该输出缓冲电路包含：
一输出级电路，包含堆叠式P型拉升晶体管以及堆叠式N型拉降晶体管，所述堆叠式P型拉升晶体管中的一第一P型晶体管以及所述堆叠式N型拉降晶体管中的一第一N型晶体管耦接于该输出入焊垫；
一动态栅极偏压产生器，用以将逻辑信号转换为相对应的偏压供该输出级电路操作，该动态栅极偏压产生器包含：
一电压源准位侦测电路，用以侦测一输出入电压源的电压准位，以输出一判别信号；以及
一动态驱动侦测电路，耦接于该电压源准位侦测电路，并根据该输出入电压源以及该判别信号提供一第一栅极偏压至所述堆叠式N型拉降晶体管中的一第二N型晶体管，以防止该输出级电路的工作周期失真；
一栅极电压追踪电路，用以根据该输出入焊垫的电压控制该第一P型晶体管的栅极电压，以防止漏电流；以及
一浮动N型井电路，用以提供N型井电压至该第一P型晶体管的N型井以及该栅极电压追踪电路中控制该第一P型晶体管的栅极电压的一第二P型晶体管的N型井，以防止漏电流；以及
一输入缓冲电路，用以在一接收模式下缓冲由该输出入焊垫传送至该核心电路的信号，该输入缓冲电路包含：
一第一反相器，用以将一输入信号反相而产生一第一控制信号；
一第一电压准位限制电路，用以限制由该输出入焊垫而来的一外部信号的电压准位，以产生该输入信号传送至该第一反相器而防止该第一反相器的过度电性应力；
一第一电压准位拉升电路，用以拉升被输入至该第一反相器的该输入信号的电压准位；
一输入级电路，用以接收该第一控制信号而产生被输入至一核心电路的一相对应的数字信号；以及
一逻辑校准电路，用以在该第一反相器因该输入信号具有低电压准位而误动作时校准该第一控制信号的电压准位。
31.根据权利要求30所述的混合电压式输入/输出缓冲器，其特征在于，该浮动N型井电路还包括：
一第三P型晶体管，耦接于该输出入焊垫以及该第一P型晶体管的N型井，并根据一致能信号、一判别信号与一输出信号的逻辑运算结果而开启，使得该输出入焊垫的电压传送至该第一P型晶体管的N型井。
32.根据权利要求31所述的混合电压式输入/输出缓冲器，其特征在于，该浮动N型井电路还包括：
一第四P型晶体管，耦接于该第一P型晶体管的N型井；以及
一第五P型晶体管，堆叠连接于该第四P型晶体管，并在该接收模式下开启，以经由该第四P型晶体管中的寄生二极管将该第一P型晶体管的N型井偏压于一电源电压。
33.根据权利要求32所述的混合电压式输入/输出缓冲器，其特征在于，该浮动N型井电路还包括：
一逻辑电路，用以执行该致能信号、该判别信号与该输出信号的与非逻辑运算，该逻辑电路具有一输出端，该逻辑电路的该输出端耦接于该第四P型晶体管且经由一第二反相器耦接在该第五P型晶体管。
34.根据权利要求30所述的混合电压式输入/输出缓冲器，其特征在于，该浮动N型井电路还包括：
一第六P型晶体管，耦接于该输出入焊垫以及该第二P型晶体管的N型井，并在该输出入焊垫具有一高电压时开启，使得该输出入焊垫的电压传送至该第二P型晶体管的N型井。
35.根据权利要求34所述的混合电压式输入/输出缓冲器，其特征在于，该浮动N型井电路还包括：
一第七P型晶体管，耦接于该第二P型晶体管的N型井，该第二P型晶体管的N型井在该接收模式下经由该第七P型晶体管中的寄生二极管偏压于一电源电压。
36.根据权利要求30所述的混合电压式输入/输出缓冲器，其特征在于，该动态驱动侦测电路还包括：
一第八P型晶体管，该第八P型晶体管的栅极用以接收该判别信号，该第八P型晶体管的源极耦接于一电源电压，当该输出入电压源为高电压时，该第八P型晶体管由该判别信号开启，使得该电源电压经由该第八P型晶体管输出而作为该第一栅极偏压。
37.根据权利要求36所述的混合电压式输入/输出缓冲器，其特征在于，该动态驱动侦测电路还包括：
一第九P型晶体管，耦接于该输出入电压源，并在该输出入电压源小于或等于该电源电压时根据该判别信号开启，使得该输出入电压源经由该第九P型晶体管输出而作为该第一栅极偏压。
38.根据权利要求37所述的混合电压式输入/输出缓冲器，其特征在于，该动态驱动侦测电路还包括：
一第三反相器，具有一输入端，用以接收该判别信号；以及
一第三N型晶体管，该第三N型晶体管的栅极耦接于该电源电压，该第三N型晶体管的漏极耦接于该第三反相器的一输出端，该第三N型晶体管的源极耦接于该第九P型晶体管的栅极。
39.根据权利要求38所述的混合电压式输入/输出缓冲器，其特征在于，该动态驱动侦测电路还包括：
一第十P型晶体管，该第十P型晶体管的栅极耦接于该电源电压，该第十P型晶体管的源极耦接于该输出入电压源，该第十P型晶体管的漏极耦接于该第九P型晶体管的栅极。
40.根据权利要求37所述的混合电压式输入/输出缓冲器，其特征在于，该动态驱动侦测电路还包括：
一第四反相器，具有一输入端，用以接收所述逻辑信号中的一第一逻辑信号；以及
一CMOS电路，具有一输入端以及一输出端，其中该CMOS电路的该输入端耦接于该第四反相器的一输出端，该CMOS电路的该输出端用以输出该第一栅极偏压，该CMOS电路包含一拉升晶体管，该拉升晶体管的源极耦接于该第九P型晶体管以及该第八P型晶体管的漏极。
41.根据权利要求30所述的混合电压式输入/输出缓冲器，其特征在于，该动态栅极偏压产生器还包括：
一电压准位转换电路，用以接收一低功率偏压以及该判别信号，并转换该些逻辑信号中的一第二逻辑信号的电压准位，以输出具有该输出入电压源所对应的电压准位的互补信号。
42.根据权利要求41所述的混合电压式输入/输出缓冲器，其特征在于，该动态栅极偏压产生器还包括：
一逻辑开关转换电路，用以根据该输出入电压源的电压准位提供一第二栅极偏压至该第一P型晶体管。
43.根据权利要求41所述的混合电压式输入/输出缓冲器，其特征在于，该动态栅极偏压产生器还包括：
一低功率偏压电路，用以提供该低功率偏压至该电压准位转换电路。
44.根据权利要求30所述的混合电压式输入/输出缓冲器，其特征在于，该逻辑校准电路还包括：
一第五反相器，用以将该输入信号反相而产生一第二控制信号；以及
一拉降校准电路，由该输入信号以及该第二控制信号所控制，并在该第一反相器因该输入信号具有低电压准位而误动作时拉降该第一控制信号的电压准位。
45.根据权利要求44所述的混合电压式输入/输出缓冲器，其特征在于，该拉降校准电路还包括：
一第四N型晶体管，该第四N型晶体管的栅极用以接收该输入信号，该第四N型晶体管的漏极耦接于该第一反相器以接收该第一控制信号；以及
一第五N型晶体管，该第五N型晶体管的栅极用以接收该第二控制信号，该第五N型晶体管的漏极耦接于该第四N型晶体管的源极，该第五N型晶体管的源极耦接于一接地电压。
46.根据权利要求45所述的混合电压式输入/输出缓冲器，其特征在于，当该第四N型晶体管由具有低电压准位的该输入信号所开启且该第五N型晶体管由该第二控制信号所开启时，该第一控制信号的电压准位是拉降至该接地电压。
47.根据权利要求44所述的混合电压式输入/输出缓冲器，其特征在于，该逻辑校准电路还包括：
一第二电压准位限制电路，用以限制该外部信号的电压准位，以产生该输入信号传送至该第五反相器而防止该第五反相器的过度电性应力。
48.根据权利要求47所述的混合电压式输入/输出缓冲器，其特征在于，该第二电压准位限制电路在该接收模式下由一致能信号所启动。
49.根据权利要求44所述的混合电压式输入/输出缓冲器，其特征在于，该逻辑校准电路还包括：
一第二电压准位拉升电路，用以拉升被输入至该第五反相器的该输入信号的电压准位。
50.根据权利要求30所述的混合电压式输入/输出缓冲器，其特征在于，该第一电压准位限制电路在该接收模式下由一致能信号所启动。
51.根据权利要求30所述的混合电压式输入/输出缓冲器，其特征在于，该输入级电路是一第六反相器。
52.根据权利要求30所述的混合电压式输入/输出缓冲器，其特征在于，该动态栅极偏压产生器产生该偏压以对所述堆叠式P型拉升晶体管的栅极进行偏压而防止过度电性应力。
53.根据权利要求30所述的混合电压式输入/输出缓冲器，其特征在于，该输出缓冲电路还包括：
一前置驱动电路，用以接收一致能信号而输出所述逻辑信号至该动态栅极偏压产生器。
54.根据权利要求30所述的混合电压式输入/输出缓冲器，其特征在于，该输出缓冲电路还包括：
一静电放电防护电路，用以在开启时释放静电放电电流。
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