TWI379516B - Mixed-voltage i/o buffer - Google Patents

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1379516 六、發明說明： 【發明所屬之技術領域】 • 本發明是有關於一種緩衝電路，且特別是有關於一種半導 體積體電路中之混合電壓共容式輸入/輸出（1/〇)緩衝器。 【先前技術】 以目前技術而言，積體電路（IC)已可用來同時執行多種不 同類型的工作，而且藉由將許多電路封裝於晶片或是整合不同 籲用途的電路於-元件中的作法，更可因此增加1(：整體的能力； 不過，雖然ic整體的能力可因此增加，但不同的電路其操作 電壓亦不相同。舉例而言，系統―的記憶體係使用33v的操作 電壓，而與5V操作電壓的電路採用同一個匯流排，或者利用 輸出電壓為5V的晶片來驅動另一個具㈣或33Vf源電壓 的晶片。因此，混合電壓共容式輸入/輸出（I/O)緩衝器便成為不 同電壓準位之信號溝通的必要介面。 然而，一般具輸出級電路的混合電壓式1/〇緩衝器通常僅 •可以用來傳輸有限的電壓準位信號，若是欲以其作為傳輸高電 屋（如：5V)準位信號的介面，則其輸出級電路會受到如閉極氧 化層過度應力、熱載子劣化和非預期的漏電流等問題。如此一 來，半導體元件會產生元件可靠度的問題。 【發明内容】 本發明的目的是在提供一種混合電壓式輸入/輸出緩衝 器，用以提高半導體元件的可靠度及其使用週期。 依照本發明一實施例，提出一種混合電壓式輸入/輸出緩衝 4 1379516 器，包含一輸出緩衝電路❶輸出緩衝電路包含一輸出級電路、 -閘極電壓魏電路以及―料N料轉。輸該f路包含 堆疊式P型拉升電晶體以及堆疊式N型拉降電晶體，上述堆疊 式P型拉升電晶體中之一第一p型電晶體以及上述堆疊式㈣ 拉降電晶體中之-第-N型電日日日體絲接於—輸出人銲塾。閉 極電壓追蹤電路係用以根據輸出入銲墊之電壓控制第一 p型電 曰曰體之閘極電壓’以防止漏電流。浮動N型井電路係用以提供 N型井電壓至第―p型電晶體之N型井以及閘極電壓追縱電路 中控制第-P型電晶體之閘極電壓之一第二p型電晶體之㈣ 井’以防止漏電流。 依照本發明另—實_，提出—種混合錢式輸人/輸出緩 衝器，包含-輸出級電路以及一動態間極偏壓產生器。輸出級 電路包含堆疊式拉升電晶體以及堆疊式拉降電晶體，而動態間 極偏壓產生器則是用以將邏輯信號轉換為相對應之偏壓供輸 出級電路操作。動態閘極偏壓產生器包含—電壓源準位偵測電 路以及-動態驅tH貞測電路》電1原準位偵測電路係用則貞測 一輸出入電麗源之電壓準位，以輸出—判別信號。動態驅動债 測電路_於電壓源準位_電路，並在—傳輸模式下根據輸 出入電壓源以及判別信號提供—第_閘極㈣至堆疊式拉降 電晶體tHN型電晶體，以防止輸出級電路之工作週期 依照本發明又-實關，提出―種混合電壓式輸人/輸出緩 衝器，包含一輸入緩衝電路❶輸入緩衝電路包含一第一反相 器、-第-電壓準位限制電路、—第一電壓準位拉升電路、一 輸入級電路以及—邏輯校準電路。第―反相器係用以將―輸入 信號反相而羞生一第一控制信號。第一電壓準位限制電路係用 5 1379516 以限制一外部信號之電壓準位，以產生輸入信號傳送至第一反 相器而防止第一反相器之過度電性應力。第一電壓準位拉升電 路係用以拉升被輸入至第一反相器之輸入信號的電壓準位。輸 入級電路係用以接收第一控制信號而產生被輸入至一核心電 路之一相對應的數位信號。邏輯校準.電路係用以在第一反相器 因輸入信號具有低電壓準位而誤動作時校準第一控制信號之 電壓準位。 依照本發明再一實施例，提出一種混合電壓式輸入/輸出緩 衝器，包含一輸出緩衝電路以及一輸入緩衝電路。輸出緩衝電 路係用以在一傳輸模式下緩衝由一核心電路傳送至一輸出入 鲜塾之k號’並包含一輸出級電路、一動態閘極偏壓產生器、 一閘極電壓追蹤電路以及一浮動N型井電路。輸出級電路包含 堆疊式P型拉升電晶體以及堆疊式N型拉降電晶體，其中堆疊 式P型拉升電晶體中之一第一p型電晶體以及堆疊式N型拉降 電晶體中之一第一 N型電晶體係耦接於輸出入銲墊。動態閘極 偏壓產生器係用以將邏輯信號轉換為相對應之偏壓供輸出級 電路操作，並包含一電壓源準位偵測電路以及一動態驅動偵測 電路其中電壓源準位债測電路係用以债測一輸出入電屋源之 電壓準位，以輸出一判別信號，而動態驅動偵測電路則是耦接 於電壓源準則貞測電路’絲據輸出人電壓源以及判別信號提 供一第一閘極偏壓至堆疊式N型拉降電晶體中之一第二N型電 晶體，以防止輪出級電路之工作週期失真。閘極電壓追蹤電路 係用以根據輸出入銲墊之電壓控制第一 p型電晶體之閘極電 壓，以防止漏電流。浮動N型井電路係用以提供N型井電壓至 第P型電晶體之N型井以及閘極電壓追縱電路中控制第一 p 型電晶體之閘極電壓之m型電晶體的N型井，以防止漏 6 ^79516 另一方面，輸入緩衝電路係用以在一接收模式下緩衝由輪 • 出入銲墊傳送至核心電路之信號，並包含一第一反相器、一第 • 電壓準位限制電路、一第一電壓準位拉升電路、一輸入級電 路以及一邏輯校準電路。第一反相器係用以將一輸入信號反相 而產生一第一控制信號。第一電壓準位限制電路係用以限制由 輪出入辉塾而來之一外部信號的電壓準位，以產生輸入信號傳 送至第一反相器而防止第一反相器之過度電性應力。第一電壓 • 準位拉升電路係用以拉升被輸入至第一反相器之輸入信號的 電壓準位。輸入級電路係用以接收第一控制信號而產生被輸入 至一核心電路之一相對應的數位信號。邏輯校準電路係用以在 第一反相器因輪入信號具有低電壓準位而誤動作時校準第一 控制信號之電壓準位。 根據本發明之技術内容’前述混合電壓式輸入/輸出緩衝器 不僅可應用於大範圍的電壓準位信號，而不會產生如閘極氧化 層過度應力、熱載子劣化、非預期的漏電流和基體效應等問 _ 題，更可減少所需的靜態功率損耗。 【實施方式】 第1圖係繪示依照本發明實施例之一種混合電壓式輸入， 輸出（I/O)緩衝器的電路方塊示意圖。混合電壓式1/〇緩衝器1〇〇 主要包括一輪出緩衝電路110以及一輸入緩衝電路15(^輸出 緩衝電路110係用以在一傳輸模式下，對由一核心電路丨〇2傳 送至一輸出入銲墊1〇4(下稱I/O銲墊）之信號作緩衝，使得I/C) 銲墊104具有所需的電壓準位。相反地，輸入緩衝電路15〇則 7 ^79516 是用以在一接收模式下，對由I/O銲墊104傳送至核心電路i〇2 之4號作緩衝’使得邏輯1的信號可轉換為如33V的電壓。其 中，接收由I/O銲塾1〇4而來之信號的核心電路1〇6可與傳送 k號至I/O銲墊1〇4的核心電路1〇2相同或不同。 如第1圖所示，輸出緩衝電路丨10包括一前置驅動電路 、一動態閘極偏壓產生器124、一輸出級電路126、· 一閘極 電壓追縱電路128、一浮動N型井電路132以及一靜電放電 (ESD)防護電路134。前置驅動電路122係為一數位邏輯電路， φ 用以輸出邏輯信號，並決定混合電壓式I/O緩衝器1〇〇係工作 在傳輸模式或接收模式下。動態閘極偏麗產生器124接收前置 驅動電路122所傳來的邏輯信號，並將其轉換為相對應之偏 壓’以作為輸出級電路126的閘極偏壓，避免輸出級電路126 中產生輸出信號的工作週期（duty cycle)失真、電晶體可靠度以 及漏電流等問題。輸出級電路126則可在傳輸模式下依據其中 不同尺寸的N/P MOS電晶體傳送出不同的驅動電流。 閘極電壓追蹤電路128係用以根據I/O銲墊104之電壓控 • 制輸出級電路126中PMOS電晶體的閘極電壓，以以防止輸出 級電路126中的PMOS電晶體產生漏電流的情形。浮動N型井 電路132係用以控制輸出級電路126及閘極電壓追蹤電路128 中電晶體的N型井電壓，以防止當其中電晶體的寄生二極體 (如：P+/N型井二極體）導通時產生漏電流，並防止輸出級電路 126中的電晶體有基體效應（body effect)的情形。此外，靜電放 電防護電路134則是用以在開啟時釋放靜電放電電流，使得輸 出緩衝電路110可免於受靜電放電的影響。 另一方面’輸入緩衝電路150包括一電壓準位限制電路 162、一電壓準位拉升電路164、一反相器166、一輸入級電路 8 1379516 168以及一邏輯校準電路172。電壓準位限制電路162係用以 限制由I/O銲墊104而來之一外部信號的電壓準位，以產生輸 入信號而傳送至反相器166,藉以防止反相器166中產生閘極 氧化層過度電性應力（gate-oxide electrical overstress)。電壓準 位拉升電路164對經由反相器166傳送至輸入級電路168之輸 入信號的額定電壓進行拉升動作。反相器166將輸入信號進行 反相，以產生一控制信號而傳送至輸入級電路168中，並藉以 控制輸入級電路168，使其在接收模式下開啟或關閉。輸入級 電路168接收由反相器166產生的控制信號，以產生一相對應 的數位信號（如：由邏輯1表示的高電壓準位或邏輯〇表示的低 電壓準位）傳送至核心電路106中。邏輯校準電路172則是在反 相器166因輸入信號具有太低的電壓準位，無法對其判斷，並 因此而誤動作時，用來對反相器166所產生之控制信號的電壓 準位進行校準。 第2圖係繪示依照本發明實施例之一種混合電壓式I/O緩 衝器的電路示意圖。如第2圖所示，混合電壓式I/O緩衝器200 包含輸出緩衝電路210以及輸入緩衝電路250。對於輸出緩衝 電路210而言，前置驅動電路222之功能是決定I/O緩衝器200 係工作在傳輸模式或接收模式下，並包括一 NAND邏輯閘 NAND201、一反相器INV201以及一 NOR邏輯閘NOR201。前 置驅動電路222接收一致能信號（或控制信號）ΟΕ以及一輸出 信號Dout，其中致能信號ΟΕ係輸入至邏輯閘NAND201中， 並經由反相器INV201輸入至邏輯閘NOR201中。若致能信號 0E為邏輯1，I/O緩衝器200將會操作於傳輸模式下；相反地， 若致能信號0E為邏輯0，I/O緩衝器200則是會操作於接收模 式下，並使得輸入端點Din的信號，其具有與I/O銲墊204相 9 1379516 同的邏輯。

表（一）係繪示前置驅動電路222之兩輸入端（OE和Dout) 以及兩輸出端（UP和DN)其邏輯準位的真值表。當0E為邏輯 0(如：0V)時，無論Dout為何，UP均為邏輯1(如：3.3V)且DN 均為邏輯〇«此時，I/O緩衝器200操作在接收模式下，並接收 外部信號。相反地，當OE為邏輯1時，UP和DN會根據Dout 變動。如表（一）所示，當Dout為邏輯0時，UP和DN為邏輯卜 而當Dout為邏輯1時，UP和DN為邏輯0。此時，I/O緩衝器 200操作在傳輸模式下，且由端點Dout而來的信號會傳送至I/O 銲墊204。 由於在本實施例中邏輯1係指3.3V(VDD)，而邏輯0係指 OV(GND)，因此便需要一電壓準位轉換電路，將邏輯1所代表 的電壓3.3V轉換為0.9〜5V的電壓（即圖示之I/O電壓源），並 將邏輯0所代表的電壓0V轉換為0〜2.5V的電壓。 表（一） 模式 OE Dout UP DN 接收 0 0 1 0 0 1 1 0 傳輸 1 0 1 1 1 1 0 0 輸出級電路226包括堆疊式拉升PMOS電晶體PM201和 PM202以及堆疊式拉降NMOS電晶體NM201和NM202，其中 PM202和NM201更耦接於I/O銲墊204。當I/O緩衝器200操 1379516 作在傳輸模式下時，具有不同尺寸大小的Ν/PMOS電晶體，可 * 提供不同的驅動電流，且由於堆疊式拉升PMOS電晶體和堆疊 式拉降NMOS電晶體共同存在作用的關係，VDDIO可變換不 同的值因而改變輸出電壓的位準。此外，前置驅動電路222以 • 及動態閘極偏壓產生器224可控制PM201和PM202的閘極電 壓，以防止PM201和PM202遭受可靠度的問題，而由PM202 所造成的漏電流，則是可藉由閘極電壓追蹤電路228以及浮動 N型井電路232來避免。

表（二） 模式 VDDIO Vgl Vg2 Vg3 Vg4 接收. 0.9V 0.9V 3.3/5V* 3.3V OV 1.2V 1.2V 3.3/5V* 3.3V OV 1.8V 1.8V 3.3/5V* 3.3V OV 2.5V 2.5V 3.3/5V* 3.3V OV 3.3V 3.3V 3.3/5V* 3.3V OV 5V 5V 3.3/5V* 3.3V OV 傳輸 (邏輯1/0) 0.9V 0/0.9V 0/3.3V 3.3V 0/0.9V 1.2V 0/1.2V 0/3.3V 3.3V 0/1.2V 1.8V 0/1.8V 0/3.3V 3.3V 0/1.8V 2.5V 0/2.5V 0/3.3V 3.3V 0/2.5V 3.3V 0/3.3V 0/3.3V 3.3V 0/3.3V 5V >1.7/5V >1.7/3.3V 3.3V 0/3.3V *VPad=5Y 表（二）係繪示在不同操作模式下VDDIO以及電晶體 PM2(H、PM202、NM201和NM202之相對應閘極電壓（即Vg卜

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Vg2、Vg3、Vg4)的值。 在一實施例中，在接收模式下，當Vg2、Vg3和Vg4分別 偏壓在3.3V、3.3V和0V時，Vgl係偏壓於與VDDIO相同的 電壓，使得PM201關閉。在此值得注意的是，當VpAD為5V時， Vg2必須藉由閘極電壓追蹤電路228拉升至5V，以避免經由 PM202產生漏電流路徑。另一方面，在傳輸模式下，當VDDIO 小於或等於3.3V時，Vgl和Vg2係偏壓於0V。如此，便可傳 送邏輯1的信號’且可避免閘極氧化層過度應力的發生。相對 地，在傳送邏輯0的信號，且VDDIO小於或等於3.3V時，Vg4 則是偏壓於與VDDIO相同的電壓》 浮動N型井電路232係用以提供適當的N型井電壓（即 Vnwell2、Vnwell)，以供傳送至輸出級電路226中電晶體PM202 的N型井，以及閘極電壓追蹤電路228中用來控制PM202之 閘極電壓的PM206的N型井，藉以避免PM202和PM206中的 寄生二極體導通，而產生非預期的漏電流，並防止PM202具有 基底效應（body effect)。其中，當傳送邏輯1時，Vnwell2係隨 著VPAD電壓變動，而在接收模式下，則是Vnwell隨著VPAD電 壓變動。

浮動N型井電路232更包括PMOS電晶體PM251、PM252、 PM253、PM254、PM255 以及一 NAND 邏輯閘 N1。PM251 係 耦接於I/O銲墊204以及PM206的N型井，並於I/O銲墊204 具有一高電壓時開啟，使得I/O銲墊204的電壓傳送予PM206 的N型井。PM252係耦接於I/O銲墊204以及PM202的N型 井，並根據〇E、Dout與VL作NAND邏輯運算的結果而開啟（其 中VL係為如下所述之一判別信號），使得I/O銲墊204的電壓 (Vpad)傳送至PM202的N螌井》PM253係耦接於PM206的N 12 1379516 型井，且在接收模式下PM206的N型井經由PM253中的寄生 二極體偏壓於VDD。PM255亦耦接於PM202的N型井，且 PM254係與PM255堆疊連接，並在接收模式下開啟，以經由 PM255中的寄生二極體將PM202的N型井偏壓於VDD〇NAND 邏輯閘N1則是用以對OE、Dout和VL作NAND邏輯運算，並 具有一輸出端，其耦接於PM255，且經由一反相器耦接於 PM254。 在傳輸模式下，若輸出信號的電壓介於0.9〜3.3V，且I/O 緩衝器200傳送邏輯1時，PM252的閘極電壓係偏壓於0V， 使得輸出級電路226中PM202的N型井電壓Vnwell2，會與 PM202的源極和汲極電壓相同，而因此避免基底效應的影響。 如此一來，輪出高電壓準位信號的驅動能力便可因此提升。此 時，閘極電壓追蹤電路228中PM206的N型井電壓Vnwell， 會因為PM253中的寄生二極體導通而偏壓於3.3V。此外，當 5V的高電壓信號在傳輸時，PM252的閘極電壓為3.3V，且 PM251和PM252均會開啟，使得Vnwell和Vnwell2藉由VPAD 偏壓於5V。如此一來，即可避免由PM202和PM206中的寄 生二極體所產生的漏電流。 另一方面，在接收模式下，PM252的閘極電壓為3.3V， PM254開啟，且PM253和PM255中的寄生二極體導通，使得 Vnwell和Vnwell2偏壓於3.3V。此時，若接收5V的高電壓信 號，則PM251和PM252均會開啟，使得Vnwell和Vnwell2偏 壓於5V。 表（三）係繪示不同信號（VL、OE、Dout、DN)以及與浮動N 型井電路232相關之節點（Vg5、Vnwell、Vnwell2)的相對應電 壓值* 13 1379516 表（三） VL OE Dout DN Vg5 Vnwell Vnwell2 0V 0V 0V ον 3.3V 5V 5V 0V 0V 3.3V ον 3.3V 5V 5V 0V 3.3V ον 3.3V 3.3V 5V 5V 0V 3.3V 3.3V ον 3.3V 5V 5V 3.3V 0V ον ον 3.3V 3.3V 3.3 V 3.3V 0V 3.3V ον 3.3V 3.3V 3.3V 3.3V 3.3V ον 3.3V 3.3V 3.3V 3.3V 隨 3.3V 3.3V 3.3V ον ον 3.3V VpaD 電 壓而變

閘極電壓追蹤電路228係為一追蹤電路，其用以根據I/O 銲墊204的電壓來控制電晶體PM202的閘極電壓，藉以防止 PM202在接忮模式下導通而產生漏電流。亦即，在接收模式 下，閘極電壓追蹤電路228會監控VPAD。當VPAD為5V時，PM206 會導通，使得Vg2可經由PM206拉升至5V’且藉此防止漏電 流經由PM202產生。另一方面，在傳輸模式下，當VDDIO為 5 V時，PM207會導通，使得PM206的閘極電壓偏壓於5V，且 Vg2不受VPAD的影響。 第3圖係繪示依照本發明實施例之一種動態閘極偏壓產生 14 1379516

器的電路方塊示意圖。動態閘極偏壓產生器224包括一低功率 偏壓電路302、一電壓源準位偵測電路3〇4、一電壓準位轉換 電路306、一邏輯開關轉換電路3〇8以及一動態驅動偵測電路 312。在接收由前置驅動電路傳送而來之信號後，低功率偏壓 電路302和電壓源準位偵測電路3〇4會分別產生偏壓以及判別 信號，使得電壓準位轉換電路3〇6、邏輯開關轉換電路3〇8和 動態驅動偵测電路312 ,可依據不同電壓準位的電壓源 VDDIO，提供適當的偏壓予輸出級電路，藉以使輸出級電路可 正常操作在不同模式下，作大範圍不同電壓介面的應用，並使 閘極電壓追蹤電路適當地開啟和關閉，以避免產生如輸出信號 的工作週期（duty cycle)失真、漏電流以及可靠度等問題。 第4圖係繪示依照本發明實施例之一種動態閘極偏壓產生 器的電路示意圖。低功率偏壓電路4〇2係提供一偏壓％^(如： 1.7V)給電壓準位轉換電路4〇6中的電晶體ρΜ4〇ι和pM4〇2， 使得當VDDIO為5V時，端‘點q的邏輯〇其電壓準位可拉升至 2.5V，藉以提供閘極電壓給輸出級電路中的電晶體和 PM2〇2，而避免產生可靠度的問題。 閉迴路架構的電路，在 其閉迴路電路中的電晶 低功率偏壓電路402係利用具有一 不需起始電路(start-up)辅助的情形下， 體均工作在次臨界區（sub_thresh〇ld)，且其靜態電流均降至最 低。由於電晶體之閘極和源極的電位差^大於臨界電慶則會導 通的特性’因此在閉迴路電路中的每—個電晶體均會關閉。舉 例而言’若節點V術的電壓太低，則電晶體麵川將會導通 而對節點V·充電；相反地，若節點V401的電壓太高，則電 晶體PM4U將會導通而對節點V4〇1放電。因此，閉迴路電路 係用以使其t的每-個電晶體，其閘極和源極的電位差均小於 15 1379516 臨界電壓，且使節點V401可提供穩定的偏壓（如：1.7V)至電壓 準位轉換電路406中。 電壓源準位偵測電路404係判斷VDDIO是否為高電壓信 號（如：5V)，並產生判別信號VL(亦指節點VL)傳送至電壓準 位轉換電路406、閘極電壓追蹤電路228以及動態驅動偵測電 路412，藉以避免過度電性應力的問題發生。 當 VDDIO 為 5V 時，PM403、NM401 和 NM402 會導通， 使得節點VL的電壓為0V，同時PM404、NM403和PM405會 因NM404導通而關閉。而當VDDIO為0.9〜3.3V時，則 NM404、PM404、NM403和PM405會導通，使得節點VL的電 壓為3.3V，同時NM402會關閉。 表（四）係繪示電壓準位轉換電路406中不同節點或端點與 相對應之VDDIO的電壓值。

表（四）

VDDIO UP VL Q QB 5V ον OV 2.5V 5V 3.3V 5V 2.5V 3.3V ον 3.3V OV 3.3V 3.3V 3.3V OV 2.5V ον 3.3V OV 2.5V 3.3V 2.5V OV 1.8V ον 3.3V OV 1.8V 3.3V 1.8V OV 16 1379516

1.2V 0V 3.3V 0V 1.2V 3.3V 1.2V 0V 0.9V 0V 3.3V 0V 0.9V 3.3V 0.9V 0V 電壓準位轉換電路406接收低功率偏壓Vbias以及判別信號 VL，並藉由將UP的電壓準位轉換，而輸出與VDDIO之電壓 準位相對應的互補信號Q和QB。電壓準位轉換電路406將前 置驅動電路222之UP端的邏輯1，由3.3V轉換為0.9〜 5V(VDDIO)，並將邏輯0由0V轉換為0〜2.5V。當VDDIO為 5V且UP端的信號為邏輯0時，NM405和NM406會導通，使 得節點V401的電壓和電晶體PM402的閘極電壓均為1.7V。此 時，端點Q會由PM402、NM405和NM406放電至2.5V，使得 PM406導通而端點QB充電至5 V。同樣地，當UP端的信號為 邏輯1時，端點QB會放電至2.5V，而端點Q則是會充電至5V。 另一方面，當VDDIO為0.9〜3.3V且UP端的信號為邏輯 0時，端點Q會由NM407、NM408和NM406放電至0V ’使得 PM406導通而端點QB充電至0·9〜3.3V。同樣地，當UP端的 信號為邏輯1時，端點QB會放電至0V，而端點Q則是會充電 至 0.9〜3.3 V 〇 邏輯開關轉換電路408係依照不同電壓準位的VDDIO,將 所需的偏壓傳送至輸出級電路226中的電晶體PM202。在傳輸 模式且傳送邏輯1的情形下，邏輯開關轉換電路408會將UP 端0V的信號轉換為2.5V的信號，並將其傳送至Vg2端。當 VDDIO為5V且操作在傳輸模式而傳送邏輯0的情形下，或者 17 1379516 當VDDIO為〇·9〜3.3V的情形下，邏輯開關轉換電路408會傳 • 送與UP端相同電壓準位的信號至Vg2端，藉以提供輸出級電 - 路226中的PMOS電晶體適當的偏壓。 動態驅動债測電路412(或稱VDDIO债測電路）係根據 • VDDIO和信號VL，提供偏壓Vg4給輸出級電路226中的 NM202，藉以防止當VDDIO小於3.3V時，因輸出級電路226 中的PMOS電晶體其間極和源極的電位差縮小，而導致的輪出 工作週期失真。 動態驅動偵測電路412包電路PMOS電晶體PM451、 • PM452 和 PM453、一 NMOS 電晶體 NM451、反相器 INV1 和 INV2以及一CMOS電路442 °PM451的閘極接收判別信號 VL，其源極耦接於VDD，並在VDDIO為高電壓時由信號VL 開啟，使得VDD可經由PM451輸出而作為閘極偏壓Vg4。 PM452係耦接於VDDIO，並在VDDIO小於或等於VDD時根 據信號VL而開啟，使得VDDIO經由PM452輸出而作為閘極 偏壓Vg4。PM453的閘極耦接於VDD，其源極耦接於VDDIO， 而其汲極耦接於PM452的閘極。NM451的閘極耦接於VDD， ^ 其汲·極柄接於INV1的輸出端，而其源極輕接於pM452的問 極》INV1具有一輸入端接收判別信號VL，並傳送反相信號至 NM45卜INV2具有一輸入端接收邏輯信號DN，並傳送反相信 號至CMOS電路442 » CMOS電路442的輸入端則是耦接於 INV2的輸出端，而其輸出端則用以輸出閘極偏壓vg4。其中， CMOS電路442包括一拉升電晶體，其源極耦接於ρΜ45ι和 PM452的汲極° 當VDDIO為5V時，VL係偏壓於0V，使得PM45i導通， PM452關閉，且VDD(3.3V)經由PM451傳送至Vg4端（即NM202 18 1379516 的閘極）。當VDDIO為0.9〜3.3V時，PM452導通，PM451關 閉，使得Vg4端經由ΡΜ452拉升至VDDIO。如此，便可使輸 出信號的工作週期平衡。 再參照第2圖，當靜電放電發生時，靜電放電防護電路234 會開啟而釋放靜電放電電流，藉以提昇I/O緩衝器200的靜電 放電防護能力。如圖所示，當I/O緩衝器200正常操作時，電 晶體PM221和NM222會關閉；而當靜電放電發生時，電晶體 PM221和NM222貝丨j是會導通，以幫助提昇I/O銲墊204的靜電 放電能力。 如第2圖所示，輸入緩衝電路250更包括電壓準位限制電 路262、電壓準位拉升電路264、反相器266、輸入級電路268 以及邏輯校準電路280。電壓準位限制電路262係在接收模式 下由控制信號OE啟動，以限制由I/O銲墊204所傳來之外部 信號的電壓準位，並藉此產生輸入信號Vil。反相器266係將 輸入信號Vil反相，以輸出控制信號Vi2來控制輸入級電路 268。在本實施例中，輸入級電路268亦可由一反相器來實現。 邏輯校準電路280更包括一第二電壓準位限制電路282、 一第二電壓準位拉升電路284、一反相器286以及一拉降校準 電路288。第二電壓準位限制電路282係在接收模式下由控制 信號OE啟動，並限制由I/O銲墊204所傳來之外部信號的電 壓準位，以產生輸入信號Vi4而傳送至反相器286，藉此防止 反相器286發生過度電性應力的問題。反相器286係將輸入信 號Vi4反相，以產生一第二控制信號Vi3，用以控制拉降校準 電路288。第二電壓準位拉升電路284係用以將輸入至反相器 286中的輸入信號Vi4的電壓準位拉升。拉降校準電路288則 是由輸入信號Vil和第二控制信號Vi3所控制，並在反相器266 1379516 因輸入信號vu具有低電塵準位而誤動作時，將控制信號犯 - 的電壓準位拉降。 ' 拉降校準電路288包括NM〇S電晶體Ni6和Ni7。盆令， * 廳的閘極接收輸入信號VU，其沒極為接於反相器266的輸出 端，以接收控制信號Vi2。此外，的閘極接收第二控制信號 W，其沒極糕接於Ni6㈣極，其源極則輕接於接地電壓 GND。當Ni6由具有低電壓準位的輸入信號vu所開啟，且即 亦由第二控制信號Vi3所開啟時，控制信號Vi2的電壓準位會 拉降至接地電壓GND。 ♦輸入緩衝電路250係用以在接收模式下，將所接收到的信 號傳送至核心電路，並將邏輯丨轉換為3·3ν。為了達到可接收 0.9〜5V的電壓信號，而無可靠度的問題，本發明之實施例係 利用電晶體Nil來解決。由於Nil的閘極係連接VDD(3 3V)， 所以當高電壓信號（5V)由I/O銲墊204輸入時，Pi2和Ni2並不 會有可靠度的問題’且Pil可將輸入信號為邏輯1的電壓拉升 為3.3\^。當輸入信號為邏輯.1(〇.9〜5¥)時，由？丨2和>^2所組 成之反相器266所輸出的控制信號vi2為0V，且Pil會導通而 鲁 將Vi 1拉升至VDD，以確保反相器266正常操作。 然而，若是反相器266係由以0.35μιη製程技術製作的Pi2 和Ni2所組成’則當Vil為0.9V或1.2V時，Vi2將為3.3V。 如此一來，反相器266便無法正確地判斷輸入信號的準位。因 此，邏輯校準電路280便是用來解決此一問題。當反相器266 根據0.9V或1.2V的信號Vil，而輸出3.3V的信號Vi2時，Ni6 會導通，且Vi3亦會偏壓於3.3V而導通Ni7，使得Vi2可藉由 Ni7以及包括Pil、Pi2和Ni2的迴授迴路作用而拉降至0V。是 故，邏輯上錯誤的問題便可藉此解決。如此一來，輸入缓衝電 20 路250便可正常地操作，而接收由i/o銲墊 204所傳來的大銘 圍的輸入電壓信號。 由上述本發明之實施例可知，此混合式電壓1/〇緩衝器可 在不遭受如閘極氧化層過度應力、熱載子劣化、非預期漏電流 和基底效應等問題的情形下，操作於大範圍的電壓準位（如 至5V)«>此混合式電壓1/〇緩衝器在以〇 的製程技 術製作下，可輸出甚至是G.9 V的低㈣信號，且其輪出信號 亦具有幾近5G%的:l作週期。此外，混合式電廢1/〇緩衝器的

靜態功率損耗更可因為使用低功率偏壓電路而降至 553nW。 雖然本發明已以實施例揭露如上，然其並非用以限定本發 明，任何具有本發明所屬技術領域之通常知識者，在不脫離本 發明之精神和範圍内’當可作各種之更動與㈣，因此本發明 之保護範圍當視後附之申請專利範圍所界定者為準。 【圖式簡單說明】 • 第1圖係繪示依照本發明實施例之一種混合電壓式輸入/ 輸出（I/O)緩衝器的電路方塊示意圖。 第2圖係繪示依照本發明實施例之一種混合電壓式ι/〇緩 衝器的電路示意圖。 第3圖得繪示依照本發明實施例之一種動態問極偏壓產生 器的電路方塊示意圖。 第4圖係繪示依照本發明實施例之一種動態閘極偏壓產生 器的電路示意圖。 21 1379516 【主要元件符號說明】 100、200 :混合電壓式I/O緩衝器 102、106 :核心電路 104、204 :輸出入銲墊 110、210 :輸出緩衝電路 122、222 :前置驅動電路 124、224 :動態閘極偏壓產生器 126、226 :輸出級電路 128、228 :閘極電壓追蹤電路 132、232 :浮動N型井電路 134、234 :靜電放電防護電路 150、250 :輸入緩衝電路 162、262 :電壓準位限制電路 164、264 :電壓準位拉升電路 166、266、286 :反相器 168 :輸入級電路 172 :邏輯校準電路 268 :輸入級電路 280 :邏輯校準電路 282:第二電壓準位限制電路 284:第二電壓準位拉升電路 288 :拉降校準電路 302、402 :低功率偏壓電路 3〇4、404 :電壓源準位偵測電路 3 06、406 :電壓準位轉換電路 308、408 :邏輯開關轉換電路 22 1379516 312、412 :動態驅動偵測電路 442 : CMOS 電路

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Claims (1)

1379516 -10丨年7月乃 七、申請專利範圍·· 1· 一種混合電壓式輸入/輸出緩衝器，包含： 一輸出緩衝電路，包含： -輸出級電路’包含堆疊式p型拉升電晶體以及堆疊 j N型拉降電晶體，該些堆疊式p型拉升電晶體中之一第 一 P型電晶體以及該些堆疊式N型拉降電晶體中之一第一 N型電晶體係麵接於—輸出人銲塾，其中該些堆疊式p型 拉升電晶體之閘極係被偏壓以防止過度電性應力； -閘極電麼追縱電路，用以根據該輸出入銲塾之電壓 控制該第P型電晶體之閘極電壓，其中該閘極電壓追縱 電=包含一第二P型電晶體，該第：p型電晶體輕接於該 第一 p型電晶體之閘極和該輸出入銲墊之間，以控制該第 —P型電晶體之閘極電壓； 浮動N型井電路，用以提供N型井電壓至該第一 p 型電晶體之N型井以及該閘極電壓追蹤電路中該第二p型 電晶體之N型井；以及 一動態閘極偏壓產生器，用以將邏輯信號轉換為偏 壓，以對該些堆疊式P型拉升電晶體之閘極進行偏壓動作。 匕2.如申請專利範圍第1項所述之混合電壓式輸入/輸出緩 衝器’其中該浮動N型井電路更包含： 第二P型電晶體，轉接於該輸出入銲塾以及該第一 p型 電晶體之N型井，並根據一致能信號、一判別信號與—輸出信 號之邏輯運算結臬而開啟，使得該輸出入銲墊之電壓傳送至該 24 1379516 第 P型電晶體之N型井 3如申β月專利紅圍第2項所述之混合電壓式輸入/輸出緩 衝器，其中該浮動Ν型井電路更包含： 以及 第四Ρ尘电曰日體，耦接於該第一 Ρ型電晶體之Ν型井; -第五Ρ型電晶體，堆疊連接於該第四ρ型電晶體並在 一接收模式下開啟，以經由該第四ρ型電晶體中之寄生二極體 將該第一ρ型電晶體之Ν型井偏壓於一電源電壓。 專利範圍第3項所述之混合電壓式輸人/輸出緩 衝裔其中該洋動Ν型井電路更包含： 路，用以執行該致能信號、該判別信號與該輸出 卿邏輯運算，該邏輯電路具有—輪出端_於該第 四t電日曰體且經由一反相器輕接於該第五Ρ型電晶體。 衝器5，.^請專利範圍第丨項所述之混合電I式輸人/輸出緩 電曰體晶體，_於該輸出墊以及該第二Ρ型 ^曰體^料，並在簡出人㈣ 之電壓傳送至該第二"電:體之： 衝器項所述之混合電覆式輪入/輸出緩 甲这汁動Ν型井電路更包含： 該第二^ ^電晶體，接於該第二Ρ型電晶體之Ν型井， “ t電晶體之_井係、在—接收模式下經由該第七ρ型 25 1379516 iOl年7月25曰修正替換苜 電晶體中之寄生二極體偏壓於—電源電壓。 7·如申請專利範圍第1項所述之混合電壓式輸入/輸出緩 衝器’其中該輸出缓衝電路更包含： 刖置驅動電路’用以接收一致能信號而輸出該邏輯信號 至該動態閘極偏壓產生器。 …如中請專利範圍帛1項所述之混合電壓式輸入/輸出緩 衝器，其中該輸出緩衝電路更包含： -靜電放電防護電路，用以在開啟時釋放靜電放電電流。 9. 一種混合電壓式輸入/輸出緩衝器，包含： -輸出級電路’包含堆疊式拉升電晶體以及堆疊式拉降電 晶體；以及 β 一動態閘極偏壓產生器’用以將邏輯信號轉換為相對應之 偏壓以對5亥些堆疊式拉升電晶體之閘極進行偏壓動作，該動 態閘择偏壓產生器包含： -電壓源準位侦測電路，用則貞測—輸出人電壓源之 電壓準位，以輸出一判別信號；以及 一動態驅動❹i電路’輕接於該電星源準位偵測電 路，並在一傳輸模式下根據該輸出入電壓源以及該判別信 號提供—第—閘極偏壓至該些堆疊式拉降電晶體中之一 第-N型電晶體，以防止該輪出級電路之工作週期失真， 其中該動態驅動偵測電路更包含： -第- P型電晶體，該第一 P型電晶體之閘極係 用以接收該判別信號，該第一P型電晶體之源極係輕 26 1379516 日修TF巷抱百 接於-電源電壓，當該輸出入電壓源為高電壓時該 第一 P型電晶體由該判別信號開啟，使得該電源電壓 組由^第^型電晶體輸出而作為該第一閉極偏壓； 第一p型電晶體，耦接於該輪出入電壓源並 在該輸出人電壓源小於或等於該電源電壓時根據該 判別信號開啟，使得該輸出入電壓源經由該第二P型 電晶體輸出而作為該第一閘極偏壓 -反相态’具有一輸入端，以接收該判別信 號；以及 第一 N型電晶體，該第二N型電晶體之閘極耦 接於該電源電壓’該第二N型電晶體之汲極耦接於該 反相器之一輸出端，該第二>^型電晶體之源極耦接於 該第二P型電晶體之閘極。 〜如申請專利範圍第9項所述之混合電壓式輸入/輸出緩 衝器’其中該動態驅動偵測電路更包含： 第一 P型電晶體’該第二p型電晶體之閘極耗接於該電 原電壓，該第二p型電晶體之源極搞接於該輸出入電壓源該 第二p型電晶體之汲極耦接於該第二p型電晶體之閘極。 11 ·如申請專利範圍第9項所述之混合電壓式輸入/輸出緩 衝器’其中該動態閘極偏壓產生器更包含： ^ 一電壓準位轉換電路，用以接收一低功率偏壓以及該判別 仏就’並轉換該些邏輯信號中之一第二邏輯信號的電壓準位， 、輪出具有該輸出入電壓源所對應之電壓準位的互補信號。 27 1379516 1Q丨年7月25曰修TFgp气 12·如申請專利範圍第u項所述之混合電壓式輸入，輸出 緩衝器，其中該動態閘極偏壓產生器更包含： 一邏輯開關轉換電路’用以根據該輸出人電壓源之電壓準 位提供-第二閘極偏壓至該些堆疊式拉升電晶體中之—第四p 型電晶體。 13·如㈣專利範圍第u項所述之混合電壓式輸入/輸出 緩衝器，其中該動態閘極偏壓產生器更包含： 低功率偏M f路’用以提供該低功率偏壓至該電壓準位 轉換電路。 14. 如中凊專利|巳圍第9項所述之混合電壓式輸入/輸出緩 衝器，更包含： 一前置驅動電路，用以接收—致能信號而輸出該些邏輯信 號至該動態閘極偏壓產生器。 15. —種混合電壓式輸入/輸出緩衝器，包含： 一輸出緩衝電路1以在—傳輸模式下緩衝由—核心電路 傳送至一輸出入銲墊之信號，該輸出緩衝電路包含： -輸出級電路’包含堆疊式p型拉升電晶體以及堆疊 式N型拉降電晶體，該些堆疊式p型拉升電晶體中之—第 一P型電晶體以及該些堆疊式N型拉降電晶體中之一第— N型電晶體係麵接於該輸出入銲墊； 一動態㈣偏壓產生H ’用以將邏輯信號轉換為相對 應之偏壓供該輸出級電路操作，該動態間極偏壓產生 含： 。 28 IP丨年7月25 H_7F拜严气 、-電I源準位_電路，用以偵測—輸出入電屋 源之電壓準位，以輸出一判別信號；以及 勤態驅動偵測電路，耦接於該電壓源準位偵測 電路，並根據該輸出入電壓源以及該判別信號提供一 第一閘極偏壓至該些堆疊式拉降電晶體中之一第 二N型電晶體，以防止該輸出級電路之工作週期失真； 一問極電魏縱電路，用以根據該輸出人銲墊之電壓 控制該第- P型電晶體之間極電慶，以防止漏電流；以及 一浮動N型井電路，用以提供N型井電壓至該第一p 型電晶體之N型井以及該閘極電壓追蹤電路中控制該第一 P型電晶體之閘極電壓之—第二p型電晶體的N型井，以 防止漏電流；以及 一輸入緩衝電路，用以在一接收模式下緩衝由該輸出入銲 墊傳送至該核心電路之信號，該輸入緩衝電路包含： 一第一反相器，用以將一輸入信號反相而產生一第一 控制信號； 一第一電壓準位限制電路，用以限制由該輪出入銲墊 而來之一外部信號的電壓準位，以產生該輸入信號傳送至 該第一反相器而防止該第一反相器之過度電性應力； 一第一電壓準位拉升電路，用以拉升被輸入至該第一 反相器之該输入信號的電壓準位； 一輸入級電路’用以接收該第一控制信號而產生被輸 入至一核心電路之一相對應的數位信號；以及 一邏輯校準電路’用以在該第一反相器因該輸入信號 具有低電壓準位而誤動作時校準該第一控制信號之電壓 準位。 29 1379516 ;〇-ϋ_7 月 25 曰修 16.如申請專利範圍第15項所述之混合電壓式輸入/輪出 緩衝器’纟中5玄浮動N型井電路更包含： 一第三P型電晶體，耦接於該輸出入銲墊以及該第—p型 電明體之N型井’並根據一致能信號、一判別信號與—輸出信 號之邏輯運算結果而開啟’使得該輸銲塾之電壓傳送至該 第一 P型電晶體之N型井。 17.如申凊專利範圍第16項所述之混合電壓式輸入/輸出 緩衝器，其中該浮動N型井電路更包含： 一第四P型電晶體，耦接於該第一 p型電晶體之N型井； 以及 * 第五P型電晶體，堆疊連接於該第四p型電晶體，並在 該接收模式下開啟，以經由該第四p型電晶體中之寄生二極體 將該第P型電晶體之N型井偏壓於—電源電壓。 18·如中㈣利範圍第17項所述之混合電壓式輸入/輸出 緩衝器，其中該孚動N型井電路更包含： 邏輯電路’用以執行該致能信號該判別信號與該輸出 信號之NAND邏輯運算，該邏輯電路具有—輸出端，該邏輯電 路之該輸出端减於該第四p型電晶體且經由—第二反相器輕 接於該第五P型電晶體。 19.如中5月專利範圍第15項所述之混合電壓式輸入/輸出 緩衝器’其中該孚動N型井電路更包含· 一第六P型電晶體’耦接於該輸出入銲墊以及該第二P型 30 1379516 電晶體之N型井，並在 得該輪出入㈣ 高電壓時開啟，使 輪之«傳送至該第二P型電晶體之^型井。 緩衝Γ.，=請專利範圍第19項所述之混合電塵式輸入/輸出 : 其令δ亥浮動N型井電路更包含· -第七Ρ型電晶體，耦接於該第：ρ型電晶體之Ν型井， :曰-Ρ型電晶體之Ν型井係在該接收模式下經由該第七ρ型 電晶體中之寄生二極體偏壓於一電源電壓。 二=請專利範圍第15項所述之混合電壓式輸入/輸出 緩衝益，其中該動態驅動偵測電路更包含： -第八Ρ型電晶體’該第八ρ型電晶體之閑極係用以接收 二判別信號，該第八ρ型電晶體之源極絲接於—電源電壓， :讀出入電壓源為高電壓時，該第八ρ型電晶體由該判別产 =開啟，使得該電源電壓經由該“ Η電晶體 第—閘極偏壓。 卞马該 二請專利範圍第21項所述之混合電壓式輸入/輸出 後衝益’其中該動態驅動偵測電路更包含： -第九Ρ型電晶體，婦於該輸出人電壓源，並在守輸出 入電壓源小於或等於該電源電壓時根據該判別信號開啟二 該輸出入電壓源經由該第九Ρ型電晶體輸出而作為該第_門= 23. 緩衝器 如申請專利範圍第22項所述之混合電壓式輪入,輸出 其中該動態驅動偵測電路更包含： 31 _ _ _L〇i年7月25日修TF莕掐百 —三反相器，具有一輪入端，用以接收該判別信號；以 及 «㈣’該第型電晶體之閘軸接於該電 =壓’該第三N型電晶體之没_接於該第三反相器之一輸 & ’該第三N型電晶體之源極純於該第九p型電晶體之閑 24.㈣請專利範圍帛23項所述之混合電壓式輸入/輸出 緩衝益，其中該動態驅動偵測電路更包含： :第十P㈣晶體’該第十P型電晶體之閘極祕於該電 源電壓，3亥第十P型電晶體之源極耗接於該輸出人電壓源，該 第十P型電晶體之汲極耦接於該第九p型電晶體之閘極。 …如申請專利範圍第22項所述之混合電壓式輸入/輸出 緩衝器，其中該動態驅動偵測電路更包含： 一第四反相器，具有-輸人端’用以接收該些邏輯信號中 之一第一邏輯信號；以及 CMOS電路，具有一輸入端以及一輸出端，其中該cM〇s 電路之該輸入端係耗接於該第四反相器之_輸出端，該復〇§ 電路之該輸出端係用以輸出該第-閘極偏壓，言玄CMOS電路包 含一拉升電晶體，該拉升電晶體之源極耦接於該第九p型電晶 體以及該第八P型電晶體之汲極。 26.如申請專利範圍第15項所述之混合電壓式輸入/輸出 緩衝器，其中該動態閘極偏壓產生器更包含： 一電壓準位轉換電路，用以接收一低功率偏壓以及該判別 1379516 作骑，、， 1〇1年7月25曰修正替搀百 以^ #換該些邏輯信號中之—第二邏輯信號的電塵準位， 】具有該輸出入電屡源所對應之電壓準位的互補信號。 绘徐《如申°月專利範圍第26項所述之混合電壓式輸入/輸出 ^态’其中該動態閘極偏壓產生器更包含： β邏輯開關轉換電路，用以根據該輸出人電壓源之電壓準 位提供第二閘極偏壓至該第一 Ρ型電晶體。 ·如申凊專利範圍第26項所述之混合電壓式輸入/輸出 緩衝器，其中該動態閘極偏壓產生器更包含： 低功率偏壓電路，用以提供該低功率偏壓至該電壓準位 轉換電路。 ☆ _29.如申請專利範圍第15項所述之混合電壓式輸入/輸出 缓衝器’其中該邏輯校準電路更包含： 第五反相器’用以將該輸入信號反相而產生一第二控制 信號；以及 一拉降校準電路，由該輸入信號以及該第二控制信號所控 制，並在該第一反相器因該輸入信號具有低電壓準位而誤動作 時拉降該第一控制信號之電壓準位。 3〇.如申請專利範圍第29項所述之混合電壓式輸入/輸出 緩衝器，其中該拉降校準電路更包含： 一第四Ν型電晶體，該第四Ν型電晶體之閘極係用以接收 該輸入信號，該第四Ν型電晶體之汲極係耦接於該第一反相器 以接收該第一控制信號；以及 33 ^/^516 』gj 年 7 月 25 Η 修TFgfftgr 一第五N型電晶體，該第 &弟五N型電晶體之閘極係用以接收 該第二控制信號’該第五N哂蛩a诞 上〆 I電日日體之汲極係耦接於該第四N 型電晶體之源極，該第五Nφ B細>n: t , ^•電B日體之源極係輕接於一接地電 壓。 〜3^· μ請專利範圍第3G項所述之混合電壓式輸入/輸出 緩衝β ’其中當«四N型電晶體由具有低電壓準位之該輸入 信號所開啟且該第五Ν型電晶體由該第二控制信號所開啟時， 该第-控制信號之電麼準位係、拉降至該接地電壓。 32·如中請專利範圍第29項所述之混合電壓式輸入/輸出 缓衝器，其中該邏輯校準電路更包含： -第一電壓準位限制電路’用以限制該外部信號之電壓準 位’以產生該輸人錢傳送至該第五反相器而防止該第五 器之過度電性應力。 33·如U利|&圍第32項所述之混合電壓式輸入/輸出 •衝器，其中該第二電壓準位限制電路係在該接收模式下由一 致能信號所啟動。 ☆ 34.如申。月專利範圍第29項所述之混合電壓式輸入/輸出 緩衝器，其中該邏輯校準電路更包含： 一第一電壓準位拉升電路，用4a· il 用以拉升破輸入至該第五反相 器之該輸入信號的電壓準位。 3 5.如申§青專利範圍第15 jg鮮+、曰人& r 阁乐D項所述之混合電壓式輸入/輸出 34 1379516 . ΜΜ2Λ25 缓衝器，其中該第一電壓準位限制電路係在該接收模式下由一 致能信號所啟動。 36. 如申請專利範圍第15項所述之混合電壓式輸入/輸出 • 緩衝器，其中該輸入級電路係為一第六反相器。 37. 如申請專利範圍第15項所述之混合電壓式輸入/輸出 緩衝器，其中該勤態閘極偏壓產生器係產生該偏壓以對該些堆 疊式P型拉升電晶體之閘極進行偏壓而防止過度電性應力。 38. 如申請專利範圍第15項所述之混合電壓式輸入/輸出 緩衝器，其中該輸出緩衝電路更包含： 一前置驅動電路，用以接收一致能信號而輸出該些邏輯信 號至該動態閘極偏壓產生器。 39·如申請專利範圍第15項所述之混合電壓式輸入/輸出 緩衝器，其中該輸出緩衝電路更包含： 一靜電放電防護電路’用以在開啟時釋放靜電放電電流。 35