TW201742378A - 半導體裝置 - Google Patents

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Abstract

以不使用高耐壓構造之電晶體之方式，在輸出高振幅之信號後，會有對於電晶體施加超過低振幅之信號電壓之汲極-源極間之電壓之情形。 其解決手段在於，使半導體裝置具備能藉低振幅之邏輯電路而輸出高振幅信號之位準遷移電路。該位準遷移電路具備：串聯連接電路；與第1電源連接之第1閘極控制電路；連接至較該第1電源之電位為高之第2電源之第2閘極控制電路；及配置於該第1閘極控制電路與該串聯連接電路之間之電位轉換電路。該電位轉換電路，係將較該第1電源之電位為低且較參考電源之電位為高之第1位準之電位，供應至該串聯連接電路之N通道型MOS電晶體之閘極。

Description

半導體裝置
本發明係有關於半導體裝置，係可供運用在例如具有位準遷移電路之半導體裝置。
位準遷移電路係在以相異之電源電壓而動作之電路間，用以將信號振幅轉換成各個對應於電源電壓之數值之電路。例如，在微細化之半導體積體電路中，從降低電路之消耗電力或從元件可靠度等觀點而言，係使用較低的電源電壓。另一方面，在用以與外部電路之間進行信號之輸入輸出之輸入／輸出電路中，係使用與以往相同之電源電壓（較高的電源電壓）。因此，必須設有位準遷移電路，用以將積體電路內部之低電壓電源電路之信號位準，轉換成高電壓電源電路之信號位準。在日本特開平8-148988（專利文獻1）中，所揭示之內容為「基本上，係將負載元件、予以閘極偏壓成高電壓之大約1／2之一導電型之MOS電晶體、同樣予以閘極偏壓成高電壓之大約1／2之逆導電型之MOS電晶體、及低振幅之邏輯輸入值被施加至其閘極之逆導電型之MOS電晶體，依序串聯連接於高電壓與GND之間而能完全降低施加至各MOS電晶體之閘極膜之電壓」。
專利文獻1：日本特開平8-148988號公報
如專利文獻1所示，以不使用高耐壓構造之電晶體之方式（使用低耐壓構造之電晶體），在輸出高振幅之信號（高電壓（VPP））後，會有對於電晶體施加了超過低振幅之信號（低電壓（VDD））之汲極－源極間之電壓（Vds）之情形。 其他課題與新穎特徵，可從本說明書之記載及附圖而明瞭。
本揭示內容簡要說明其代表性者，如以下所述： 亦即，半導體裝置中具有根據低振幅之邏輯信號而輸出高振幅之信號之位準遷移電路。該位準遷移電路中具備：串聯連接電路；與第1電源連接之第1閘極控制電路；連接至較該第1電源之電位為高之第2電源之第2閘極控制電路；及配置在該第1閘極控制電路與該串聯連接電路之間之電位轉換電路。該電位轉換電路係將較該第1電源之電位為低且高於參考電源之電位之第1位準之電位，供應至該串聯連接電路之N通道型MOS電晶體之閘極。
依照上述半導體裝置，可降低電晶體之汲極-源極間的電壓。
以下，使用圖式以說明比較例及實施例。其中，在以下的說明中，對於同一構成元件係賦與同一符號而省略其重複說明。
本案發明者所檢討之技術，係不使用高耐壓構造之電晶體，且不將過大之電壓施加至電晶體之閘極氧化膜，根據低振幅（0V～VDD）之邏輯信號，而輸出高振幅（0V～VPP）之信號之技術內容（以下稱為比較例）。圖1係比較例之位準遷移電路之電路圖。
比較例之位準遷移電路LSR，具備反相器INV、INV2、閘極控制電路GC、中間電位產生電路IVG、與串聯連接電路SC。閘極控制電路即反相器INV，係在低電源電位（VDD）與接地電位（GND）之間，將閘極連接於輸入信號（IN）之P通道型MOS電晶體（以下稱為「PMOS電晶體」）QP1，與閘極連接於輸入信號（IN）之N通道型MOS電晶體（以下稱為「NMOS電晶體」）QN1予以串聯連接而構成。IN為0～VDD之低振幅信號。閘極控制電路即反相器INV2，係在低電源電位（VDD）與接地電位（GND）之間，將閘極連接於反相信號（／IN）之PMOS電晶體QP2，與閘極連接於反相信號（／IN）之NMOS電晶體QN2予以串聯連接而構成。反相器INV2產生第1信號（IN2）。
閘極控制電路GC產生第2信號（Vg）。其詳細容待後述。中間電位產生電路IVG產生第1電位（Vrefp1）、第2電位（Vrefp2）、及第3電位（Vrefn）。其詳細容待後述。
串聯連接電路SC係在高電源電位（VPP）與接地電位（GND）之間，將PMOS電晶體MP1、PMOS電晶體MP2、NMOS電晶體MN2、及NMOS電晶體MN1予以串聯連接而構成。對PMOS電晶體MP1之閘極施加第2信號（Vg）。對PMOS電晶體MP2之閘極施加第1電位（Vrefp1）。對NMOS電晶體MN2之閘極施加第3電位（Vrefn）。對NMOS電晶體MN1之閘極施加反相器INV2之輸出信號、即第1信號（IN2）。第2信號（Vg）係VPP／2～VPP之電位之信號。第1電位（Vrefp1）及第3電位（Vrefn）係VPP／2附近的電位。PMOS電晶體MP1之基板電極係連接至高電源電位（VPP），NMOS電晶體MN1之基板電極係連接至接地電位（GND）。PMOS電晶體MP2之基板電極係連接至PMOS電晶體MP2之源極，NMOS電晶體MN2之基板電極係連接至NMOS電晶體MN2之源極，從PMOS電晶體MP2與NMOS電晶體MN2之連接點取出輸出信號（OUT）。
在低電源電位（VDD）及接地電位（GND）之間所連接之電晶體，與高電源電位（VPP）及接地電位（GND）之間所連接之電晶體，係以相同製程所形成之低耐壓元件。換言之，構成反相器INV之電晶體，與構成串聯連接電路SC之電晶體為相同耐壓程度，各電晶體的耐壓較VDD為高，但較VPP為低。VDD例如為1.8V，VPP例如為3.3V，GND例如為0V。
圖2係閘極控制電路之電路圖。閘極控制電路GC係在高電源電位（VPP）與接地電位（GND）之間，設有串聯連接電路，將PMOS電晶體MP11、閘極被施加第2電位（Vrefp2）之PMOS電晶體MP12、閘極被施加第3電位（Vrefn）之NMOS電晶體MN12、以及閘極被施加輸入信號（IN）之NMOS電晶體MN11予以串聯連接而成者。
又，閘極控制電路GC係在高電源電位（VPP）與接地電位（GND）之間，設有串聯連接電路，係將PMOS電晶體MP13、閘極被施加第2電位（Vrefp2）之PMOS電晶體MP14、閘極被施加第3電位（Vrefn）之NMOS電晶體MN14、以及閘極被施加反相信號（／IN）之NMOS電晶體MN13予以串聯連接而成者。
PMOS電晶體MP11的閘極，連接至PMOS電晶體MP13與MP14之連接點、亦即節點N13；PMOS電晶體MP13之閘極，連接至PMOS電晶體MP11與PMOS電晶體MP12之連接點、亦即節點N11。且，PMOS電晶體MP11、MP13之基板電極係連接至VPP，NMOS電晶體MN11、MN13之基板電極係連接至GND。PMOS電晶體MP12、MP14之基板電極，各與PMOS電晶體MP12、MP14之源極連接；NMOS電晶體MN12、MN14之基板電極，各與NMOS電晶體MN12、MN14之源極連接。從連接於節點N13之節點N4而取出閘極電位（Vg）。藉由使得Vrefp2＝VPP／2－∣Vtp∣，Vg成為VPP／2～VPP之間的振幅之電位。
PMOS電晶體MP11與PMOS電晶體MP13，係以彼此將閘極與汲極予以交錯耦合之方式而構成閂鎖電路LT，而能切斷穩態電流。
以PMOS電晶體MP12、MP14與NMOS電晶體MN12、MN14而構成箝位電路CL。PMOS電晶體MP11、MP13之汲極電位，由於箝位電路CL而只能下降至Vrefp2。NMOS電晶體MN11、MN13之汲極電位，由於箝位電路CL而只能上昇至Vrefn。
以NMOS電晶體MN11、MN13構成閂鎖反相電路LI，根據輸入信號（IN）及反相信號（／IN），可使閂鎖電路LT的狀態反相。
圖3係中間電位產生電路之電路圖。中間電位產生電路IVG係在高電源電位（VPP）與接地電位（GND）之間串聯連接電阻元件R1及電阻元件R2；從電阻元件R1與電阻元件R2之連接點取出第1電位（Vrefp1）及第3電位（Vrefn），若將電阻元件R1之電阻值設為r1，將電阻元件R2之電阻值設為r2，則其值可由下述之式（1）而得。 Vrefp1＝Vrefn＝r2／（r1＋r2）…（1） 在本例中，Vrefp1＝Vrefn，若為VPP／2附近之電壓，則Vrefp1≠Vrefn亦可。中間電位產生電路IVG係在高電源電位（VPP）與接地電位（GND）之間串聯連接電阻元件R3及電阻元件R4；從電阻元件R3與電阻元件R4之連接點取出第2電位（Vrefp2），若將電阻元件R3之電阻值設為r3，將電阻元件R4之電阻值設為r4，則其值可由下述之式（2）而得。 Vrefp2＝r4／（r3＋r4）…（2） 電阻元件R1、R2、R3、R4亦可由PMOS電晶體、NMOS電晶體而形成。
之後進行動作之說明。此處，“H”表示低電源電位（VDD）、“HH”表示高電源電位（VPP）、“L”表示接地電位（GND）。接地電位亦稱為參考電位。
首先，輸入信號（IN）為“L”之情形，節點N1成為“H”，NMOS電晶體MN1關閉，且閘極控制電路GC之輸出之節點N4為Vrefp2＋∣Vtp∣，故只要（VPP－Vrefp2－∣Vtp∣）＞∣Vtp∣，則PMOS電晶體MP1將導通，PMOS電晶體MP1與PMOS電晶體MP2之連接點即節點N3，被拉升至“HH”。只要（VPP－Vrefp1）＞∣Vtp∣，則PMOS電晶體MP2亦導通，輸出信號（OUT）亦成為“HH”，且，透過NMOS電晶體MN2，進一步被拉升至NMOS電晶體MN1與NMOS電晶體MN2之連接點即節點N2（Vrefn－Vtn）而呈穩定。
另一方面，輸入信號（IN）為“H”之情形，節點N1成為“L”，NMOS電晶體MN1導通，NMOS電晶體MN1與NMOS電晶體MN2之連接點即節點N2被拉下至“L”。只要Vrefn＞Vtn，則NMOS電晶體MN2亦導通，輸出信號（OUT）亦成為“L”。且因輸出之節點N4為“HH”，而使PMOS電晶體MP1切斷，藉此，透過PMOS電晶體MP2而下拉節點N3至（Vrefp1＋∣Vtp∣）而呈穩定。
如以上所述，依照圖1所示之比較例，係以在VDD～GND間變動之輸入信號（IN）來控制高電壓，可得到“L”與“HH”之輸出信號（OUT）。各在PMOS電晶體MP1之汲極-源極間施加最高（VPP－Vrefp2－∣Vtp∣）之電壓；在PMOS電晶體MP2之汲極-源極間施加最高Vrefp1＋∣Vtp∣之電壓；在NMOS電晶體MN1之汲極-源極間施加最高（Vrefn－Vtn）之電壓；在NMOS電晶體MN2之汲極-源極間施加最高（VPP－Vrefn＋Vtn）之電壓。藉由將Vrefp1及Vrefn設定成VPP／2附近之電壓，藉此，可避免在MOS電晶體之汲極-源極間被施加高電壓（VPP）。
又，各自在PMOS電晶體MP1之閘極氧化膜施加最高（VPP－Vrefp2－∣Vtp∣）之電壓；在PMOS電晶體MP2之閘極氧化膜施加最高（VPP－Vrefp1）之電壓；在NMOS電晶體MN1之閘極氧化膜施加最高VDD之電壓；在NMOS電晶體MN2之閘極氧化膜施加最高Vrefn之電壓。藉由將Vrefp1及Vrefn設定成VPP／2附近之電壓，可避免對MOS電晶體之閘極氧化膜施加強電場。
藉此，不再需要使得PMOS電晶體MP1、MP2、及NMOS電晶體MN1、MN2成為高耐壓構造，亦能解決製程趨於複雜化造成製造成本高昇之問題點。
然而，輸出信號（OUT）從“HH”遷移至“L”之情形時，反相器INV2之輸出信號（IN2）為“H”因而使Vgsn1＝VDD。節點N2之電位成為Vdsn1。Vgsn2為Vrefn－Vdsn1，若使Vrefn＝VPP／2，則Vgsn2＝VPP／2－Vdsn1。以實際之使用例而言，若假定為VPP＝3.3V，VDD＝1.8V，則Vgsn2＝1.65V－Vdsn1，Vgsn1＝1.8V，Vgsn2＜Vgsn1。藉此，NMOS電晶體MN2之導通電阻，較NMOS電晶體MN1之導通電阻為大，Vdsn2＞Vdsn1，因此，NMOS電晶體MN2之源極-汲極間電壓變大。Vdsn2＝VPP－Vdsn1＝3.3V－Vdsn1＝1.8V＋1.5V－Vdsn1＝VDD＋1.5V－Vdsn1，當Vdsn1＜1.5V，則Vdsn2＞VDD。
又，當輸出信號（OUT）從“L”遷移至“HH”之情形時，節點N4因為Vrefp2＋∣Vtp∣，使Vgsp1＝VPP－Vrefp2－∣Vtp∣。當Vrefp2＝VPP／2－∣Vtp∣，則Vgsp1＝VPP／2。節點N3之電位成為VPP－Vdsp1。Vgsp2為（VPP－Vdsp1）－Vrefp1，當Vrefp1＝VPP／2，則Vgsp2＝VPP／2－Vdsp1。以實際之使用例而言，假定為VPP＝3.3V、VDD＝1.8V，則Vgsp2＝1.65V－Vdsp1，Vgsp1＝1.65V，因Vdsp1＞0V，使Vgsp2＜Vgsp1。藉此，PMOS電晶體MP2之導通電阻，較PMOS電晶體MP1之導通電阻為大，使Vdsp2＞Vdsp1，因而使PMOS電晶體MP2之源極-汲極間電壓變大。Vdsp2＝VPP－Vdsp1＝3.3V－Vdsp1＝1.8V＋1.5V－Vdsp1＝VDD＋1.5V－Vdsp1，當Vdsp1＜1.5V，則Vds2＞VDD。
熱載子（HCI）劣化與Vds之關係，一般係以下述之式（3）來表示。 HCI劣化 ∝ exp（－γ／Vds）…（3） 亦即，Vds2越大，則NMOS電晶體MN2之熱載子劣化呈指數關係增加。特別是在上述電路中，由於使用低耐壓電晶體而輸出高振幅之信號，因此，會有如上述般施加了超過VDD之Vds之情形，而加速其劣化。
（實施形態） 將降低Vgsn1之手段（使反相器INV之輸出電位降低之電位轉換電路）設置於閘極控制電路即反相器INV與N通道型MOS電晶體MN1之閘極之間。又，將降低Vgsp1之手段（使閘極控制電路GC之輸出電位升高之電位轉換電路）設置於閘極控制電路GC與P通道型MOS電晶體MP1之閘極之間。 藉此，若是Vgsn1≒Vgsn2、Vgsp1≒Vgsp2，則成為Vdsn1≒Vdsn2≒VPP／2＝1.65V＜1.8V＝VDD、Vdsp1≒Vdsp2≒VPP／2＝1.65V＜1.8V＝VDD，而能降低Vdsn2、Vdsp2。 （實施例1）
圖4係實施例1之位準遷移電路之電路圖。位準遷移電路LS1除了在反相器INV2之輸出與NMOS電晶體MN1之閘極之間追加了電位轉換電路CV1，其他則與位準遷移電路LSR相同。電位轉換電路CV1係由NMOS電晶體QN3（NMOS傳輸閘）所構成，NMOS電晶體QN3係使得輸出電位異於輸入電位。對NMOS電晶體QN3之閘極施加VDD，使NMOS電晶體QN3之基板電極，連接著NMOS電晶體MN1之閘極（節點N7）。反相器INV之輸出之振幅為0～VDD，透過NMOS電晶體QN3之節點N7之過渡狀態之振幅為0～（VDD－Vtn）。Vtn係NMOS電晶體QN3之閾值。藉此，NMOS電晶體MN1在導通時的Vgsn1為VDD－Vtn，較比較例少了Vtn。藉由使Vgsn1變小，NMOS電晶體MN1之導通電阻變大，使Vdsn1變大。由於節點N2之電位係由NMOS電晶體MN1與NMOS電晶體MN2之分壓所決定，因此，當Vdsn1變大則Vdsn2變小。根據上述之式（3）之關係，藉由使Vdsn2變小，可抑制NMOS電晶體MN2之熱載子劣化。在串聯連接電路SC中，PMOS電晶體MP2之基板電極，係連接至PMOS電晶體MP2之源極，NMOS電晶體MN2之基板電極，係連接至NMOS電晶體MN2之源極，然而，其構成方式，亦可使PMOS電晶體MP2之基板電極連接至高電源電位（VPP），使NMOS電晶體MN2之基板電極連接至接地電位（GND）。串聯連接電路之構成之變更，亦可適用於以下之實施例2～5。又，在閘極控制電路GC中，PMOS電晶體MP12、MP14之基板電極，分別連接至PMOS電晶體MP12、MP14之源極；NMOS電晶體MN12、MN14之基板電極，分別連接至NMOS電晶體MN12、MN14之源極，然而，其構成方式，亦可使PMOS電晶體MP12、MP14之基板電極各連接至VPP，使NMOS電晶體MN12、MN14之基板電極各連接至GND。閘極控制電路之構成之變更，亦可適用於以下之實施例2～5。
圖5係實施例1之半導體裝置之方塊圖。半導體裝置50具有半導體裝置即SoC51與電源IC52。SoC51係將內部電路53、與I／O電路54、55製備於1個半導體基板（半導體晶片）上。位準遷移電路LS1係用於I／O電路54、55之輸出電路。再者，在本例中，I／O電路54係作為輸出電路而動作，I／O電路55係作為輸入電路及輸出電路而動作。從電源IC52將高電源電位（VPP＝3.3V）及低電源電位（VDD）供應至SoC51之I／O電路54、55。從內部電路53所輸出之信號的振幅為0V～VDD，供應至I／O電路54、55。藉I／O電路54、55之位準遷移電路LS1，振幅為0V～VDD之信號之振幅，被轉換成0V～VPP之信號，而輸出至SoC51的外部。 （實施例2）
圖6係實施例2之位準遷移電路之電路圖。實施例2之位準遷移電路LS2，能抑制高電源電位（VPP）為高時之熱載子劣化，且能顧及VPP低時（未超過MOS電晶體之耐壓之程度）之高速動作，而為兩用之電路。位準遷移電路LS2除了電位轉換電路，其他則與位準遷移電路LS1相同。電源轉換電路CV2具有與NMOS電晶體QN3並聯之PMOS電晶體QP3（PMOS傳輸閘）。PMOS電晶體QP3之閘極被施加POC信號，PMOS電晶體QP3之基板電極連接至反相器INV2之輸出。VPP為高時，使POC信號為“H”（VDD），使PMOS電晶體QP3關閉。在此情形，電路動作與實施例1相同，節點N7之“H”位準成為（VDD－Vtn），藉此，與實施例1相同，可抑制NMOS電晶體QN2之熱載子劣化。VPP為低時，使POC信號為“L”（GND），PMOS電晶體QP3導通。藉此，節點N7之“H”位準成為VDD，振幅為0V～VDD，使高速動作成為可能。
圖7係實施例2之資訊設備之方塊圖。資訊設備70具備有：半導體裝置即SoC71、電源IC72、及SD記憶卡76。SoC71係將SD主控制器73與I／O電路74、75製備於一個半導體基板（半導體晶片）上。SD主控制器73係用以在CPU（未圖示）與SD記憶卡76之間進行資料或控制信號的傳送接收，例如，係輸出時脈信號（CLK）或指令（CMD），以進行資料（DAT）的傳送接收。位準遷移電路LS2係用於I／O電路74、75的輸出電路。再者，在本例中，I／O電路74係作為輸出電路而動作，I／O電路75係作為輸入電路及輸出電路而動作。從電源IC72將高電源電位（VPP＝3.3V或1.8V）供應至SoC71之I／O電路74、75。從電源IC72將低電源電位（VDD＝1.8V）供應至主控制器73及I／O電路74、75。電源IC72係在POC信號為“L”時供應1.8V，在POC信號為“H”時供應3.3V。從主控制器73輸出之信號之振幅為0V～VDD，供應至I／O電路74、75。再者，電源IC72亦可內置於SoC71。
SoC71與SD記憶卡76之信號的傳送接收，有3.3V位準與1.8V位準之2種模式。在低速動作時以3.3V位準而動作，在高速動作時以1.8V位準而動作。例如，在SD記憶卡規格3.0中，電源電壓為3.3V時以最大50MHz而動作，在電源電壓為1.8V時以最大208MHz而動作；在電源電壓為1.8V時，能有較高速之動作。SoC71側之電源電位（VPP），係從電源IC72供應3.3V或1.8V。藉由SoC71側之POC信號，以進行電源IC72之輸出電源電位之3.3V／1.8V的切換。又，藉由控制信號POC，進行I／O電路74、75之動作模式之3.3V／1.8V的切換，係以1.8V時能由I／O電路74、75進行高速動作之方式而進行電路切換。 （實施例3）
圖8係實施例3之位準遷移電路之電路圖。實施例3之位準遷移電路LS3係能抑制PMOS電晶體之熱載子之電路。位準遷移電路LS3除了在閘極控制電路GC與PMOS電晶體MP1之間追加電位轉換電路CV3，其他各點則與位準遷移電路LSR相同。電位轉換電路CV3係由PMOS電晶體QP4（PMOS傳輸閘）所構成，使輸出電位異於輸入電位。對於PMOS電晶體QP4之閘極施加VDD，PMOS電晶體QP4之基板電極，連接著PMOS電晶體MP1之閘極（節點N8）。藉此，節點N8之位準，成為（VPP／2＋Vtp）～VPP。藉此，Vgsp1將變小，而Vdsp1變大。當Vdsp1變大，則Vdsp2變小，能抑制PMOS電晶體MP2之熱載子劣化。位準遷移電路LS3與實施例1相同，係用於SoC51之I／O電路54、55。 （實施例4）
圖9係實施例4之位準遷移電路之電路圖。實施例4之位準遷移電路LS4，可抑制高電源電位（VPP）為高時之熱載子劣化，且能顧及VPP低時（不超過MOS電晶體之耐壓之程度）之高速動作，而為兩用之電路。位準遷移電路LS4除了電位轉換電路，其他則與位準遷移電路LS3相同。電位轉換電路CV4具備有與PMOS電晶體QP4並聯之NMOS電晶體QN4（NMOS傳輸閘）。對NMOS電晶體QN4之閘極施加／POC信號，NMOS電晶體QN4之基板電極，連接著閘極控制電路GC之輸出（節點N4）。VPP為高時，使／POC信號成為“L”（GND），將NMOS電晶體QN4關閉。在此情形，電路動作與實施例3相同，節點N8之“L”位準成為（VPP／2＋Vtp），藉此，能夠與實施例3相同的抑制PMOS電晶體MP2的熱載子劣化。當VPP為低時，使／POC信號成為“H”（VDD），將NMOS電晶體QN4導通。藉此，使節點N8之“L”位準成為VPP／2，振幅成為VPP／2～VPP，使高速動作成為可能。位準遷移電路LS4與實施例2相同，係用於SoC71之I／O電路74、75。在此情形，I／O電路74、75中輸入著／POC信號。 （實施例5）
圖10係實施例5之位準遷移電路之電路圖。實施例5之位準遷移電路LS5，係當高電源電位（VPP）為高時，可抑制PMOS電晶體MP2及NMOS電晶體MN2之雙方之熱載子劣化，且能顧及VPP為低時（不超過MOS電晶體之耐壓之程度）之高速動作，而為兩用之電路。位準遷移電路LS5係將實施例2與實施例4予以組合之電路，其動作與實施例2及實施例4相同。位準遷移電路LS5與實施例2相同的，係用於SoC71之I／O電路74、75。在此情形，在I／O電路74、75中係輸入POC信號及／POC信號。
在實施例中，並未使用高耐壓構造之電晶體，且係以不會對電晶體之閘極氧化膜施加過大電壓之方式，根據低振幅（0V～VDD）之邏輯信號，成為可輸出高振幅（0V～VPP）之信號之電路，其輸出部，係將PMOS電晶體及NMOS電晶體各自串聯連接複數段而構成。
在實施例1、2、5中，係在NMOS電晶體之閘極與閘極控制電路之間，以連接傳輸閘之方式，而能適當控制對於在縱向連接之各個NMOS電晶體所施加之Vds（源極-汲極間電壓），不僅能夠抑制高電源電位（VPP）為高時之NMOS電晶體之熱載子劣化，且能在實施例2、5中實現VPP為低時之高速動作。
在實施例3、4、5中，係在PMOS電晶體之閘極與閘極控制電路之間，以連接傳輸閘之方式，而能適當控制對於在縱向連接之各個PMOS電晶體所施加之Vds（源極-汲極間電壓），不僅能夠抑制高電源電位（VPP）為高時之PMOS電晶體之熱載子劣化，且能在實施例4、5中實現VPP為低時之高速動作。
根據實施例，可提昇使用低耐壓元件之高電壓輸出電路之可靠性。特別是，對於可靠性劣化尤為顯著之微細化之最前端製程，特別有效。隨著製程之微細化，因熱載子導致之電晶體性能之劣化將更為顯著。
以上，已根據實施形態及實施例而具體說明本發明者提出之發明，然而，本發明並不侷限於上述實施形態及實施例，當然可進行各種變更。
亦可組合實施例1與實施例3，而使用電位轉換電路CV1與電位轉換電路CV3此雙方。
實施例1～5係輸出元件之例，然而，同樣的手法亦可適用於，同樣將電晶體在縱向堆疊而控制著閘極元件以成為可供耐高壓之電路。
50‧‧‧半導體裝置
51、71‧‧‧SoC
52、72‧‧‧電源IC
53‧‧‧內部電路
54、55、74、75‧‧‧I／O電路
70‧‧‧資訊設備
73‧‧‧SD主控制器
76‧‧‧SD記憶卡
CL‧‧‧箝位電路
GC‧‧‧閘極控制電路
GND‧‧‧接地電位
IN‧‧‧輸入信號
／IN‧‧‧反相信號
IN2‧‧‧第1信號（輸出信號）
INV、INV2‧‧‧反相器
IVG‧‧‧中間電位產生電路
LI‧‧‧閂鎖反相電路
LT‧‧‧閂鎖電路
SC‧‧‧串聯連接電路
LSR、LS1、LS2、LS3、LS4、LS5‧‧‧位準遷移電路
CV1、CV2、CV3、CV4‧‧‧電位轉換電路
MP1 、MP2、MP11、MP12、MP13、MP14‧‧‧PMOS電晶體
MN1、MN2、MN11、MN12、MN13、MN14‧‧‧NMOS電晶體
N1~N4、N7‧‧‧節點
OUT‧‧‧輸出信號
QP1、QP2、QP3、QP4‧‧‧PMOS電晶體
QN1、QN2、QN3、QN4‧‧‧NMOS電晶體
VDD‧‧‧低電源電位（低電壓）
Vg‧‧‧第2信號
VPP‧‧‧高電源電位（高電壓）
Vrefp1‧‧‧第1電位
Vrefp2‧‧‧第2電位
Vrefn‧‧‧第3電位
圖1係比較例之位準遷移電路之電路圖。 圖2係閘極控制電路之電路圖。 圖3係中間電位產生電路之電路圖。 圖4係實施例1之位準遷移電路之電路圖。 圖5係實施例1之半導體裝置之方塊圖。 圖6係實施例2之位準遷移電路之電路圖。 圖7係實施例2之半導體裝置之方塊圖。 圖8係實施例3之位準遷移電路之電路圖。 圖9係實施例4之位準遷移電路之電路圖。 圖10係實施例5之位準遷移電路之電路圖。
無
GC‧‧‧閘極控制電路
GND‧‧‧接地電位
IN‧‧‧輸入信號
/IN‧‧‧反相信號
IN2‧‧‧第1信號(輸出信號)
INV、INV2‧‧‧反相器
IVG‧‧‧中間電位產生電路
SC‧‧‧串聯連接電路
LS1‧‧‧位準遷移電路
CV1‧‧‧電位轉換電路
MP1、MP2‧‧‧PMOS電晶體
MN1、MN2‧‧‧NMOS電晶體
N1~N4、N7‧‧‧節點
OUT‧‧‧輸出信號
QP1、QP2‧‧‧PMOS電晶體
QN1、QN2、QN3‧‧‧NMOS電晶體
VDD‧‧‧低電源電位(低電壓)
Vg‧‧‧第2信號
VPP‧‧‧高電源電位(高電壓)
Vrefp1‧‧‧第1電位
Vrefp2‧‧‧第2電位
Vrefn‧‧‧第3電位

Claims (20)

  1. 一種半導體裝置，具有半導體晶片，該半導體晶片具備能根據低振幅之邏輯信號而輸出高振幅信號之位準遷移電路； 該位準遷移電路具備： 串聯連接電路； 電位產生電路； 第1閘極控制電路，係連接至第1電源； 第2閘極控制電路，係連接至較該第1電源之電位為高之第2電源；及 第1電位轉換電路，係配置於該第1閘極控制電路與該串聯連接電路之間； 該串聯連接電路具備： 第1之P通道型MOS電晶體，其源極連接至該第2電源； 第2之P通道型MOS電晶體，其源極連接至該第1之P通道型MOS電晶體之汲極； 第1之N通道型MOS電晶體，其源極連接至參考電源； 第2之N通道型MOS電晶體，其源極連接至該第1之N通道型MOS電晶體之汲極；及 第1輸出節點，其係連接至該第2之P通道型MOS電晶體之汲極與該第2之N通道型MOS電晶體之汲極； 該電位產生電路所產生之電位有：第1電位，其較該第2電源之電位為低且高於該參考電源之電位，係施加至該第2之P通道型MOS電晶體之閘極；第2電位，其較該第2電源之電位為低且高於該參考電源之電位，係施加至該第2之N通道型MOS電晶體之閘極；及第3電位，其較該第2電源之電位為低且高於該參考電源之電位； 該第1閘極控制電路，產生可控制該第1之N通道型MOS電晶體之閘極，在該參考電源之電位與該第1電源之電位之間的振幅之第1信號； 該第2閘極控制電路，產生可控制該第1之P通道型MOS電晶體之閘極，在該第1電位與該第2電源之電位之間的振幅之第2信號； 該第1電位轉換電路，係將低於該第1信號之高位準且高於參考電源之電位之第1位準之電位，供應至該第1之N通道型MOS電晶體之閘極。
  2. 如申請專利範圍第1項之半導體裝置，其中， 該第1之P通道型MOS電晶體之基板，係連接至該第2電源； 該第2之P通道型MOS電晶體之基板，係連接至該第1之P通道型MOS電晶體之汲極； 該第1之N通道型MOS電晶體之基板，係連接至該參考電源； 該第2之N通道型MOS電晶體之基板，係連接至該第1之N通道型MOS電晶體之汲極。
  3. 如申請專利範圍第1項之半導體裝置，其中， 該第1電位轉換電路，係根據第1控制信號，將較該第1位準之電位為高之電位，供應至該第1之N通道型MOS電晶體之閘極。
  4. 如申請專利範圍第3項之半導體裝置，其中， 進一步具備第2電位轉換電路，其係被配置於該第2閘極控制電路與該串聯連接電路之間； 該第2電位轉換電路，係將較該第2信號之低位準為高且較第2電源電位為低之第2位準之電位，供應至該第1之P通道型MOS電晶體之閘極。
  5. 如申請專利範圍第4項之半導體裝置，其中， 該第2電位轉換電路，係根據第2控制信號，將較該第2位準之電位為低之電位，供應至該第1之P通道型MOS電晶體之閘極。
  6. 如申請專利範圍第1項之半導體裝置，其中， 該第1電位轉換電路，具有第1傳輸閘，其係以閘極連接至該第1電源之第3之N通道型MOS電晶體而構成；該第3之N通道型MOS電晶體之基板，係連接至該第1傳輸閘之第2輸出節點。
  7. 如申請專利範圍第3項之半導體裝置，其中， 該第1電位轉換電路，具有第2傳輸閘，其係以閘極被施加該第1控制信號之第3之P通道型MOS電晶體而構成，該第3之P通道型MOS之基板，係連接至該第2傳輸閘之第1輸入節點。
  8. 如申請專利範圍第4項之半導體裝置，其中， 該第2電位轉換電路具有第3傳輸閘，其係以閘極被連接至該第1電源之第4之P通道型MOS電晶體而構成，該第4之P通道型MOS電晶體之基板，係連接至該第3傳輸閘之第2輸入節點。
  9. 如申請專利範圍第5項之半導體裝置，其中， 該第2電位轉換電路具有第4傳輸閘，其係以閘極被施加該第2控制信號之第4之N通道型MOS電晶體而構成，該第4之N通道型MOS電晶體之基板，係連接至該第4傳輸閘之第3輸出節點。
  10. 如申請專利範圍第1項之半導體裝置，其中， 該第1閘極控制電路具備： 第1反相器電路，可輸出將輸入信號反相之反相信號；及 第2反相器電路，可輸出將該反相信號予以反相之該第1信號。
  11. 如申請專利範圍第10項之半導體裝置，其中， 該第1反相器電路具備： 第5之P通道型MOS電晶體，其源極連接至該第1電源； 第5之N通道型MOS電晶體，其源極連接至該參考電源； 第3輸入節點，其係連接於該第5之P通道型MOS電晶體之閘極與第5之N通道型MOS電晶體之閘極；及 第4輸出節點，其係連接於該第5之P通道型MOS電晶體之汲極與第5之N通道型MOS電晶體之汲極； 對該第3輸入節點施加該輸入信號，對該第4輸出節點施加該反相信號。
  12. 如申請專利範圍第10項之半導體裝置，其中， 該第2閘極控制電路具備： 箝位電路，用以將該第1電位及該第2電位箝位； 閂鎖電路，用以在該第2電源電位與該第1電位之間動作；及 閂鎖反相電路，用以在該第2電位與該參考電位之間動作； 從該閂鎖電路之第5輸出節點，輸出該第2信號。
  13. 如申請專利範圍第12項之半導體裝置，其中， 該閂鎖電路，係由源極皆連接至該第2電源，且彼此之間閘極連接至他者之汲極之第6及第7之P通道型MOS電晶體所構成；該第6之P通道型MOS電晶體之汲極，係連接至該第7輸出節點。
  14. 如申請專利範圍第12項之半導體裝置，其中， 該箝位電路，係由彼此將汲極連接之第8之P通道型MOS電晶體與第6之N通道型MOS電晶體之串聯連接電路，與彼此將汲極連接之第9之P通道型MOS電晶體及第7之N通道型MOS電晶體之串聯連接電路所構成；該第8之P通道型MOS電晶體之源極，係連接至該第6之P通道型MOS電晶體之汲極；該第9之P通道型MOS電晶體之源極，係連接至該第7之P通道型MOS電晶體之汲極；該第8及第9之P通道型MOS電晶體之閘極被共通地施加該第3電位；該第6及第7之N通道型MOS電晶體之閘極被共通地施加該第2電位。
  15. 如申請專利範圍第12項之半導體裝置，其中， 該閂鎖反相電路，係由源極連接至該參考電源之第8及第9之N通道型MOS電晶體所構成，該第8及第9之N通道型MOS電晶體之汲極，係各與該第6及第7之N通道型MOS電晶體之源極連接；對該第8之N通道型MOS電晶體之閘極，施加該反相信號；對該第9之N通道型MOS電晶體之閘極施加該輸入信號。
  16. 一種半導體裝置，具有半導體晶片，該半導體晶片具備能根據低振幅之邏輯信號而輸出高振幅信號之位準遷移電路； 該位準遷移電路具備： 串聯連接電路； 第1閘極控制電路，係連接至第1電源； 第2閘極控制電路，係連接至較該第1電源之電位為高之第2電源；及 第2電位轉換電路，係配置於該第2閘極控制電路與該串聯連接電路之間； 該串聯連接電路具備： 第1之P通道型MOS電晶體，其源極連接至該第2電源； 第2之P通道型MOS電晶體，其源極連接至該第1之P通道型MOS電晶體之汲極； 第1之N通道型MOS電晶體，其源極連接至參考電源； 第2之N通道型MOS電晶體，其源極連接至該第1之N通道型MOS電晶體之汲極；及 第1輸出節點，其係連接至該第2之P通道型MOS電晶體之汲極與該第2之N通道型MOS電晶體之汲極； 第2閘極控制電路所產生之電位有：第1電位，其較該第2電源之電位為低且高於該參考電源之電位，係施加至該第2之P通道型MOS電晶體之閘極；以及第2電位，其較該第2電源之電位為低且高於該參考電源之電位，係施加至該第2之N通道型MOS電晶體之閘極； 該第1閘極控制電路，產生可控制該第1之N通道型MOS電晶體之閘極，在該參考電源之電位與該第1電源之電位之間的振幅之第1信號； 該第2閘極控制電路，產生可控制該第1之P通道型MOS電晶體之閘極，在該第1電位與該第2電源之電位之間的振幅之第2信號； 該第2電位轉換電路，係將高於該第2信號之低位準且低於第2電源電位之第2位準之電位，供應至該第1之P通道型MOS電晶體之閘極。
  17. 如申請專利範圍第16項之半導體裝置，其中， 該第1之P通道型MOS電晶體之基板，係連接至該第2電源； 該第2之P通道型MOS電晶體之基板，係連接至該第1之P通道型MOS電晶體之汲極； 該第1之N通道型MOS電晶體之基板，係連接至該參考電源； 該第2之N通道型MOS電晶體之基板，係連接至該第1之N通道型MOS電晶體之汲極。
  18. 如申請專利範圍第16項之半導體裝置，其中， 該第2電位轉換電路，係根據第2控制信號，將較該第2位準之電位為低之電位，供應至該第1之P通道型MOS電晶體之閘極。
  19. 如申請專利範圍第16項之半導體裝置，其中， 該第2電位轉換電路，具有第3傳輸閘，其係以閘極連接至該第1電源之第4之P通道型MOS電晶體而構成；該第4之P通道型MOS電晶體之基板，係連接至該第3傳輸閘之第2輸入節點。
  20. 如申請專利範圍第18項之半導體裝置，其中， 該第2電位轉換電路，具有第4傳輸閘，其係以閘極被施加該第2控制信號之第4之N通道型MOS電晶體而構成，該第4之N通道型MOS電晶體之基板，係連接至該第4傳輸閘之第3輸出節點。
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