CN107222196B - 半导体器件 - Google Patents

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Abstract

本公开涉及一种半导体器件，其中，当输出高幅度的信号时，可以施加超过耐受电压的漏极‑源极电压。根据本发明的半导体器件包括电平位移电路，其根据低幅度逻辑信号的输入来输出高幅度。电平位移电路包括串联耦合电路、耦合至第一电源的第一栅极控制电路、耦合至电位高于第一电源的电位的第二电源的第二栅极控制电路以及布置在第一栅极控制电路与串联耦合电路之间的电位转换电路。电位转换电路向串联耦合电路的N沟道MOS晶体管的栅极提供第一电平电位，其低于第一电源的电位且高于参考电源的电位。

Description

半导体器件
相关申请的交叉参考
2016年3月22日提交的日本专利申请第2016-057403号的包括说明书、附图和摘要的公开结合于此作为公开以引用的方式全文引入本申请。
技术领域
本发明涉及一种半导体器件，并且可应用于例如包括电平位移电路的半导体器件。
背景技术
电平位移电路将利用不同电源电压操作的每个电路中的信号幅度转换为对应于每个电源电压的幅度。例如，在小型化半导体集成电路中，从降低电路的功耗和元件的可靠性的观点来看，采用低压系统的电源电压。另一方面，在向/从外部电路输出/输入信号的输入/输出电路中，采用传统的电源电压(高压系统的电源电压)。因此，电平位移电路需要将集成电路内的低压系统的电源电路中的信号电平转换为高压系统的电源电路中的信号电平。日本未审查专利申请公开第Hei 8(1996)-148988号(专利文献1)公开了一种技术，其中，基本上，负载元件、一个导电类型的MOS晶体管(其栅极偏置约为高压的一半)、相反导电类型的MOS晶体管(约为高压的一半的类似栅极偏置)和相反导电类型的MOS晶体管(其栅极提供有低幅度的逻辑输入)以这种顺序串联耦合在高压和GND之间，并且施加给每个MOS晶体管的栅极层的电压均减小。
发明内容
当如日本未审查专利申请公开第Hei 8(1996)-148988号不采用具有高耐受电压结构的晶体管(采用具有低耐受电压结构的晶体管)输出高幅度信号(高电压(VPP))时，超过低幅度的信号(低电压(VDD))的漏极-源极电压(Vds)可以被施加至晶体管。
本发明的其他问题和新特征将从本说明书的描述和附图中变得清楚。
以下简要地说明本公开的典型实施例的概况。
即，一种半导体器件包括电平位移电路，其根据低幅度逻辑信号的输入输出高幅度信号。电平位移电路包括串联耦合电路、耦合至第一电源的第一栅极控制电路、耦合至电位高于第一电源的电位的第二电源的第二栅极控制电路、以及布置在第一栅极控制电路与串联耦合电路之间的电位转换电路。电位转换电路向串联耦合电路的N沟道MOS晶体管的栅极提供第一电平电位，该第一电平电位低于第一电源的电位且高于参考电源的电位。
根据上述半导体器件，可以降低晶体管的漏极-源极电压。
附图说明
图1是示出根据比较示例的电平位移电路的电路图；
图2是示出栅极控制电路的电路图；
图3是示出中间电位生成电路的电路图；
图4是示出根据实施例1的电平位移电路的电路图；
图5是示出根据实施例1的半导体器件的块状图；
图6是示出根据实施例2的电平位移电路的电路图；
图7是示出根据实施例2的信息设备的框图；
图8是示出根据实施例3的电平位移电路的电路图；
图9是示出根据实施例4的电平位移电路的电路图；以及
图10是示出根据实施例5的电平位移电路的电路图。
具体实施方式
以下，参照附图解释比较示例和实施例。在以下说明中，相同的符号或参考标号附接至相同的元件，并且可以省略其重复说明。
本发明的发明人研究了根据低幅度的逻辑信号的输入(0V-VDD)来输出高幅度的信号(0V-VPP)的技术(以下称为比较示例)，而不采用高耐受电压结构的晶体管并且防止过量的电压被施加给晶体管的栅极氧化物层。图1是示出根据比较示例的电平位移电路的电路图。
根据比较示例的电平位移电路LSR包括反相器INV和INV2、栅极控制电路GC、中间电位生成电路IVG和串联电路SC。用作栅极控制电路的反相器INV由P沟道MOS晶体管(以下称为“PMOS晶体管”)QP1和N沟道MOS晶体管(以下称为“NMOS晶体管”)QN1组成，这两个晶体管串联耦合在低电源电位(VDD)和地电位(GND)之间。PMOS晶体管QP1的栅极和NMOS晶体管QN1的栅极耦合至输入信号(IN)。IN是0V至VDD的低幅度信号。用作栅极控制电路的反相器INV2由PMOS晶体管QP2和NMOS晶体管QN2组成，这两个晶体管串联耦合在低电源电位(VDD)和地电位(GND)之间。PMOS晶体管QP2的栅极和NMOS晶体管QN2的栅极耦合至反相信号(/IN)。反相器INV2生成第一信号(IN2)。
栅极控制电路GC生成第二信号(Vg)。稍后将描述细节。中间电位生成电路IVG生成第一电位(Vrefp1)、第二电位(Vrefp2)和第三电位(Vrefn)。稍后将描述细节。
串联电路SC由PMOS晶体管MP1、PMOS晶体管MP2、NMOS晶体管MN2和NMOS晶体管MN1组成，这些晶体管串联耦合在高电源电位(VPP)和地电位(GND)之间。第二信号(Vg)被施加给PMOS晶体管MP1的栅极。第一电位(Vrefp1)被施加给PMOS晶体管MP2的栅极。第三电位(Vrefn)被施加给NMOS晶体管MN2的栅极。作为反相器INV2的输出信号的第一信号(IN2)被施加给NMOS晶体管MN1的栅极。第二信号(Vg)是具有电位VPP/2至VPP的信号。第一电位(Vrefp1)和第三电位(Vrefn)是约为VPP/2的电位。PMOS晶体管MP1的衬底电极耦合至高电源电位(VPP)，并且NMOS晶体管MN1的衬底电极耦合至地电位(GND)。PMOS晶体管MP2的衬底电极耦合至PMOS晶体管MP2的源极。NMOS晶体管MN2的衬底电极耦合至NMOS晶体管MN2的源极。从PMOS晶体管MP2与NMOS晶体管MN2的连接节点得到输出信号(OUT)。
耦合在低电源电位(VDD)和地电位(GND)之间的晶体管以及耦合在高电源电位(VPP)与地电位(GND)之间的晶体管是在相同工艺中形成的低耐受电压器件。换言之，组成反相器INV的晶体管的耐受电压和组成串联电路SC的晶体管的耐受电压是相当的，并且每个晶体管的耐受电压都高于VDD但低于VPP。例如，VDD为1.8V，VPP为3.3V，以及GND为0V。
图2是示出栅极控制电路的电路图。在栅极控制电路GC中，串联电路设置在高电源电位(VPP)与地电位(GND)之间。串联电路由PMOS晶体管MP11、PMOS晶体管MP12(其栅极提供有第二电位(Vrefp2))、NMOS晶体管MN12(其栅极提供有第三电位(Vrefn))和NMOS晶体管MN11(其栅极提供有输入信号(IN))组成，这些晶体管均串联耦合。
此外，在栅极控制电路GC中，另一串联电路设置在高电源电位(VPP)与地电位(GND)之间。另一串联电路由PMOS晶体管MP13、PMOS晶体管MP14(其栅极提供有第二电位(Vrefp2))、NMOS晶体管MN14(其栅极提供有第三电位(Vrefn))和NMOS晶体管NM13(其栅极提供有反相信号(/IN))组成，这些晶体管都串联耦合。
PMOS晶体管MP11的栅极耦合至节点N13，该节点是PMOS晶体管MP13和PMOS晶体管MP14的连接节点。PMOS晶体管MP13的栅极耦合至节点N11，该节点是PMOS晶体管MP11与PMOS晶体管MP12的连接节点。同时，PMOS晶体管MP11和MP13的衬底电极耦合至VPP。NMOS晶体管MN11和MN13的衬底电极耦合至GND。PMOS晶体管MP12和MP14的衬底电极分别耦合至PMOS晶体管MP12和MP14的源极。NMOS晶体管MN12和MN14的衬底电极分别耦合至NMOS晶体管MN12和MN14的源极。从耦合至节点N13的节点N4得到栅极电位(Vg)。通过设置Vrefp2＝VPP/2-|Vtp|，Vg称为位于VPP/2和VPP之间的幅度的电位，本文中Vtp是PMOS晶体管(例如，MP1、MP2)的阈值。
通过相应栅极和漏极的交叉耦合，锁存电路LT由PMOS晶体管MP11和PMOS晶体管MP13组成；相应地，可以切断静止电流(stationary current)。
钳位电路CL由PMOS晶体管MP12和MP14以及NMOS晶体管MN12和MN14组成。PMOS晶体管MP11和MP13的漏极电位通过钳位电路CL的动作仅下降到Vrefp2。NMOS晶体管MN11和MN13的漏极电位通过钳位电路CL的动作仅上升到Vrefn。
锁存反相电路LI由NMOS晶体管MN11和MN13组成，锁存电路LT的状态可以基于输入信号(IN)和反相信号(/IN)来反转。
图3是示出中间电位生成电路的电路图。在中间电位生成电路IVG中，电阻元件R1和电阻元件R2串联耦合在高电源电位(VPP)与地电位(GND)之间，并且从电阻元件R1和电阻元件R2的连接节点得到第一电位(Vrefp1)和第三电位(Vrefn)。假设电阻元件R1的电阻值为r1且电阻元件R2的电阻值为r2，则第一电位(Vrefp1)和第三电位(Vrefn)的值通过以下等式(1)给出。
Vrefp1/Vpp＝Vrefn/Vpp＝r2/(r1+r2)···(1)
在本实施例中，定义为Vrefp1＝Vrefn，然而，可以定义为Vrefp1≠Vrefn，只要它们是VPP/2左右的电压即可。在中间电位生成电路IVG中，电阻元件R3和电阻元件R4串联耦合在高电源电位(VPP)与地电位(GND)之间，并且从电阻元件R3和电阻元件R4的连接节点得到第二电位(Vrefp2)。假设电阻元件R3的电阻值为r3且电阻元件R4的电阻值为r4，则第二电位(Vrefp2)的值通过以下等式(2)给出。
Vrefp2/Vpp＝r4/(r3+r4)···(2)
电阻元件R1、R2、R3和R4可以通过PMOS晶体管或NMOS晶体管形成。
接下来，解释操作。这里，假设“H”为低电源电位(VDD)，“HH”为高电源电位(VPP)，以及“L”是地电位(GND)。地电位也称为参考电位。
首先，当输入信号(IN)为“L”时，节点N1变为“H”且NMOS晶体管MN1截止。同时，栅极控制电路GC的输出节点N4为Vrefp2+|Vtp|；相应地，如果(VPP-Vrefp2-|Vtp|)>|Vtp|，则PMOS晶体管MP1导通，并且作为PMOS晶体管MP1和PMOS晶体管MP2的连接节点的节点N3被上拉至“HH”。如果(VPP-Vrefp1)>|Vtp|，则PMOS晶体管MP2也导通，输出信号(OUT)也设置为“HH”，并且作为NMOS晶体管MN1和NMOS晶体管MN2的连接节点的节点N2经由NMOS晶体管MN2被上拉至(Vrefn-Vtn)且稳定。
另一方面，当输入信号(IN)为“H”时，节点N1变为“L”，NMOS晶体管MN1导通，并且作为NMOS晶体管MN1和NMOS晶体管MN2的连接节点的节点N2被下拉至“L”。如果Vrefn>Vtn，则NMOS晶体管MN2也导通，并且输出信号(OUT)也被设置为“L”。此外，输出节点N4为“HH”。因此，PMOS晶体管MP1截止，并且节点N3经由PMOS晶体管MP2被下拉至(Vrefp1+|Vtp|)且稳定。
如上文所解释的，根据图1所示的比较示例，通过根据在VDD和GND之间摆动的输入信号(IN)控制高电压，可以得到“L”和“HH”的输出信号(OUT)。在PMOS晶体管MP1的漏极与源极之间施加最高为(VPP-Vrefp2-|Vtp|)的电压。在PMOS晶体管MP2的漏极与源极之间施加最高为(Vrefp1+|Vtp|)的电压。在NMOS晶体管MN1的漏极与源极之间施加最高为(Vrefn-Vtn)的电压。在NMOS晶体管MN2的漏极与源极之间施加最高为(VPP-Vrefn+Vtn)的电压。通过将Vrefp1和Vrefn设置为约VPP/2的电压，可以避免在MOS晶体管的漏极和源极之间施加高电压(VPP)的情况。
向PMOS晶体管MP1的栅极氧化物层施加最高为(VPP-Vrefp2-|Vtp|)的电压。向PMOS晶体管MP2的栅极氧化物层施加最高为(VPP-Vrefp1)的电压。向NMOS晶体管MN1的栅极氧化物层施加最高为VDD的电压。向NMOS晶体管MN2的栅极氧化物层施加最高为Vrefn的电压。通过将Vrefp1和Vrefn设置为约VPP/2的电压，可以避免向MOS晶体管的栅极氧化物层施加强电场的情况。
根据这些器件，变得不需要制造具有高耐受电压结构的PMOS晶体管MP1和MP2以及NMOS晶体管MN1和MN2。因此，可以缓解制造工艺变得复杂且生产成本增加的问题。
然而，当输出信号(OUT)从“HH”变为“L”时，反相器INV2的输出信号(IN2)变为“H”；相应地，Vgsn1变为Vgsn1＝VDD。节点N2的电位变为Vdsn1。通过Vrefn-Vdsn1给出Vgsn2，并且当Vrefn＝VPP/2时得到Vgsn2＝VPP/2-Vdsn1。当作为实际使用的示例假设VPP＝3.3V且VDD＝1.8V时，通过Vgsn2＝1.65V-Vdsn1且Vgsn1＝1.8V给出Vgsn2和Vgsn1，并且得到Vgsn2<Vgsn1。因此，NMOS晶体管MN2的导通阻抗变得大于NMOS晶体管MN1的导通阻抗，并且得到Vdsn2>Vdsn1。因此，NMOS晶体管MN2的漏极-源极电压变大。通过Vdsn2＝VPP-Vdsn1＝3.3V-Vdsn1＝1.8V+1.5V-Vdsn1＝VDD+1.5V-Vdsn1给出Vdsn2，并且当Vdsn1变为Vdsn1<1.5V时，得到Vdsn2>VDD。
当输出信号(OUT)从“L”变为“HH”时，节点N4处于Vrefp2+|Vtp|，并且得到Vgsp1＝VPP-Vrefp2-|Vtp|。当Vrefp2＝VPP/2-|Vtp|时，得到Vgsp1＝VPP/2。节点N3的电位变为VPP-Vdsp1。通过(VPP-Vdsp1)-Vrefp1给出Vgsp2，并且当Vrefp1＝VPP/2时得到Vgsp2＝VPP/2-Vdsp1。当作为实际使用的示例假设VPP＝3.3V且VDD＝1.8V时，通过Vgsp2＝1.65V-Vdsp1且Vgsp1＝1.65V给出Vgsp2和Vgsp1，并且得到Vdsp1>0V；因此，得到Vgsp2<Vgsp1。因此，PMOS晶体管MP2的导通阻抗变得大于PMOS晶体管MP1的导通阻抗，并且得到Vdsp2>Vdsp1。因此，PMOS晶体管MP2的漏极-源极电压变大。通过Vdsp2＝VPP-Vdsp1＝3.3V-Vdsp1＝1.8V+1.5V-Vdsp1＝VDD+1.5V-Vdsp1给出Vdsp2，并且当Vdsp1<1.5V时，得到Vdsp2>VDD。
一般地，通过以下等式(3)表示热载子(HCI)劣化与Vds之间的关系。
HCI劣化∝exp(-γ/Vds)···(3)
即，当Vdsn2较大时，NMOS晶体管MN2的热载子劣化指数级增加。具体地，在上述电路中，采用低耐受电压晶体管，并且输出高幅度的电压。因此，超过VDD的Vds可以如上文所述施加，并且劣化变得严重。
<实施例>
使Vgsn1较低的装置(使反相器INV的输出电位变低的电位转换电路)设置在作为栅极控制电路的反相器INV与N沟道MOS晶体管MN1的栅极之间。使Vgsp1较低的装置(使栅极控制电路GC的输出电位变高的电位转换电路)设置在栅极控制电路GC与P沟道MOS晶体管MP1的栅极之间。因此，当设置为Vgsn1≈Vgsn2且Vgsp1≈Vgsp2时，得到Vdsn1≈Vdsn2≈VPP/2＝1.65V<1.8V＝VDD且Vdsp1≈Vdsp2≈VPP/2＝1.65V<1.8V＝VD。因此，可以使Vdsn2和Vdsp2变低。
(实施例1)
图4是示出根据实施例1的电平位移电路的电路图。电平位移电路LS1与电平位移电路LSR相同，除了在反相器INV2的输出与NMOS晶体管MN1的栅极之间添加了电位转换电路CV1。电位转换电路CV1由NMOS晶体管QN3(NMOS传输门)组成。NMOS晶体管QN3将输出电位与输入电位分离。VDD被施加至NMOS晶体管QN3的栅极，并且NMOS晶体管QN3的衬底电极耦合至NMOS晶体管MN1的栅极(节点N7)。反相器INV2的输出的幅度为0-VDD，并且经由NMOS晶体管QN3的节点N7的过渡状态的幅度在0和(VDD-Vtn)之间。这里，Vtn是NMOS晶体管QN3的阈值。此外，本文中Vtn是各实施例中的NMOS晶体管的阈值。因此，当NMOS晶体管MN1导通时，Vgsn1变为VDD-Vtn，其比比较示例小Vtn。当Vgsn1变小时，NMOS晶体管MN1的导通阻抗变大，并且Vdsn1变大。通过NMOS晶体管MN1和NMOS晶体管MN2的细分(subdivided)电压来判定节点N2的电位。因此，当Vdsn1变大时，Vdsn2变小。根据上述等式(3)的关系，当Vdsn2变小时，NMOS晶体管MN2的热载子劣化可以被抑制。在串联电路SC中，PMOS晶体管MP2的衬底电极耦合至PMOS晶体管MP2的源极，并且NMOS晶体管MN2的衬底电极耦合至NMOS晶体管MN2的源极。然而，可以进行配置，使得PMOS晶体管MP2的衬底电极耦合至高电源电位(VPP)，并且NMOS晶体MN2的衬底电极耦合至地电位(GND)。串联电路的结构的修改也可以应用于以下实施例2-5。在栅极控制电路GC中，PMOS晶体管MP12和MP14的衬底电极分别耦合至PMOS晶体管MP12和MP14的源极，并且NMOS晶体管MN12和MN14的衬底电极分别耦合至NMOS晶体管MN12和MN14的源极。然而，可以进行配置，使得PMOS晶体管MP12和MP14的衬底电极分别耦合至VPP，并且NMOS晶体管MN12和MN14的衬底电极分别耦合至GND。栅极控制电路的结构的修改还可以应用于以下实施例2-5。
图5是示出根据实施例1的半导体器件的框图。半导体器件50包括作为半导体器件的SoC 51和电源IC 52。SoC 51包括位于一个半导体衬底(半导体芯片)上的内部电路53以及I/O电路54和55。针对I/O电路54和55的输出电路采用电平位移电路LS1。在本实施例中，I/O电路54操作为输出电路，并且I/O电路55操作为输入电路和输出电路。从电源IC 52向SoC 51的I/O电路54和55提供高电源电位(VPP＝3.3V)和低电源电位(VDD)。从内部电路53输出的信号具有位于0V和VDD之间的幅度，并且被提供给I/O电路54和55。0V和VDD之间的幅度的信号通过I/O电路54和55的电平位移电路LS1转换为0V和VPP之间的信号，并且被输出至SoC 51的外部。
(实施例2)
图6是示出根据实施例2的电平位移电路的电路图。根据实施例2的电平位移电路LS2满足当高电源电位(VPP)较高时的热载子劣化的抑制以及当VPP较低(到不超过MOS晶体管的耐受电压的程度)时的高速操作。电平位移电路LS2与电平位移电路LS1相同，除了电位转换电路。电位转换电路CV2包括与NMOS晶体管QN3并行耦合的PMOS晶体管QP3(PMOS传输门)。POC信号被施加给PMOS晶体管QP3的栅极，并且PMOS晶体管QP3的衬底电极耦合至反相器INV2的输出。当VPP较高时，POC信号被设置为“H”(VDD)，并且PMOS晶体管QP3截止。在这种情况下，电路操作与实施例1相同。当节点N7的“H”电平变为(VDD-Vtn)时，可以如实施例1一样抑制NMOS晶体管QN2的热载子劣化。当VPP较低时，POC信号被设置为“L”(GND)，并且PMOS晶体管QP3导通。因此，节点N7的“H”电平变为VDD，并且幅度在0V和VDD之间；相应地，高速操作变得可能。
图7是示出根据实施例2的信息设备的框图。信息设备70包括作为半导体器件的SoC71、电源IC 72和SD存储卡76。SoC 71包括位于一个半导体衬底(半导体芯片)之上的SD主机控制器73以及I/O电路74和75。SD主机控制器73用于在CPU(未示出)与SD存储卡76之间交换数据和控制信号，例如输出时钟信号(CLK)和命令(CMD)，并且发送和接收数据(DAT)。针对I/O电路74和75的输出电路采用电平位移电路LS2。在本实施例中，I/O电路74操作为输出电路，并且I/O电路75操作为输入电路和输出电路。从电源IC 72向SoC 71的I/O电路74和75提供高电源电位(VPP＝3.3V或1.8V)。从电源IC 72向SD主机控制器73以及I/O电路74和75提供低电源电位(VDD＝1.8V)。电源IC 72在POC信号为“L”时提供1.8V，以及在POC信号为“H”时提供3.3V。从SD主机控制器73输出的信号具有0V和VDD之间的幅度，并且被提供给I/O电路74和75。电源IC 72可以在SoC 71中构建。
SoC 71与SD存储卡76之间的信号的交换使用两种模式：3.3V电平和1.8V电平。在3.3V电平上执行低速操作以及在1.8V电平上执行高速操作。例如，根据SD存储卡标准3.0，当电源电压为3.3V时，在50MHz的最大频率下执行操作，以及当电源电压为1.8V时，在208MHz的最大频率下执行操作。因此，对于1.8V处的电源电压来说，更加要求高速操作。从电源IC 72向SoC 71的电源电位(VPP)提供3.3V或1.8V。通过SoC 71侧上的POC信号来执行电源IC 72的输出电源电位在3.3V和1.8V之间的切换。还通过控制信号POC来执行I/O电路74和75的3.3V电平与1.8V电平之间的操作模式的切换。在1.8V电平下，切换电路，使得I/O电路74和75可以执行高速操作。
(实施例3)
图8是示出根据实施例3的电平位移电路的电路图。根据实施例3的电平位移电路LS3抑制PMOS晶体管的热载子。电平位移电路LS3与电平位移电路LSR相同，除了在栅极控制电路GC与PMOS晶体管MP1之间添加电位转换电路CV3。电位转换电路CV3由PMOS晶体管QP4(PMOS传输门)组成，并且将输出电位与输入电位分离。VDD被施加给PMOS晶体管QP4的栅极，并且PMOS晶体管QP4的衬底电极耦合至PMOS晶体管MP1的栅极(节点N8)。因此，节点N8的电平在(VPP/2+Vtp)和VPP之间。因此，Vgsp1变小且Vdsp1变大。当Vdsp1变大时，Vdsp2变小，并且PMOS晶体管MP2的热载子劣化被抑制。与实施例1相同，针对SoC 51的I/O电路54和55采用电平位移电路LS3。
(实施例4)
图9是示出根据实施例4的电平位移电路的电路图。根据实施例4的电平位移电路LS4满足当高电源电位(VPP)为高时热载子劣化的抑制以及当VPP为低(达到不超过MOS晶体管的耐受电压的程度)时的高速操作。电平位移电路LS4与电平位移电路LS3相同，除了电位转换电路。电位转换电路CV4包括与PMOS晶体管QP4并行耦合的NMOS晶体管QN4(NMOS传输门)。/POC信号被施加给NMOS晶体管QN4的栅极，并且PMOS晶体管QP4的衬底电极耦合至栅极控制电路GC的输出(节点N4)。当VPP为高时，/POC信号被设置为“L”(GND)，并且NMOS晶体管QN4截止。在这种情况下，电路操作与实施例3相同，并且节点N8的“L”电平变为(VPP/2+Vtp)；相应地，可以如实施例3抑制PMOS晶体管MP2的热载子劣化。当VPP为低时，/POC信号被设置为“H”(VDD)，并且NMOS晶体管QN4导通。因此，节点N8的“L”电平变为VPP/2且且幅度在VPP/2与VPP之间；相应地，高速操作变得可能。与实施例2一样，针对SoC 71的I/O电路74和75采用电平位移电路LS4。在这种情况下，/POC信号被输入至I/O电路74和75。
(实施例5)
图10是根据实施例5的电平位移电路的电路图。根据实施例5的电平位移电路LS5满足当高电源电位(VPP)为高时PMOS晶体管MP2和NMOS晶体管MN2的热载子劣化的抑制以及当VPP为低(达到不超过MOS晶体管的耐受电压的程度)时的高速操作。电平位移电路LS5是实施例2与实施例4结合的电路，并且操作与实施例2和实施例4的操作相同。与实施例2相同，针对SoC 71的I/O电路74和75采用电平位移电路LS5。在这种情况下，POC信号和/POC信号被输入至I/O电路74和75。
在不采用高耐受电压结构的晶体管并防止过量电压被施加给晶体管的栅极氧化物层的情况下，实施例采用根据低幅度(0V-VDD)的逻辑信号的输入来输出高幅度(0V-VPP)的信号的电路，其中输出部分配置有分别串联耦合的PMOS晶体管的多级和NMOS晶体管的多级。
在实施例1、2和5中，通过在NMOS晶体管的栅极与栅极控制电路之间耦合传输门，适当地控制施加给每个垂直堆叠的NMOS晶体管的Vds(漏极-源极电压)，并且在高电源电位(VPP)为高时抑制NMOS晶体管的热载子劣化。同时，在实施例2和5中，当VPP为低时实现高速操作。
在实施例3、4和5中，通过在PMOS晶体管的栅极与栅极控制电路之间耦合传输门，适当地控制施加给每个垂直堆叠的PMOS晶体管的Vds(漏极-源极电压)，并且当高电源电位(VPP)为高时抑制PMOS晶体管的热载子劣化。同时，在实施例4和5中，当VPP为低时实现高速操作。
根据实施例可以增强使用低耐受电压器件的高压输出电路的可靠性。这尤其在引发可靠性的显著降低的小型化的最先进工艺中更加有效。随着工艺朝向进一步的小型化行进，由于热载子而引起的晶体管性能的劣化变得更加显著。
如上所述，本发明的发明人完成的发明基于实施例进行了具体的说明。然而，这不能强调说本发明限于上述实施例，在不背离精神的范围中可以进行各种变化。
实施例1和实施例3可以组合以采用电位转换电路CV1和电位转换电路CV3二者。
实施例1和5是输出驱动器的示例。然而，同样的技术可以类似地应用于晶体管被垂直堆叠且栅极偏置被控制的电路，从而耐受高电压。

Claims (20)

1.一种半导体器件，包括：
半导体芯片，包括电平位移电路以根据低幅度逻辑信号的输入来输出高幅度信号，
其中所述电平位移电路包括：
串联耦合电路；
电位生成电路；
第一栅极控制电路，耦合至第一电源；
第二栅极控制电路，耦合至电位高于所述第一电源的电位的第二电源；和
第一电位转换电路，布置在所述第一栅极控制电路和所述串联耦合电路之间，
其中所述串联耦合电路包括：
第一P沟道MOS晶体管，其源极耦合至所述第二电源；
第二P沟道MOS晶体管，其源极耦合至所述第一P沟道MOS晶体管的漏极；
第一N沟道MOS晶体管，其源极耦合至参考电源；
第二N沟道MOS晶体管，其源极耦合至所述第一N沟道MOS晶体管的漏极；和
第一输出节点，所述第二P沟道MOS晶体管的漏极和所述第二N沟道MOS晶体管的漏极被耦合至所述第一输出节点，
其中所述电位生成电路生成第一电位、第二电位和第三电位，所述第一电位低于所述第二电源的电位且高于所述参考电源的电位并且被施加给所述第二P沟道MOS晶体管的栅极，所述第二电位低于所述第二电源的电位且高于所述参考电源的电位，所述第三电位低于所述第二电源的电位且高于所述参考电源的电位并且被施加给所述第二N沟道MOS晶体管的栅极，
其中所述第一栅极控制电路生成第一信号，所述第一信号具有所述参考电源的电位与所述第一电源的电位之间的幅度并且控制所述第一N沟道MOS晶体管的栅极，
其中所述第二栅极控制电路生成第二信号，所述第二信号具有所述第一电位与所述第二电源的电位之间的幅度并且控制所述第一P沟道MOS晶体管的栅极，以及
其中所述第一电位转换电路被配置为向所述第一N沟道MOS晶体管的栅极提供第一电平电位，所述第一电平电位低于所述第一信号的高电平且高于所述参考电源的电位。
2.根据权利要求1所述的半导体器件，
其中所述第一P沟道MOS晶体管的衬底耦合至所述第二电源，
其中所述第二P沟道MOS晶体管的衬底耦合至所述第一P沟道MOS晶体管的漏极，
其中所述第一N沟道MOS晶体管的衬底耦合至所述参考电源；以及
其中所述第二N沟道MOS晶体管的衬底耦合至所述第一N沟道MOS晶体管的漏极。
3.根据权利要求1所述的半导体器件，
其中所述第一电位转换电路被配置为基于第一控制信号向所述第一N沟道MOS晶体管的栅极提供高于所述第一电平电位的电位。
4.根据权利要求3所述的半导体器件，还包括：
第二电位转换电路，布置在所述第二栅极控制电路与所述串联耦合电路之间，
其中所述第二电位转换电路被配置为向所述第一P沟道MOS晶体管的栅极提供第二电平电位，所述第二电平电位高于所述第二信号的低电平且低于所述第二电源电位。
5.根据权利要求4所述的半导体器件，
其中所述第二电位转换电路被配置为基于第二控制信号向所述第一P沟道MOS晶体管的栅极提供低于所述第二电平电位的电位。
6.根据权利要求1所述的半导体器件，
其中所述第一电位转换电路包括第一传输门，所述第一传输门由第三N沟道MOS晶体管组成，所述第三N沟道MOS晶体管的栅极耦合至所述第一电源，并且所述第三N沟道MOS晶体管的衬底耦合至所述第一传输门的第二输出节点。
7.根据权利要求3所述的半导体器件，
其中所述第一电位转换电路包括第二传输门，所述第二传输门由第三P沟道MOS晶体管组成，所述第三P沟道MOS晶体管的栅极被提供有所述第一控制信号，并且所述第三P沟道MOS晶体管的衬底耦合至所述第二传输门的第一输入节点。
8.根据权利要求4所述的半导体器件，
其中所述第二电位转换电路包括第三传输门，所述第三传输门由第四P沟道MOS晶体管组成，所述第四P沟道MOS晶体管的栅极耦合至所述第一电源，并且所述第四P沟道MOS晶体管的衬底耦合至所述第三传输门的第二输入节点。
9.根据权利要求5所述的半导体器件，
其中所述第二电位转换电路包括第四传输门，所述第四传输门由第四N沟道MOS晶体管组成，所述第四N沟道MOS晶体管的栅极被提供有所述第二控制信号，并且所述第四N沟道MOS晶体管的衬底耦合至所述第四传输门的第三输出节点。
10.根据权利要求1所述的半导体器件，
其中所述第一栅极控制电路包括：
第一反相器电路，输出通过反转输入信号而得到的反相信号；以及
第二反相器电路，输出通过反转所述反相信号得到的所述第一信号。
11.根据权利要求10所述的半导体器件，
其中所述第一反相器电路包括：
第五P沟道MOS晶体管，其源极耦合至所述第一电源；
第五N沟道MOS晶体管，其源极耦合至所述参考电源；
第三输入节点，所述第五P沟道MOS晶体管的栅极和所述第五N沟道MOS晶体管的栅极被耦合至所述第三输入节点；以及
第四输出节点，所述第五P沟道MOS晶体管的漏极和所述第五N沟道MOS晶体管的漏极被耦合至所述第四输出节点，并且
其中所述第一反相器电路被配置为将所述输入信号施加至所述第三输入节点，并且将所述反相信号施加至所述第四输出节点。
12.根据权利要求10所述的半导体器件，
其中所述第二栅极控制电路包括：
钳位电路，钳位至所述第一电位和所述第二电位；
锁存电路，在所述第二电源的电位与所述第一电位之间进行操作；以及
锁存反相电路，在所述第二电位与所述参考电源的电位之间进行操作，并且
其中从所述锁存电路的第五输出节点输出所述第二信号。
13.根据权利要求12所述的半导体器件，
其中所述锁存电路由第六P沟道MOS晶体管和第七P沟道MOS晶体管组成，所述第六P沟道MOS晶体管和所述第七P沟道MOS晶体管两者的源极均耦合至所述第二电源且两者的栅极均交叉耦合至对方的漏极，并且在所述锁存电路中，所述第六P沟道MOS晶体管的漏极耦合至第七输出节点。
14.根据权利要求13所述的半导体器件，
其中所述钳位电路由漏极相互耦合的第八P沟道MOS晶体管和第六N沟道MOS晶体管的串联耦合电路以及漏极相互耦合的第九P沟道MOS晶体管和第七N沟道MOS晶体管的串联耦合电路组成，并且在所述钳位电路中，所述第八P沟道MOS晶体管的源极耦合至所述第六P沟道MOS晶体管的漏极，所述第九P沟道MOS晶体管的源极耦合至所述第七P沟道MOS晶体管的漏极，所述第八P沟道MOS晶体管和所述第九P沟道MOS晶体管的栅极被共同提供有所述第三电位，并且所述第六N沟道MOS晶体管和所述第七N沟道MOS晶体管的栅极被共同提供有所述第二电位。
15.根据权利要求14所述的半导体器件，
其中所述锁存反相电路由源极耦合至所述参考电源的第八N沟道MOS晶体管和第九N沟道MOS晶体管组成，并且在所述锁存反相电路中，所述第八N沟道MOS晶体管和所述第九N沟道MOS晶体管的漏极分别耦合至所述第六N沟道MOS晶体管和所述第七N沟道MOS晶体管的源极，所述第八N沟道MOS晶体管的栅极被提供有所述反相信号，并且所述第九N沟道MOS晶体管的栅极被提供有所述输入信号。
16.一种半导体器件，包括：
半导体芯片，包括电平位移电路以根据低幅度逻辑信号的输入来输出高幅度信号，
其中所述电平位移电路包括：
串联耦合电路；
电位生成电路；
第一栅极控制电路，耦合至第一电源；
第二栅极控制电路，耦合至电位高于所述第一电源的电位的第二电源；和
第二电位转换电路，布置在所述第二栅极控制电路与所述串联耦合电路之间，
其中所述串联耦合电路包括：
第一P沟道MOS晶体管，其源极耦合至所述第二电源；
第二P沟道MOS晶体管，其源极耦合至所述第一P沟道MOS晶体管的漏极；
第一N沟道MOS晶体管，其源极耦合至参考电源；
第二N沟道MOS晶体管，其源极耦合至所述第一N沟道MOS晶体管的漏极；和
第一输出节点，所述第二P沟道MOS晶体管的漏极和所述第二N沟道MOS晶体管的漏极被耦合至所述第一输出节点，
其中所述电位生成电路生成第一电位和第二电位，所述第一电位低于所述第二电源的电位且高于所述参考电源的电位并且被施加给所述第二P沟道MOS晶体管的栅极，所述第二电位低于所述第二电源的电位且高于所述参考电源的电位并且被施加给所述第二N沟道MOS晶体管的栅极，
其中所述第一栅极控制电路生成第一信号，所述第一信号具有所述参考电源的电位与所述第一电源的电位之间的幅度并且控制所述第一N沟道MOS晶体管的栅极，
其中所述第二栅极控制电路生成第二信号，所述第二信号具有所述第一电位与所述第二电源的电位之间的幅度并且控制所述第一P沟道MOS晶体管的栅极，并且
其中所述第二电位转换电路被配置为向所述第一P沟道MOS晶体管的栅极提供第二电平电位，所述第二电平电位高于所述第二信号的低电平且低于所述第二电源电位。
17.根据权利要求16所述的半导体器件，
其中所述第一P沟道MOS晶体管的衬底耦合至所述第二电源，
其中所述第二P沟道MOS晶体管的衬底耦合至所述第一P沟道MOS晶体管的漏极，
其中所述第一N沟道MOS晶体管的衬底耦合至所述参考电源，并且
其中所述第二N沟道MOS晶体管的衬底耦合至所述第一N沟道MOS晶体管的漏极。
18.根据权利要求16所述的半导体器件，
其中所述第二电位转换电路被配置为基于第二控制信号向所述第一P沟道MOS晶体管的栅极提供低于所述第二电平电位的电位。
19.根据权利要求16所述的半导体器件，
其中所述第二电位转换电路包括第三传输门，所述第三传输门由第四P沟道MOS晶体管组成，所述第四P沟道MOS晶体管的栅极耦合至所述第一电源，并且所述第四P沟道MOS晶体管的衬底耦合至所述第三传输门的第二输入节点。
20.根据权利要求18所述的半导体器件，
其中所述第二电位转换电路包括第四传输门，所述第四传输门由第四N沟道MOS晶体管组成，所述第四N沟道MOS晶体管的栅极被提供有所述第二控制信号，并且所述第四N沟道MOS晶体管的衬底耦合至所述第四传输门的第三输出节点。
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