JP2024000133A - 半導体装置 - Google Patents

Abstract

【課題】トランジスタの耐圧よりも高い電圧振幅の出力電圧を生成する半導体装置において、動作速度を低下させることなくホットキャリア劣化を抑制する。【解決手段】Ｐ型トランジスタＭＰ０及びＰ型トランジスタＭＰ２は、電源端子１１及び出力端子１３の間に直列接続される。Ｎ型トランジスタＭＮ０及びＮ型トランジスタＭＮ２は、接地端子１２及び電源端子１３の間に接続される。Ｎ型トランジスタＭＮ２及びＰ型トランジスタＭＰ２は、入力信号ＶＩＮに応じて相補的にオンオフされる。ゲート電圧制御回路１１０は、ドレインが出力端子１３と電気的に接続されたＰ型トランジスタＭＰ０のゲート電圧及びＮ型トランジスタＭＮ０のゲート電圧の少なくとも一方を、Ｐ型トランジスタＭＰ０又はＮ型トランジスタＭＮ０のオンを維持した上で、出力端子１３の出力電圧ＶＯＵＴに追従させて変化させる。【選択図】図５

Description

本開示は、半導体装置に関し、特に、トランジスタの耐圧よりも高い電圧振幅を有する信号を出力するための半導体装置に関する。

レベルシフト回路を備える半導体装置では、低振幅の論理信号を入力として、高振幅の論理信号を出力する回路が、低振幅に対応する耐圧を有するトランジスタを用いて構成される例が知られている。例えば、０［Ｖ］（ＧＮＤ）又は１．８［Ｖ］に設定される入力信号に応答して、０［Ｖ］（ＧＮＤ）又は３．３［Ｖ］に設定される出力信号が生成される半導体装置が、１．８［Ｖ］耐圧のトランジスタによって構成される例が知られている。

特開２０１７－１７５２８８号公報（特許文献１）では、出力段において、高電圧の電源端子と、出力信号が生成される出力端子との間、及び、当該出力端子と接地端子との間のそれぞれに、低耐圧のトランジスタを２個直列接続することで耐圧を確保する回路構成が示される。更に、特許文献１では、出力段を構成する低耐圧のトランジスタのゲートに対して、電位変換回路を経由してターンオン時の電圧が供給される。これにより、低耐圧トランジスタのターンオン時に印加されるゲートソース間電圧が低く抑えられる。

特開２０１７－１７５２８８号公報

特許文献１の半導体装置では、低耐圧のトランジスタのターンオン時に過渡的なドレインソース間電圧を抑制することで、ホットキャリア劣化を抑制することができる。

しかしながら、特許文献１の技術では、ゲートソース間電圧を低く抑えることで、トランジスタのターンオン時の動作速度が低下する。即ち、ホットキャリア劣化抑制と、動作速度向上とがトレードオフの関係にあることが理解される。

このため、ホットキャリア劣化が大きい先端プロセスで作製された半導体装置に特許文献１の技術を適用した場合には、ホットキャリア劣化を抑制できる様にゲート電圧を調整すると、トランジスタの動作速度の低下が顕著となり、高速応答性が要求される回路への適用に問題が生じることが懸念される。

本開示は、上記の課題を解決するためのものであって、トランジスタの耐圧よりも高い電圧振幅の出力電圧を生成する際に、動作速度を低下させることなくホットキャリア劣化を抑制することが可能な半導体記憶装置を提供する。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施形態による半導体装置は、入力信号よりも電圧振幅が大きい出力信号を生成する半導体装置であって、第１のＰ型トランジスタ、第２のＰ型トランジスタ、第１のＮ型トランジスタ、第２のＮ型トランジスタ、及び、ゲート電圧制御回路を備える。第１のＰ型トランジスタ及び第２のＰ型トランジスタは、第１電源電位を供給する電源ラインと出力信号が生成される出力端子との間に直列接続される。第１のＮ型トランジスタ及び第２のＮ型トランジスタは、基準電位を供給する基準電位ラインと出力端子との間に直列接続される。第１のＮ型トランジスタ及び第１のＰ型トランジスタは、出力端子に対して電気的に接続されたドレインを有する。第２のＮ型トランジスタ及び第２のＰ型トランジスタのゲートには、入力信号に従って、第２のＮ型トランジスタ及び第２のＰ型トランジスタを相補にオンオフするための信号がそれぞれ入力される。ゲート電圧制御回路は、出力端子の電圧に応じて第１のＰ型トランジスタ及び第１のＮ型トランジスタのゲート電圧を変化させる。ゲート電圧制御回路は、入力信号の論理レベルの変化に応じて出力信号の電圧が変化する際に、第１のＰ型トランジスタ又は第１のＮ型トランジスタのオンを維持した上で、出力端子の電圧の変化に追従させて、第１のＮ型トランジスタのゲート電圧及び第１のＰ型トランジスタのゲート電圧の少なくとも一方を変化させる様に構成される。

上記の実施形態によれば、トランジスタの耐圧よりも高い電圧振幅の出力電圧を生成する半導体装置において、動作速度を低下させることなくホットキャリア劣化を抑制することができる。

第１の比較例に係る半導体装置の構成を説明する回路図である。 図１に示された半導体装置の過渡動作波形図である。 図１に示された半導体装置の変形例の過渡動作波形図である。 第２の比較例に係る半導体装置の構成を説明する回路図である。 実施の形態１に係る半導体装置の構成を説明する回路図である。 中間電位発生回路の構成例を説明する回路図である。 実施の形態１に係る半導体装置の過渡動作波形図である。 実施の形態２に係る半導体装置の構成を説明する回路図である。 実施の形態３に係る半導体装置の構成を説明する回路図である。 本実施の形態に係る半導体装置の変形例の構成を説明する回路図である。

以下、各実施形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。

＜比較例の説明＞
図１は、第１の比較例に係る半導体装置１００Ａの構成を説明する回路図である。

図１を参照して、第１の比較例に係る半導体装置１００Ａは、入力ノードＮｉの入力信号ＶＩＮに応じた論理レベルを有する出力信号を、出力端子１３に出力する。入力信号ＶＩＮは、論理ローレベル（以下、「Ｌレベル」）では基準電位である接地電位ＧＮＤに設定される一方で、論理ハイレベル（以下、「Ｈレベル」）では低電源電位ＶＣＣＱに設定される２値信号である。

一方で、出力信号は、Ｌレベルでは接地電位ＧＮＤに設定されるとともに、Ｈレベルでは、低電源電位ＶＣＣＱよりも高い高電源電位ＶＣＣＱＨに設定される。即ち、出力信号の振幅は、入力信号ＶＩＮの振幅よりも大きい。一例として、低電源電位ＶＣＣＱは１．８［Ｖ］であり、高電源電位ＶＣＣＱＨは３．３［Ｖ］である。

尚、以下では、出力端子１３の電圧値を出力電圧ＶＯＵＴと称する。従って、出力信号がＨレベルのとき、ＶＯＵＴ＝ＶＣＣＱＨ（３．３［Ｖ］）であり、出力信号がＬレベルのとき、ＶＯＵＴ＝ＧＮＤ（０［Ｖ］）である。又、出力信号がＨレベルからＬレベル、又は、ＬレベルからＨレベルに変化する際には、出力電圧ＶＯＵＴは、過渡的に、接地電位ＧＮＤ（０［Ｖ］）及び高電源電位ＶＣＣＱＨ（３．３［Ｖ］）の間で変化する。

半導体装置１００Ａは、特許文献１と同様に構成されており、インバータ１５と、レベルシフト回路２０と、電位変換回路２１，２２と、出力段を構成するＰ型のトランジスタＭＰ１，ＭＰ２及びＮ型のトランジスタＭＮ１，ＭＮ２とを含む。トランジスタＭＰ１，ＭＰ２，ＭＮ１，ＭＮ２は、低電源電位ＶＣＣＱ相当（ここでは、１．８［Ｖ］）の耐圧を有する。即ち、トランジスタＭＰ１，ＭＰ２，ＭＮ１，ＭＮ２の耐圧は、高電源電位ＶＣＣＱＨ及び接地電位ＧＮＤの電位差より低い。

インバータ１５は、低電源電位ＶＣＣＱを受けて動作し、入力信号ＶＩＮを反転したインバータ出力信号ＶＩＮＶを出力する。入力信号ＶＩＮが論理ローレベル（以下，「Ｌレベル」）のときＶＩＮＶ＝ＶＣＣＱであり、入力信号ＶＩＮが論理ハイレベル（以下，「Ｈレベル」）のときＶＩＮＶ＝ＧＮＤである。

レベルシフト回路２０は、入力信号ＶＩＮを反転したレベルシフト信号ＶＬＦＰを出力する。レベルシフト回路２０は、入力信号ＶＩＮがＬレベルのときＶＬＦＰ＝ＶＣＣＱＨに設定する一方で、入力信号ＶＩＮがＨレベルのときＶＬＦＰ＝（１／２）・ＶＣＣＱＨに設定する。

電位変換回路２１は、インバータ１５からのインバータ出力信号ＶＩＮＶの電位を変換したゲート電圧信号ＶＮＧ２を、トランジスタＭＮ２のゲートに出力する。電位変換回路２１は、ゲートに低電源電位ＶＣＣＱが入力されて、ＮＭＯＳトランスファゲートとして機能するＮ型のトランジスタＭＮ５を有する。インバータ出力信号ＶＩＮＶの振幅がＧＮＤ～ＶＣＣＱである一方で、電位変換回路２１から出力されるゲート電圧信号ＶＮＧ２の振幅は、ＧＶＤ～ＶＣＣＱ－Ｖｔｎとなる。ここで、Ｖｔｎは、トランジスタＭＮ５のしきい値電圧である。

同様に、電位変換回路２２は、レベルシフト回路２０からのレベルシフト信号ＶＬＦＰの電位を変換したゲート電圧信号ＶＰＧ２を、トランジスタＭＰ２のゲートに出力する。電位変換回路２２は、ゲートに低電源電位ＶＣＣＱが入力されて、ＰＭＯＳトランスファゲートとして機能するＰ型のトランジスタＭＰ５を有する。レベルシフト信号ＶＬＦＰの過渡状態の振幅が（１／２）・ＶＣＣＱＨ～ＶＣＣＱＨである一方で、電位変換回路２２から出力されるゲート電圧信号ＶＰＧ２の振幅は、（１／２）・ＶＣＣＱＨ＋Ｖｔｐ～ＶＣＣＱＨとなる。ここで、Ｖｔｐは、トランジスタＭＰ５のしきい値電圧である。

出力段において、Ｐ型のトランジスタＭＰ１及びＭＰ２は、出力端子１３と接続された出力ノードＮｏと、電源端子１１と接続された電源ラインＰＬとの間に、ノードＮＰ１を介して直列接続される。即ち、トランジスタＭＰ２のソースは電源ラインＰＬと接続され、ドレインはノードＮＰ１と接続される。トランジスタＭＰ１のソースは、ノードＮＰ１と接続され、ドレインは出力ノードＮｏと接続される。

同様に、Ｎ型のトランジスタＭＮ１及びＭＮ２は、出力ノードＮｏと、接地端子１２と接続された接地ラインＧＬとの間に、ノードＮＮ１を介して直列接続される。即ち、トランジスタＭＮ２のソースは接地ラインＧＬと接続され、ドレインはノードＮＮ１と接続される。トランジスタＭＮ１のソースは、ノードＮＮ１と接続され、ドレインは出力ノードＮｏと接続される。

トランジスタＭＰ１のゲートには、バイアス電圧ＶＲＥＦＰが入力され、トランジスタＭＮ１のゲートには、バイアス電圧ＶＲＥＦＮが入力される。バイアス電圧ＶＲＥＦＰ，ＶＲＥＦＮは、トランジスタＭＰ１，ＭＮ１をオン可能である、接地電位ＧＮＤ及び高電源電位ＶＣＣＱＨの中間電位に設定される。例えば、ＶＲＥＦＮ＝ＶＣＣＱ、ＶＲＥＦＰ＝（１／２）・ＶＣＣＱＨに設定される。

トランジスタＭＰ２のゲートには、電位変換回路２１からのゲート電圧信号ＶＰＧ２が入力される。トランジスタＭＮ２のゲートには、電位変換回路２２からのゲート電圧信号ＶＮＧ２が入力される。

入力信号ＶＩＮがＬレベル（ＧＮＤ）であるときには、インバータ１５がＨレベルを出力する（ＶＩＮＶ＝ＶＣＣＶＱ）とともに、レベルシフト回路２０がＨレベル（ＶＬＦＰ＝ＶＣＣＱＨ）を出力する。このため、ＶＰＧ２＝ＶＣＣＱＨがトランジスタＭＰ２のゲートに入力されるとともに、ＶＮＧ２＝ＶＣＣＱ－ＶｔｎがトランジスタＭＮ２のゲートに入力される。この結果、トランジスタＭＰ２がオフされる一方で、トランジスタＭＮ２がオンされるため、出力ノードＮｏには接地電位ＧＮＤが伝達されて、出力信号はＬレベルとなる（ＶＯＵＴ＝ＧＮＤ）。

反対に、入力信号ＶＩＮがＨレベル（ＶＣＣＱ）であるときには、インバータ１５がＬレベルを出力する（ＶＩＮＶ＝ＧＮＤ）とともに、レベルシフト回路２０がＬレベル（ＶＬＦＰ＝（１／２）・ＶＣＣＱＨを出力する。このため、ＶＰＧ２＝（１／２）・ＶＣＣＱＨ＋ＶｔｐがトランジスタＭＰ２のゲートに入力されるとともに、ＶＮＧ２＝ＧＮＤがトランジスタＭＮ２のゲートに入力される。この結果、トランジスタＭＮ２がオフされる一方で、トランジスタＭＰ２がオンされるため、出力ノードＮｏには高電源電位ＶＣＣＱＨが伝達されて、出力信号はＨレベルとなる（ＶＯＵＴ＝ＶＣＣＱＨ）。

この様に、半導体装置１００Ａは、低振幅（ＧＮＤ～ＶＣＣＱ）の論理信号（入力信号ＶＩＮ）を入力として、高振幅（ＧＮＤ～ＶＣＣＱＨ）の論理信号（出力電圧ＶＯＵＴ）を出力することができる。

図２には、図１に示された半導体装置１００Ａの過渡動作波形図、具体的には、入力信号ＶＩＮがＨレベルからＬレベルに変化するときの過渡的な動作波形図が示される。

図２を参照して、入力信号ＶＩＮがＨレベル（ＶＣＣＱ＝１．８［Ｖ］）からＬレベル（ＧＮＤ＝０［Ｖ］）に変化すると、上述の様に、ゲート電圧信号ＶＰＧ２は、Ｌレベル（（１／２）・ＶＣＣＱＨ＋Ｖｔｐ≒２．０［Ｖ］）からＨレベル（ＶＣＣＱＨ＝３．３［Ｖ］）に変化する。又、ゲート電圧信号ＶＮＧ２は、Ｌレベル（ＧＮＤ＝０［Ｖ］）からＨレベル（ＶＣＣＱ－Ｖｔｎ≒１．０［Ｖ］）に上昇する。

ゲート電圧信号ＶＮＧ２，ＶＰＧ２の変化に応じて、出力段では、トランジスタＭＰ２がターンオフする一方で、トランジスタＭＮ２がターンオンする。これに応じて、出力端子１３の出力電圧ＶＯＵＴは、Ｈレベル（ＶＣＣＱＨ＝３．３［Ｖ］）からＬレベル（ＧＮＤ＝０［Ｖ］）へ変化する。

出力電圧ＶＯＵＴが低下する際には、ターンオンされるトランジスタＭＮ１，ＭＮ２のドレインソース間電圧Ｖｄｓ１ｎ，Ｖｄｓ２ｎが過渡的に大きくなることが懸念される。トランジスタＭＮ１及びＭＮ２の接続ノードに対応するノードＮＮ１の電位ＶＮＮ１は、出力信号がＨレベル（ＶＯＵＴ＝ＶＣＣＱＨ）の期間では、トランジスタＭＮ１のゲートに入力されるバイアス電圧ＶＲＥＦＮと同等である。ＶＲＥＦＮ＝ＶＣＣＱ＝１．８［Ｖ］とすると、トランジスタＭＮ１では、Ｖｄｓ１ｎ＝ＶＣＣＱＨ－ＶＣＣＱ＝１．５［Ｖ］程度であり、トランジスタＭＮ１では、Ｖｄｓ１ｎ＝ＶＲＥＦＮ＝１．８［Ｖ］程度である。このとき、Ｖｄｓ１ｎ，Ｖｄｓ２ｎとも、トランジスタＭＮ１，ＭＮ２の耐圧レベル（１．８［Ｖ］）以下である。

これに対して、図２に示す様に、ゲート電圧信号ＶＮＧ２が上昇する過程では、ノードＮＮ１の電位ＶＮＮ１が、出力電圧ＶＯＵＴよりも先に低下するために、トランジスタＭＮ１のＶｄｓ１ｎが過渡的に大きくなる。半導体装置１００Ａでは、電位変換回路２１によってトランジスタＭＮ２のゲート電圧信号ＶＮＧ２を生成することで、トランジスタＭＮ１のＶｄｓ１ｎの過渡的な上昇量を抑制している。

図３には、半導体装置１００Ａから電位変換回路２１，２２の配置を省略した場合における、図２と同様の動作波形図が示される。

図３に示される様に、電位変換回路２１，２２が配置されない場合には、ゲート電圧信号ＶＰＧ２は、１．８［Ｖ］（Ｌレベル：（１／２）・ＶＣＣＱＨ）から３．３［Ｖ］（Ｈレベル：ＶＣＣＱＨ）まで、図２よりも高速に上昇する。同様に、ゲート電圧信号ＶＮＧ２は、０［Ｖ］（Ｌレベル：ＧＮＤ）から１，８［Ｖ］（Ｈレベル：ＶＣＣＱ）まで、図２よりも高速に上昇する。

これに応じて、図３では、トランジスタＭＮ２のターンオン動作が速くなるので、ノードＮＮ１の電位ＶＮＮ１の低下量が図２と比較して大きくなる。この結果、図３では、図２と比較して、過渡的にトランジスタＭＮ１のＶｄｓ１ｎが過大となり、耐圧レベル（１．８［Ｖ］）を超えて２．５［Ｖ］程度まで上昇している。この結果、トランジスタＭＮ１でのホットキャリア劣化が懸念される。

言い換えると、第１の比較例に係る半導体装置１００Ａでは、電位変換回路２１，２２を設けることで、ターンオン時におけるトランジスタＭＮ１のゲートソース間電圧（図１中のＶｇａ２ｎ）低くすることで、ノードＮＮ１の電位ＶＮＮ１の変化を緩やかにすることができる。これにより、トランジスタＭＮ１の過渡的なＶｄｓ１ｎを、図３と比較して低下することで、この結果、ホットキャリア劣化を抑制することが可能となっている。

一方で、図３と図２の比較から理解される様に、ゲートソース間電圧を抑制する結果、トランジスタのターンオン速度が低下するので、出力電圧ＶＯＵＴのレベル遷移（図２及び図３では、ＨレベルからＬレベル）に要する時間は、図２では増大している。即ち、ホットキャリア劣化の抑制と引き換えに、半導体装置１００Ａの動作速度が低下していることが理解される。

図４には、第２の比較例に係る半導体装置の構成を説明する回路図が示される。図２では、動作速度の低下を回避するために、図２での電位変換回路２１，２２は配置されず、出力段での直列接続されるトランジスタ個数を増やすことで、トランジスタ１個当たりのドレインソース間電圧の低下を図るものである。

図４を参照して、第２の比較例に係る半導体装置１００Ｂは、出力段を構成するＰ型のＭＰ０～ＭＰ２と、Ｎ型のトランジスタＭＮ０～ＭＮ２を含む。図４においても、低電源電位ＶＣＣＱ及び高電源電位ＶＣＣＱＨは、図２と共通のレベルとする。出力段を構成するトランジスタＭＮ０～ＭＮ２及びＭＰ０～ＭＰ２の各々の耐圧は、上述した様に、低電源電位ＶＣＣＱ相当（１．８［Ｖ］）であり、高電源電位ＶＣＣＱＨ及び接地電位ＧＮＤの電位差より低い。

Ｐ型のトランジスタＭＰ０～ＭＰ２は、出力ノードＮｏ及び電源ラインＰＬの間に、ノードＮＰ１，ＮＰ２を介して直列接続される。具体的には、トランジスタＭＰ０のドレインは出力ノードＮｏ（出力端子１３）と接続され、ソースはノードＮＰ１と接続される。トランジスタＭＰ１のソースは、ノードＮＰ２と接続され、ドレインはノードＮＰ１と接続される。又、トランジスタＭＰ２のソースは電源ラインＰＬと接続され、ドレインはノードＮＰ２と接続される。

Ｎ型のトランジスタＭＮ０～ＭＮ２は、出力ノードＮｏ及び接地ラインＧＬの間に、ノードＮＮ１，ＮＮ２を介して直列接続される。具体的には、トランジスタＭＮ０のドレインは出力ノードＮｏと接続され、ソースはノードＮＮ１と接続される。トランジスタＭＮ１のドレインは、ノードＮＮ１と接続され、ソースはノードＮＮ２と接続される。又、トランジスタＭＰ２のソースは接地ラインＧＬと接続され、ドレインはノードＮＮ２と接続される。

トランジスタＭＰ０のゲートには、固定されたバイアス電圧ＶＲＥＦＰ０が入力され、トランジスタＭＰ１のゲートには、固定されたバイアス電圧ＶＲＥＦＰ１が入力される。例えば、ＶＲＥＦＰ０＝ＶＲＥＦＰ１＝０，５・ＶＣＣＱＨに設定される。トランジスタＭＰ２のゲートには、電位変換回路２２（図１）を経由することなく、図１のレベルシフト回路２０の出力信号（ＶＬＦＰ）が入力される。即ち、トランジスタＭＰ２のゲート電圧信号ＶＰＧ２は、（１／２）・ＶＣＣＱＨ～ＶＣＣＱＨの振幅、即ち、（１／２）・３．３［Ｖ］～３．３［Ｖ］の振幅を有する。

トランジスタＭＮ０のゲートには、固定されたバイアス電圧ＶＲＥＦＮ０が入力され、トランジスタＭＮ１のゲートには、固定されたバイアス電圧ＶＲＥＦＮ１が入力される。例えば、ＶＲＥＦＮ０＝ＶＲＥＦＮ１＝ＶＣＣＱに設定される。トランジスタＭＮ２のゲートには、電位変換回路２１（図１）を経由することなく、図１のインバータ１５の出力信号（ＶＩＮＶ）が入力される。即ち、トランジスタＭＮ２のゲート電圧信号ＶＮＧ２は、ＧＮＤ～ＶＣＣＱの振幅、即ち、０［Ｖ］～１．８［Ｖ］の振幅を有する。

半導体装置１００Ｂにおいて、入力信号ＶＩＮの論理レベル変化に応じて、ゲート電圧信号ＶＮＧ２が０［Ｖ］から１．８［Ｖ］（低電源電位ＶＣＣＱ）に変化して、出力電圧ＶＯＵＴが３．３［Ｖ］から０［Ｖ］（ＶＣＣＱＨ）へ低下するときのトランジスタＭＮ０～ＭＮ２の動作について考察する。

まず、ＶＲＥＦＮ０＝ＶＲＥＦＮ１、例えば、両者を１．８［Ｖ］とした第１のケースを考える。第１のケースでは、インバータ１５の出力電圧（ＶＮＧ２）の上昇に応じて出力電圧ＶＯＵＴがＨレベルからＬレベルに変化する際には、トランジスタＭＮ２、トランジスタＭＮ１の順でターンオンする。このため、ノードＮＮ１の電位低下により、出力端子１３側のトランジスタＭＮ０のドレインソース間電圧Ｖｄｓ０ｎが大きくなるため、当該トランジスタＭＮ０のホットキャリア劣化が大きくなる。

次に、ＶＲＥＦＮ０＞ＶＲＥＦＮ１、例えば、ＶＲＥＦＮ０＝２．２［Ｖ］、ＶＲＥＦＮ１＝１．８［Ｖ］とした第２のケースを考える。第２のケースでは、ＶＲＥＦＮ０がゲートに入力されるトランジスタＭＮ０のゲートソース間間電圧Ｖｇｓ０ｎを大きくすることで、ノードＮＮ１の電位が、上述の第１のケースよりも高くなる。これにより、トランジスタＭＮ０のドレインソース間電圧Ｖｄｓ０ｎ、即ち、ホットキャリア劣化は、第１のケースよりも抑制される。しかしながら、第２のケースでは、出力端子１３の出力電圧ＶＯＵＴが０［Ｖ］まで低下する際に、１．８［Ｖ］耐圧のトランジスタＭＮ０のドレインゲート間に、２．２［Ｖ］の過電圧が印加されることが懸念される。逆に言うと、第１のケースでは、出力電圧ＶＯＵＴが０［Ｖ］まで低下してもトランジスタＭＮ０のドレインゲート間に過電圧が印加されない様に、トランジスタＭＮ０のゲート電圧（ＶＲＥＦＮ０）が設定されている。

上述の様に、第２の比較例に係る半導体装置１００Ｂでは、ドレインが出力端子１３と接続されたトランジスタＭＮ０，ＮＰ０について、耐圧を超えず、かつ、ホットキャリア劣化を抑制するためのゲート電圧の設定が新たな課題となることを、発明者らは見出したものである。

＜第１の実施形態＞
図５は、実施の形態１に係る半導体装置１０１Ａの構成を説明する回路図である。

図５に示される様に、半導体装置１０１Ａは、レベルシフト回路２０と、ゲート電圧制御回路１１０と、Ｎ型のトランジスタＭＮ０～ＭＮ２及びＰ型のトランジスタＭＰ０～ＭＰ０とを含む。

トランジスタＭＮ０～ＭＮ２，ＭＰ０～ＭＰ０は、第２の比較例に係る半導体装置１００Ｂと同様の出力段を構成する。即ち、出力端子１３及び接地ラインＧＬの間に直列接続されたＮ型のトランジスタＭＮ０～ＭＮ２のうち、トランジスタＭＮ０が、最も出力端子１３側に配置されて、出力端子１３と電気的に接続されたドレインを有する。トランジスタＭＮ０～ＭＮ２及びＭＰ０～ＭＰ２の各々の耐圧についても、図４で説明したのと同様である。

同様に、出力端子１３及び電源ラインＰＬの間に直列接続されたＰ型のトランジスタＭＰ０～ＭＰ２のうち、トランジスタＭＰ０が、最も出力端子１３側に配置されて、出力端子１３と電気的に接続されたドレインを有する。

トランジスタＭＰ２のゲートには、図１と同様のレベルシフト回路２０の出力電圧が、ゲート電圧信号ＶＰＧ２として入力される。従って、トランジスタＭＰ２のゲートには、入力信号ＶＩＮがＬレベル（ＧＮＤ＝０［Ｖ］）のときには、ＶＣＣＱＨ（３．３［Ｖ］）が入力され、入力信号ＶＩＮがＨレベル（ＶＣＣＱ＝１．８［Ｖ］）のときには、（１／２）・ＶＣＣＱＨ（１．６５［Ｖ］）が入力される。

トランジスタＭＮ２のゲートには、図１と同様のインバータ１５の出力信号（ＶＩＮＶ）が、ゲート電圧信号ＶＧＮ０として入力される。即ち、トランジスタＭＮ２のゲートには、入力信号ＶＩＮがＬレベルのときには低電源電位ＶＣＣＱが入力され、入力信号ＶＩＮがＨレベルのときには接地電位ＧＮＤが入力される。この様に、トランジスタＭＮ２及びＭＰ２のゲートには、入力信号ＶＩＮに従って当該トランジスタＭＮ２及びＭＰ２を相補にオンオフするための信号がそれぞれ入力される。

図５において、トランジスタＭＰ０は「第１のＰ型トランジスタ」、トランジスタＭＰ２は「第２のＰ型トランジスタ」、トランジスタＭＰ１は「第３のＰ型トランジスタ」の一実施例にそれぞれ対応する。同様に、トランジスタＭＮ０は「第１のＮ型トランジスタ」、トランジスタＭＮ２は「第２のＮ型トランジスタ」、トランジスタＭＮ１は「第３のＮ型トランジスタ」の一実施例にそれぞれ対応する。又、接地電位ＧＮＤは「基準電位」、高電源電位ＶＣＣＱＨは「第１電源電位」、低電源電位ＶＣＣＱは「第２電源電位」の一実施例にそれぞれ対応し、接地ラインＧＬは「基準電位ライン」の一実施例に対応する。

半導体装置１０１Ａにおいても、入力信号ＶＩＮがＨレベル（ＶＣＣＱ＝１．８［Ｖ］）のときには、トランジスタＭＰ０～ＭＰ２のオンによって、出力端子１３は電源端子１１と電気的に接続されて、出力電圧ＶＯＵＴ＝ＶＣＣＱＨ（３．３［Ｖ］）に設定される。一方で、入力信号ＶＩＮがＬレベル（ＧＮＤ＝０［Ｖ］）のときには、トランジスタＭＮ０～ＭＮ２のオンによって、出力端子１３は接地端子１２と電気的に接続されて、出力電圧ＶＯＵＴ＝ＧＮＤ（０［Ｖ］）に設定される。

トランジスタＭＰ１のゲートには、トランジスタＭＰ１をオンするためのバイアス電圧ＶＲＥＦＰが入力され、トランジスタＭＮ１のゲートには、トランジスタＭＮ１をオンするためのバイアス電圧ＶＲＥＦＮが入力される。例えば、バイアス電圧ＶＲＥＦＰ，ＶＲＥＦＮは、高電源電位ＶＣＣＱＨ及び接地電位ＧＮＤの中間電位に対応して設定される。例えば、バイアス電圧ＶＲＥＦＰ，ＶＲＥＦＮは、図６に示される中間電位発生回路１２０によって生成することができる。バイアス電圧ＶＲＥＦＰは「第１バイアス電圧」、バイアス電圧ＶＲＥＦＮは「第２バイアス電圧」の一実施例にそれぞれ対応する。

図６を参照して、中間電位発生回路１２０は、電源ラインＰＬ及び接地ラインＧＬの間に、中間電位ノードＮＲＦＰ，ＮＲＦＮを介して直列接続された抵抗素子Ｒ２，Ｒ３を有する。この結果、中間電位ノードＮＲＦＰ，ＮＲＦＮには、高電源電位ＶＣＣＱＨを、抵抗素子Ｒ２及びＲ３によって分圧した中間電位が生成される。

中間電位ノードＮＲＦＰの電位は、バイアス電圧ＶＲＥＦＰとして、トランジスタＭＰ１のゲート、及び、ゲート電圧制御回路１１０へ入力される。同様に、中間電位ノードＮＲＦＮの電位は、バイアス電圧ＶＲＥＦＮとして、トランジスタＭＮ１のゲート、及び、ゲート電圧制御回路１１０へ入力される。従って、０＜ＶＲＥＦＮ，ＶＲＥＦＰ＜ＶＣＣＱＨ（３．３［Ｖ］）であり、抵抗素子Ｒ２，Ｒ３による分圧比によって、ＶＲＥＦＮ，ＶＲＥＦＰが決定される。

尚、バイアス電圧ＶＲＥＦＮ，ＶＲＥＦＰは、共通の中間電位発生回路１２０によって同じ電位に設定されてもよく、分圧比が異なる個別の中間電位発生回路１２０によって異なる電位に設定されてもよい。

再び図５を参照して、ゲート電圧制御回路１１０は、Ｎ型のトランジスタＭＮ１１，ＭＮ１２と、Ｐ型のトランジスタＭＰ１１，ＭＰ１２とを有する。ゲート電圧制御回路１１０は、出力端子１３の出力電圧ＶＯＵＴに応じて、トランジスタＭＰ０のゲート電圧信号ＶＰＧ０及びトランジスタＭＮ０のゲート電圧信号ＶＮＧ０を制御する。

トランジスタＭＮ１１及びＭＮ１２のソースは、トランジスタＭＰ０にゲート電圧信号ＶＰＧ０を伝達するノードＮＰＧ０と電気的に接続される。トランジスタＭＮ１１のドレインは、抵抗素子Ｒ１を介して出力端子１３に電気的に接続され、トランジスタＭＮ１２のドレインは、中間電位発生回路１２０の中間電位ノードＮＲＦＰと電気的に接続される。

トランジスタＭＮ１１のゲートには、中間電位発生回路１２０からのバイアス電圧ＶＲＥＦＰが入力され、トランジスタＭＮ１２のゲートは、抵抗素子Ｒ１を介して出力端子１３に電気的に接続される。トランジスタＭＮ１１は「第４のＮ型トランジスタ」、トランジスタＭＮ１２は「第５のＮ型トランジスタ」の一実施例にそれぞれ対応する。

トランジスタＭＰ１１及びＭＰ１２のソースは、トランジスタＭＮ０にゲート電圧信号ＶＮＧ０を伝達するノードＮＮＧ０と電気的に接続される。トランジスタＭＰ１１のドレインは、抵抗素子Ｒ１を介して出力端子１３に電気的に接続され、トランジスタＭＰ１２のドレインは、中間電位発生回路１２０の中間電位ノードＮＲＦＮと電気的に接続される。

トランジスタＭＰ１１のゲートには、中間電位発生回路１２０からのバイアス電圧ＶＲＥＦＮが入力され、トランジスタＭＰ１２のゲートは、抵抗素子Ｒ１を介して出力端子１３に電気的に接続される。即ち、トランジスタＭＰ１１は「第４のＰ型トランジスタ」、トランジスタＭＰ１２は「第５のＰ型トランジスタ」の一実施例にそれぞれ対応する。

これにより、トランジスタＭＮ０のゲート電圧信号ＶＮＧ０は、トランジスタＭＰ１１，ＭＰ１２のオンオフに応じて、出力端子１３の出力電圧ＶＯＵＴとバイアス電圧ＶＲＥＦＮとの高低関係に従って制御される。具体的には、具体的には、ＶＯＵＴ＜ＶＲＥＦＮのときには、トランジスタＭＰ１２のオンにより、ゲート電圧信号ＶＮＧ０は、バイアス電圧ＶＲＥＦＮに設定される。一方で、ＶＯＵＴ＞ＶＲＥＦＮのときには、トランジスタＭＰ１１のオンにより、ゲート電圧信号ＶＮＧ０は、出力電圧ＶＯＵＴに追従して変化する様に設定される。

同様に、トランジスタＭＰ０のゲート電圧信号ＶＰＧ０はトランジスタＭＮ１１，ＭＮ１２のオンオフに応じて、出力端子１３の出力電圧ＶＯＵＴとバイアス電圧ＶＲＥＦＰとの高低関係に従って制御される。具体的には、ＶＯＵＴ＞ＶＲＥＦＰのときには、トランジスタＭＮ１２のオンにより、ゲート電圧信号ＶＰＧ０は、バイアス電圧ＶＲＥＦＰに固定される。一方で、ＶＯＵＴ＜ＶＲＥＦＰのときには、トランジスタＭＮ１１のオンにより、ゲート電圧信号ＶＰＧ０は、出力電圧ＶＯＵＴに追従して変化する様に設定される。

この様に、ゲート電圧制御回路１１０は、トランジスタＭＰ０又はＭＮ０をオン状態に維持した上で、出力電圧ＶＯＵＴがＧＮＤ及びＶＣＣＱＨの間で変化する過渡状態において、ゲート電圧信号ＶＮＧ０及びＶＰＧ０の少なくとも一方が出力電圧ＶＯＵＴに追従して変化する様に動作する。

次に、半導体装置１０１Ａにおいて、出力電圧ＶＯＵＴ＝ＶＣＣＱＨ（Ｈレベル）の状態から、トランジスタＭＮ０～ＭＮ２のターンオンによって、ＶＯＵＴ＝ＧＮＤ（Ｌレベル）に変化する過渡動作を説明する。

この過渡動作では、トランジスタＭＮ０のゲート電圧信号ＶＮＧ０は、出力電圧ＶＯＵＴに追従して、バイアス電圧ＶＲＥＦＮよりも高い電圧（ＶＯＵＴ＝ＶＣＣＧＨ）からのスタート後に低下する。これにより、第２の比較例に係る半導体装置１００Ｂで説明した第２のケースと同様に、トランジスタＭＮ２，ＭＮ１のターンオンに応じて発生する、トランジスタＭＮ０のドレインソース間電圧Ｖｄｓ０ｎを抑制することができる。

トランジスタＭＮ０～ＭＮ２のターンオンに応じて出力電圧ＶＯＵＴが更に低下する過程において、ＶＯＵＴ＜ＶＲＥＦＮになると、ゲート電圧信号ＶＮＧ０はバイアス電圧ＶＲＥＦＮと同等に設定される。従って、バイアス電圧ＶＲＥＦＮをトランジスタＭＮ０の耐圧以下に設定することで、トランジスタＭＮ０は、オン状態を維持しつつ、第２の比較例に係る半導体装置１００Ｂで説明した第１のケースと同様にドレインゲート間へ過電圧が印加されることを防止できる。

次に、半導体装置１０１Ａにおいて、出力電圧ＶＯＵＴ＝ＧＮＤ（Ｌレベル）の状態から、トランジスタＭＰ０～ＭＰ２のターンオンによって、ＶＯＵＴ＝ＶＣＣＱＨ（Ｈレベル）に変化する過渡動作を説明する。

この過渡動作では、トランジスタＭＰ０のゲート電圧信号ＶＰＧ０は、出力電圧ＶＯＵＴに追従して、バイアス電圧ＶＲＥＦＰよりも低い電圧（ＶＯＵＴ＝ＧＮＤ）からのスタート後に上昇する。これにより、トランジスタＭＰ２，ＭＰ１のターンオンに応じて発生する、トランジスタＭＰ０のドレインソース間電圧Ｖｄｓ０ｐを抑制することができる。

トランジスタＭＰ０～ＭＰ２のターンオンに応じて出力電圧ＶＯＵＴが更に上昇する過程において、ＶＯＵＴ＞ＶＲＥＦＰになると、ゲート電圧信号ＶＮＧ０はバイアス電圧ＶＲＥＦＰに固定される。従って、バイアス電圧ＶＲＥＦＰをトランジスタＭＰ０の耐圧以下に設定することで、トランジスタＭＮ０は、オン状態を維持しつつ、ドレインゲート間に過電圧が印加されることがない。

この様に、ゲート電圧制御回路１１０の配置により、ドレインが出力端子１３と電気的に接続されたトランジスタＭＮ０，ＮＰ０について、第２の比較例に係る半導体装置１００Ｂでの第１及び第２のケースの利点の両方を享受する態様で、耐圧を超えることなく、ホットキャリア劣化を抑制する様に、ゲート電圧を制御することができる。

実施の形態１に係る半導体装置１０１Ａでは、トランジスタＭＮ２，ＭＰ２のゲート電圧信号ＶＰＧ２，ＶＮＧ２は、第１の比較例に係る半導体装置１００Ａでの電位変換回路２１，２２を配置することなく生成される。即ち、ターンオン時におけるトランジスタＭＮ２，ＭＰ２のゲートソース間電圧を抑制することによって、動作速度を低下することなく、ホットキャリア劣化抑制の両方が可能となる。

図７には、図５に示された半導体装置１０１Ａの過渡動作波形図、具体的には、入力信号ＶＩＮがＨレベルからＬレベルに変化するときの過渡的な動作波形図が示される。尚、図７（ａ）には、半導体装置１０１Ａの過渡動作波形が示される一方で、図７（ｂ）には、半導体装置１００Ａ（第１の比較例）の過渡動作波形図が示される。図７（ｂ）は、図２の波形図を、図７（ａ）と同一時間軸上で再掲するものである。

図７（ａ）に示される様に、ゲート電圧信号ＶＰＧ２は、図３と同様に、１．８［Ｖ］（Ｌレベル：（１／２）・ＶＣＣＱＨ）から３．３［Ｖ］（Ｈレベル：ＶＣＣＱＨ）まで、図７（ｂ）図２よりも高速に上昇している。同様に、ゲート電圧信号ＶＮＧ２は、０［Ｖ］（Ｌレベル：ＧＮＤ）から１，８［Ｖ］（Ｈレベル：ＶＣＣＱ）まで、図７（ｂ）よりも高速に上昇している。従って、図７（ａ）では、図７（ｂ）と比較して、トランジスタＭＮ２のターンオン動作が速く、出力電圧ＶＯＵＴの変化速度も高いことが理解される。

更に、図７（ａ）では、ゲート電圧信号ＶＮＧ２が上昇する際に、ゲート電圧制御回路１１０によって、ゲート電圧信号ＶＮＧ０は、出力電圧ＶＯＵＴに追従してＶＲＥＦＮ（１．８［Ｖ］）よりも高く設定されている。この結果、トランジスタＭＮ０のオン抵抗を減少させることで、ノードＮＮ１の電位（ＶＮＮ１）の低下量を抑制して、トランジスタＭＮ０の過渡的なドレインソース間電圧Ｖｄｓ０ｎを、図７（ｂ）でのＶｄｓ１ｎと同等以下に低減することができる。これにより、第１の比較例と同様にホットキャリア劣化を抑制することができる。

この様に、実施の形態１に係る半導体装置１０１Ａによれば、トランジスタの耐圧（ここでは１．８［Ｖ］）よりも高い電圧振幅（ここでは、３．３［Ｖ］）の出力電圧を生成する際に、第１の比較例（半導体装置１００Ａ）の様に動作速度を低下させることなく、第１の比較例（半導体装置１００Ａ）と同様にホットキャリア劣化を抑制することができる。

＜第２の実施形態＞
図８は、実施の形態２に係る半導体装置１０１Ｂの構成を説明する回路図である。

図８及び図５を参照して、半導体装置１０１Ｂは、実施の形態１に係る半導体装置１００Ａ（図５）と比較して、ゲート電圧制御回路１１０における、トランジスタＭＮ１２及びＭＰ１２のゲートの接続先が異なる。具体的には、トランジスタＭＮ１２のゲートは、出力端子１３ではなく、トランジスタＭＰ０のソースに相当するノードＮＰ１に対して電気的に接続される。同様に、トランジスタＭＰ１２のゲートは、出力端子１３ではなく、トランジスタＭＮ０のソースに相当するノードＮＮ１に対して電気的に接続される。半導体装置１０１Ｂのその他の構成は半導体装置１０１Ａと同様であるので、詳細な説明は繰り返さない。

半導体装置１０１Ｂでは、トランジスタＭＮ０～ＭＮ２のターンオンに応じて、出力電圧ＶＯＵＴがＨレベルからＬレベルに変化する過渡動作において、出力端子１３の電位よりも、接地端子１２に近いノードＮＮ１の電位の方が先に低下する。これにより、ゲート電圧制御回路１１０では、トランジスタＭＰ１１がターンオフするより先に、トランジスタＭＰ１２をターンオンすることができる。

同様に、トランジスタＭＮ０～ＭＮ２のターンオンに応じて、出力電圧ＶＯＵＴがＬレベルからＨレベルに変化する過渡動作において、出力端子１３の電位よりも、電源端子１１に近いノードＮＰ１の電位の方が先に上昇する。これにより、ゲート電圧制御回路１１０では、トランジスタＭＮ１１がターンオフするより先に、トランジスタＭＮ１２をターンオンすることができる。

これに対して、図５に示された半導体装置１０１Ａでは、トランジスタＭＮ１２，ＭＰ１２のゲートは出力端子１３に対して電気的に接続されている。このため、出力電圧ＶＯＵＴが過渡的にバイアス電圧ＶＲＥＦＮ，ＶＲＥＦＰと同等となる期間に、トランジスタＭＰ１１，ＭＰ１２の両方、又は、トランジスタＭＮ１１，ＭＮ１２の両方がオフされる可能性がある。具体的には、バイアス電圧ＶＲＥＦＮ又はＶＲＥＦＰと、出力電圧ＶＯＵＴとの電圧差が、トランジスタＭＮ１１，ＭＮ１２のしきい値電圧又はトランジスタＭＰ１１１，ＭＰ１２のしきい値電圧よりも小さい期間において、トランジスタＭＰ１１，ＭＰ１２の両方、又は、トランジスタＭＮ１１，ＭＮ１２の両方がオフされる。

この様に、トランジスタＭＰ１１，ＭＰ１２の両方、又は、トランジスタＭＮ１１，ＭＮ１２の両方がオフされると、ノードＮＮＧ０又はＮＰＧ０がフローティングとなることで、ゲート電圧信号ＶＮＧ０，ＶＰＧ０が過渡的に不安定になることが懸念される。例えば、ノードＮＮＧ０又はＮＰＧ０がフローティングの期間において、ゲート電圧信号ＶＮＧ０，ＶＰＧ０が、容量結合を介して、出力端子１３の電圧変化の影響を受けて変化することにより、トランジスタＭＮ０，ＭＰ０のオン電流が低下することが懸念される。特に、高速動作下では、オン電流の低下による動作速度の低下が、半導体装置１０１Ａの動作を不安定化させる虞がある。

実施の形態２に係る半導体装置１０１Ｂでは、ゲート電圧制御回路１１０におけるトランジスタＭＮ１２，ＭＰ１２のゲート接続先を実施の形態１から変更することで、ゲート電圧信号ＶＮＧ０，ＶＰＧ０を安定化することができる。これにより、高速動作下でも半導体装置１０１Ｂを安定的に動作させることができる。

＜第３の実施形態＞
第３の実施の形態では、実施の形態１又は２に係る半導体装置を、出力信号の振幅が低電源電位ＶＣＣＱ相当である低電圧動作モード、及び、高電源電位ＶＣＣＱＨ相当である高電圧動作モードの間で切替え可能とするための構成について説明する。

図９は、実施の形態３に係る半導体装置１０１Ｃの構成を説明する回路図である。半導体装置１０１Ｃは、電源モード信号ＰＯＣ＊に従って、電源端子１１及び電源ラインＰＬに供給されるＶＣＣＱＨ＝３．３［Ｖ］である高電圧動作モードと、ＶＣＣＱＨ＝１．８［Ｖ］である低電圧動作モードとを選択して動作可能に構成される。ここでは、電源モード信号ＰＯＣ＊は、高電圧動作モードではＬレベルに設定される一方で、低電圧動作モードではＨレベルに設定される。高電圧動作モードは「第１動作モード」、低電圧動作モードは「第２動作モード」の一実施例にそれぞれ対応する。

図９及び図５を参照して、半導体装置１０１Ｃは、実施の形態１に係る半導体装置１００Ａ（図５）と比較して、ゲート電圧制御回路１１０に代えて、ゲート電圧制御回路１１１を含む点で異なる。ゲート電圧制御回路１１１は、図８に示されたゲート電圧制御回路１１０の構成に加えて、接続選択回路１１５，１１６を更に含む。半導体装置１０１Ｃのその他の構成は半導体装置１０１Ａと同様であるので、詳細な説明は繰り返さない。

接続選択回路１１５は、Ｎ型のトランジスタＭＮ１３及びＮＭ１４を有する。トランジスタＭＮ１３及びＭＮ１４は、ノードＮＰＧ０（トランジスタＭＰ０のゲート）及び接地ラインＧＬの間に直列接続される。トランジスタＭＮ１３のゲートには、バイアス電圧ＶＲＥＦＮが入力され、トランジスタＭＮ１４のゲートには、電源モード信号ＰＯＣ＊が入力される。接続選択回路１１５は、トランジスタＭＰ０のゲートに対して設けられた「第１接続選択回路」に対応する。

接続選択回路１１６は、Ｎ型のトランジスタＭＮ１５，ＭＮ１６及びＰ型のトランジスタＭＰ１３，ＭＰ１４を有する。トランジスタＭＰ１４は、ノードＮＮＧ０（トランジスタＭＮ０のゲート）及び中間電位ノードＮＲＦＮの間に接続される。トランジスタＭＰ１４のゲートは、ノードＮｘと接続される。トランジスタＭＰ１３は、電源ラインＰＬ及びノードＮｘの間に接続される。トランジスタＭＰ１３のゲートには、バイアス電圧ＶＲＥＦＮが入力される。

トランジスタＭＮ１５及びＭＮ１６は、ノードＮｘ及び接地ラインＧＬの間に直列接続される。トランジスタＭＮ１５のゲートには、バイアス電圧ＶＲＥＦＮが入力される。トランジスタＭＮ１６のゲートには、電源モード信号ＰＯＣ＊が入力される。接続選択回路１１６は、トランジスタＭＮ０のゲートに対して設けられた「第２接続選択回路」に対応する。

低電圧動作モードでは、電源モード信号ＰＯＣ＊がＨレベルに設定されるとともに、ＶＣＣＱＨ＝１．８［Ｖ］であり、バイアス電圧ＶＲＥＦＮ，ＶＲＥＦＰは、０．８［Ｖ］～１．０［Ｖ］程度に設定される。

ＰＯＣ＊＝Ｈに応じてトランジスタＭＮ１４がオンされることで、ゲートにバイアス電圧ＶＲＥＦＮを受けるトランジスタＭＮ１３のソースが接地電位ＧＮＤになるので、トランジスタＭＮ１３もオンする。接続選択回路１１５は、トランジスタＭＮ１３及びＭＮ１４がオンすることにより、ゲート電圧信号ＶＰＧ０を伝達するノードＮＰＧ０を、接地ラインＧＬと電気的に接続する。

同様に、低電圧動作モードでは、電源モード信号ＰＯＣ＊をゲートに受けるトランジスタＭＮ１６のオンに連動して、ゲートにバイアス電圧ＶＲＥＦＮを受けるトランジスタＭＮ１５もオンする。トランジスタＭＮ１５及びＭＮ１６のオンに応じて、ノードＮｘが接地電位ＧＮＤになることで、ゲートにバイアス電圧ＶＲＥＦＮを受けるトランジスタＭＰ１３がオフされる一方で、ノードＮｘと接続されたゲートを有するトランジスタＭＰ１４はオンする。これにより、接続選択回路１１６は、ゲート電圧信号ＶＮＧ０を伝達するノードＮＮＧ０を、バイアス電圧ＶＲＥＦＮを供給する中間電位ノードＮＲＦＮと電気的に接続する。

この結果、ゲート電圧制御回路１１１は、低電圧動作モード（ＰＯＣ＊＝Ｈレベル）では、ゲート電圧制御回路１１０の動作に依らず、即ち、出力電圧ＶＯＵＴに関わらず、ゲート電圧信号ＶＰＧ０を接地電位ＧＮＤに固定するとともに、ゲート電圧信号ＶＮＧ０をバイアス電圧ＶＲＥＦＮに固定する。

従って、低電圧動作モードでは、半導体装置１０１Ｃにおいて、トランジスタＭＮ０及びＭＰ０は、出力電圧ＶＯＵＴに関わらずオン状態に維持される。又、低電圧動作モードでは、レベルシフト回路２０による電圧変換機能は停止されて、トランジスタＭＰ２のゲートに対しても、インバータ１５からのインバータ出力信号ＶＩＮＶ（０～１．８［Ｖ］）相当の信号が入力される。この結果、半導体装置１０１Ｃは、入力信号ＶＩＮ（０～１．８［Ｖ］）に応じた出力電圧ＶＯＵＴを０［Ｖ］（ＧＮＤ）～１，８［Ｖ］（ＶＣＣＱＨ）の振幅で出力する様に動作する。

これに対して、電源モード信号ＰＯＣ＊がＬレベルに設定される高電圧動作モードでは、ゲート電圧制御回路１１１において、追加配置されたトランジスタＭＮ１３～ＭＮ１６はオフされる。更に、ＶＣＣＱＨ＝３．３［Ｖ］、ＶＲＥＦＮ＝１．８［Ｖ］となることで、トランジスタＭＰ１３がオンするため、ノードＮｘには高電源電位ＶＣＣＱＨ（３．３．３［Ｖ］）が伝達される。これにより、トランジスタＭＰ１４はオフに維持される。

この結果、接続選択回路１１５は、ノードＮＰＧ０を接地ラインＧＬから電気的に切り離すと。同様に、接続選択回路１１６は、ノードＮＮＧ０を中間電位ノードＮＲＦＮから電気的に切り離す。従って、ゲート電圧制御回路１１１は、高電圧動作モード（ＰＯＣ＊＝Ｌレベル）では、ゲート電圧信号ＶＮＧ０，ＶＰＧ０の電位を、図５と同様のゲート電圧制御回路１１０によって制御する。即ち、ゲート電圧信号ＶＮＧ０，ＶＰＧ０は、実施の形態１と同様に制御される。この結果、半導体装置１０１Ｃは、半導体装置１０１Ａと同様に動作して、入力信号ＶＩＮ（０～１．８［Ｖ］）に応じた出力電圧ＶＯＵＴを０［Ｖ］（ＧＮＤ）～３．３［Ｖ］（ＶＣＣＱＨ）の振幅で出力する。

上述の様に、実施の形態１に係る半導体装置１０１Ａでは、出力電圧ＶＯＵＴとバイアス電圧ＶＲＥＦＮ，ＶＲＥＦＰとの差がトランジスタのしきい値電圧よりも小さいときに、ゲート電圧制御回路１１０において、トランジスタＭＮ１１及びＭＮ１２の両方がオフ、又は、トランジスタＭＰ１１及びＭＰ１２の両方がオフする期間が生じる。これにより、ゲート電圧信号ＶＮＧ０，ＶＰＧ０の電位が不安定化することが懸念される。このため、半導体装置１０１Ａを低電圧動作モード（ＶＣＣＱＨ＝１．８［Ｖ］）で動作させると、出力電圧ＶＯＵＴが、ＧＮＤ（０［Ｖ］）及びＶＣＣＱＨ（１．８［Ｖ］）の間で変化する過渡状態の全体期間に対する、上述したゲート電圧信号ＶＮＧ０，ＶＰＧ０の電位が不安定化する期間の割合が増加することが懸念される。

これに対して、実施の形態３に係る半導体装置１０１Ｃによれば、低電圧動作モードでは、トランジスタＭＮ０，ＭＰ０をオンに固定する様にゲート電圧信号ＶＮＧ０及びＶＰＧ０を制御することができる。この結果、低電圧動作モードにおいて、トランジスタＭＮ０，ＭＰ０のオン電流が変化することによる動作の不安定化を防止することができる。

又、実施の形態３に係る半導体装置１０１Ｃにおいて、ゲート電圧制御回路１１０に含まれるトランジスタＭＮ１２及びＭＰ１２のゲートの接続先を、図７と同様に、ノードＮＮ１及びＮＰ１にそれぞれ変更することも可能である。即ち、実施の形態２に係る半導体装置１０１Ｂ（図８）と実施の形態３を組み合わせることにより、高電圧動作モードにおいて、半導体装置１０１Ｃを半導体装置１０１Ｂと同様に動作させることも可能である。

又、実施の形態１～３において、トランジスタＭＮ１及びＭＮ２の配置を入れ替えて、トランジスタＭＮ２を接地端子１２側に配置することも可能である。同様に、トランジスタＭＰ１及びＭＰ２の配置を入れ替えて、トランジスタＭＰ２を電源端子１１側に配置することも可能である。

尚、実施の形態１～３では、１．８［Ｖ］耐圧のトランジスタを直列接続して、出力電圧ＶＯＵＴの振幅を３．３［Ｖ］とする例を想定した。このため、電源ラインＰＬ及び接地ラインＧＬと出力ノードＮｏ（出力端子１３）との間に３個のトランジスタを直列接続する構成例を説明したが、出力段を構成する直列接続されるトランジスタの個数は、これまでの例示に限定されるものではない点について、確認的に記載する。

実施の形態１～３では、入力信号ＶＩＮに応じた電圧がゲートに入力されるＭＮ２，ＭＰ２（第１トランジスタ）、ゲート電圧制御回路１１０，１１１によってゲート電圧が制御されるＭＮ０，ＭＰ０（第２トランジスタ）、及び、バイアス電圧ＶＲＥＦＰ，ＶＲＥＦＮがゲートに入力されるＭＮ１，ＭＰ１（第３トランジスタ）が１個ずつ配置される構成例を説明した。但し、ドレインソース間の耐圧を確保するために、トランジスタＭＮ２，ＭＰ２とトランジスタＭＮ１，ＭＰ１との間、及び／又は、トランジスタＭＮ０，ＭＰ０とトランジスタＭＮ１，ＭＰ１との間に、同一導電型のトランジスタを任意の個数追加配置することも可能である。この際に、追加配置されたトランジスタのゲート電圧については、トランジスタＭＮ２，ＭＰ２（第１トランジスタ）、トランジスタＭＮ０，ＭＰ０（第２トランジスタ）、又は、トランジスタＭＮ１，ＭＰ１（第３トランジスタ）のいずれかと同様に制御することができる。

或いは、バイアス電圧ＶＲＥＦＰ，ＶＲＥＦＮがゲートに入力されるトランジスタＭＮ１，ＭＰ１の配置を省略して、本実施の形態に係る半導体装置を構成することも可能である。

図１０には、本実施の形態に係る半導体装置の変形例の構成を説明する回路図が示される。

図１０及び図５を参照して、変形例に係る半導体装置１０１Ｄは、実施の形態１に係る半導体装置１００Ａ（図５）と比較して、バイアス電圧ＶＲＥＦＰがゲートに入力されるトランジスタＭＮ１、及び、バイアス電圧ＶＲＥＦＰがゲートに入力されるトランジスタＭＰ１の配置が省略される点が異なる。従って、出力段は、電源ラインＰＬ及び出力ノードＮｏの間にノードＮＰ１を介して直列接続されたＰ型のトランジスタＭＰ０及びＭＰ２と、接地ラインＧＬ及び出力ノードＮｏの間にノードＮＮ１を介して直列接続されたＮ型のトランジスタＭＮ０及びＭＮ２とによって構成される。

トランジスタＭＮ２及びＭＰ２のゲート電圧は、実施の形態１と同様に、入力信号ＶＩＮに従ってトランジスタＭＮ２及びＭＰ２を相補にオンオフする様に制御される。トランジスタＭＮ０，ＭＰ０のゲートには、図５又は図８と同様のゲート電圧制御回路１１０によって生成されたゲート電圧信号ＶＮＧ０，ＶＰＧ０が入力される。或いは、トランジスタＭＮ０，ＭＰ０のゲートには、図９に示されたゲート電圧制御回路１１１によって生成されたゲート電圧信号ＶＮＧ０，ＶＰＧ０が入力されてもよい。

又、図１０の半導体装置１０１Ｄにおいて、トランジスタＭＮ０，ＭＰ０と、トランジスタＭＰ２，ＭＮ２との間に、同一導電型のトランジスタを任意の個数追加配置することも可能である。この際に、追加配置されたトランジスタのゲート電圧については、トランジスタＭＮ２，ＭＰ２（第１トランジスタ）、又は、トランジスタＭＮ０，ＭＰ０（第２トランジスタ）、のいずれかと同様に制御することができる。

以上で説明した複数の実施形態について、明細書内で言及されていない組み合わせを含めて、不整合や矛盾が生じない範囲内で、各実施形態で説明された構成を適宜組み合わせることは出願当初から予定されている点についても、確認的に記載する。

以上、本開示を実施形態に基づき具体的に説明したが、本開示は、実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

１１ 電源端子、１２ 接地端子、１３ 出力端子、１５ インバータ、２０ レベルシフト回路、２１，２２ 電位変換回路、１００Ａ，１００Ｂ，１０１Ａ～１０１Ｄ 半導体装置、１１０，１１１ ゲート電圧制御回路、１１５，１１６ 接続選択回路、１２０ 中間電位発生回路、ＧＬ 接地ライン、ＧＮＤ 接地電位、ＮＲＦＮ，ＮＲＦＰ 中間電位ノード、Ｎｉ 入力ノード、Ｎｏ 出力ノード、ＰＬ 電源ライン、ＰＯＣ＊ 電源モード信号、Ｒ１～Ｒ３ 抵抗素子、ＶＣＣＱ 低電源電位、ＶＣＣＱＨ 高電源電位、ＶＩＮ 入力信号、ＶＩＮＶ インバータ出力信号、ＶＬＦＰ レベルシフト信号、ＶＮＧ０，ＶＮＧ２，ＶＰＧ０，ＶＰＧ２ ゲート電圧信号、ＶＯＵＴ 出力電圧、ＶＲＥＦＮ，ＶＲＥＦＮ０，ＶＲＥＦＮ１，ＶＲＥＦＰ，ＶＲＥＦＰ０，ＶＲＥＦＰ１ バイアス電圧。

Claims (14)

1. 入力信号よりも電圧振幅が大きい出力信号を出力端子に生成する半導体装置であって、
   第１電源電位を供給する電源ラインと前記出力端子との間に直列接続された第１及び第２のＰ型トランジスタと、
   基準電位を供給する基準電位ラインと前記出力端子との間に直列接続された第１及び第２のＮ型トランジスタとを備え、
   前記第１のＮ型及びＰ型トランジスタは、前記出力端子に対して電気的に接続されたドレインを有し、
   前記第２のＮ型及びＰ型トランジスタのゲートには、前記入力信号に従って、前記第２のＮ型及びＰ型トランジスタを相補にオンオフするための信号がそれぞれ入力され、
   前記半導体装置は、
   前記出力端子の電圧に応じて前記第１のＰ型及びＮ型トランジスタのゲート電圧を変化させるためのゲート電圧制御回路を更に備え、
   前記ゲート電圧制御回路は、前記入力信号の論理レベルの変化に応じて前記出力信号の電圧が変化する際に、前記第１のＰ型又はＮ型トランジスタをオンに維持した上で、前記出力端子の電圧の変化に追従させて、前記第１のＮ型及びＰ型トランジスタの少なくとも一方のゲート電圧を変化させる様に構成される、半導体装置。
2. 前記ゲート電圧制御回路は、前記出力端子の電圧が予め定められた第１バイアス電圧よりも高いときには前記第１のＰ型トランジスタのゲートに前記第１バイアス電圧を入力する一方で、前記出力端子の電圧が前記第１バイアス電圧よりも低いときには前記出力端子の電圧に従う電圧を前記第１のＰ型トランジスタのゲートに入力する様に構成され、
   前記第１バイアス電圧は、前記第１及び第２のＰ型トランジスタ、並びに、前記第１及び第２のＰ型トランジスタの各々の耐圧以下である、請求項１記載の半導体装置。
3. 前記半導体装置は、
   前記第１のＰ型トランジスタ及び前記電源ラインの間に前記第２のＰ型トランジスタと直列に接続される第３のＰ型トランジスタを更に備え、
   前記第３のＰ型トランジスタのゲートには、前記第１バイアス電圧が入力される、請求項２記載の半導体装置。
4. 前記ゲート電圧制御回路は、前記出力端子の電圧が予め定められた第２バイアス電圧よりも低いときには前記第１のＮ型トランジスタのゲートに前記第２バイアス電圧を入力する一方で、前記出力端子の電圧が前記第２バイアス電圧よりも高いときには前記出力端子の電圧に従う電圧を前記第１のＮ型トランジスタのゲートに入力する様に構成され、
   前記第２バイアス電圧は、前記第１及び第２のＰ型トランジスタ、並びに、前記第１及び第２のＰ型トランジスタの各々の耐圧以下である、請求項１記載の半導体装置。
5. 前記半導体装置は、
   前記第１のＮ型トランジスタ及び前記基準電位ラインの間に前記第２のＮ型トランジスタと直列に接続される第３のＮ型トランジスタを更に備え、
   前記第３のＮ型トランジスタのゲートには、前記第２バイアス電圧が入力される、請求項４記載の半導体装置。
6. 前記ゲート電圧制御回路は、
   前記第１のＰ型トランジスタのゲートと接続されたソースと、前記出力端子に対して電気的に接続されたドレインとを有する第４のＮ型トランジスタと、
   前記第１のＰ型トランジスタのゲートと接続されたソースと、前記第１バイアス電圧を供給するノードに対して電気的に接続されたドレインとを有する第５のＮ型トランジスタとを含み、
   前記第４のＮ型トランジスタのゲートには、前記第１バイアス電圧が入力され、
   前記第５のＮ型トランジスタのゲートは、前記出力端子に対して電気的に接続される、請求項２記載の半導体装置。
7. 前記半導体装置は、前記第１電源電位が第１電位に設定される第１動作モードと、前記第１電源電位が前記第１電位よりも低い第２電位に設定される第２動作モードとを選択的に適用されて動作し、
   前記ゲート電圧制御回路は、前記第２動作モードにおいて、前記第１のＰ型トランジスタのゲートを前記基準電位ラインと電気的に接続する一方で、前記第１動作モードにおいて、前記第１のＰ型トランジスタのゲートを前記基準電位ラインから電気的に切り離す様に構成された第１接続選択回路をさらに含む、請求項６記載の半導体装置。
8. 前記ゲート電圧制御回路は、
   前記第１のＰ型トランジスタのゲートと接続されたソースと、前記出力端子に対して電気的に接続されたドレインとを有する第４のＮ型トランジスタと、
   前記第１のＰ型トランジスタのゲートと接続されたソースと、前記第１バイアス電圧を供給するノードに対して電気的に接続されたドレインとを有する第５のＮ型トランジスタとを含み、
   前記第４のＮ型トランジスタのゲートには、前記第１バイアス電圧が入力され、
   前記第５のＮ型トランジスタのゲートは、前記第１のＰ型トランジスタのソースに対して電気的に接続される、請求項２記載の半導体装置。
9. 前記ゲート電圧制御回路は、
   前記第１のＮ型トランジスタのゲートと接続されたソースと、前記出力端子に対して電気的に接続されたドレインとを有する第４のＰ型トランジスタと、
   前記第１のＮ型トランジスタのゲートと接続されたソースと、前記第２バイアス電圧を供給するノードに対して電気的に接続されたドレインとを有する第５のＰ型トランジスタとを含み、
   前記第４のＰ型トランジスタのゲートには、前記第２バイアス電圧が入力され、
   前記第５のＰ型トランジスタのゲートは、前記出力端子に対して電気的に接続される、請求項４記載の半導体装置。
10. 前記半導体装置は、前記第１電源電位が第１電位に設定される第１動作モードと、前記第１電源電位が前記第１電位よりも低い第２電位に設定される第２動作モードとを選択的に適用されて動作し、
    前記ゲート電圧制御回路は、前記第２動作モードにおいて、前記第１のＮ型トランジスタのゲートを前記第２バイアス電圧を供給するノードと電気的に接続する一方で、前記第１動作モードにおいて、前記第１のＮ型トランジスタのゲートを当該ノードから電気的に切り離す様に構成された第２接続選択回路をさらに含む、請求項９記載の半導体装置。
11. 前記ゲート電圧制御回路は、
    前記第１のＮ型トランジスタのゲートと接続されたソースと、前記出力端子に対して電気的に接続されたドレインとを有する第４のＰ型トランジスタと、
    前記第１のＮ型トランジスタのゲートと接続されたソースと、前記第２バイアス電圧を供給するノードに対して電気的に接続されたドレインとを有する第５のＰ型トランジスタとを含み、
    前記第４のＰ型トランジスタのゲートには、前記第２バイアス電圧が入力され、
    前記第５のＰ型トランジスタのゲートは、前記第１のＮ型トランジスタのソースに対して電気的に接続される、前記出力端子に対して電気的に接続される、請求項４記載の半導体装置。
12. 前記半導体装置は、前記第１電源電位が第１電位に設定される第１動作モードと、前記第１電源電位が前記第１電位よりも低い第２電位に設定される第２動作モードとを選択的に適用されて動作し、
    前記ゲート電圧制御回路は、前記入力信号の論理レベルの変化に応じて前記出力信号の電圧が変化する際に、前記第１動作モードでは、前記出力端子の電圧の変化に追従させて前記第１のＮ型トランジスタのゲート電圧及び前記第１のＰ型トランジスタのゲート電圧の少なくとも一方を変化させる一方で、前記第２動作モードでは、前記出力端子の電圧に関わらず前記第１のＮ型トランジスタ及び前記第１のＰ型トランジスタのゲート電圧を固定する様に動作する、請求項１記載の半導体装置。
13. 前記半導体装置は、
    前記第１のＰ型トランジスタ及び前記電源ラインの間に前記第２のＰ型トランジスタと直列に接続される第３のＰ型トランジスタと、
    前記第１のＮ型トランジスタ及び前記基準電位ラインの間に前記第２のＮ型トランジスタと直列に接続される第３のＮ型トランジスタとを更に備え、
    前記第３のＰ型トランジスタ及び前記第３のＮ型トランジスタのゲートには、前記第３のＰ型トランジスタ及び前記第３のＮ型トランジスタをオンするための前記基準電位及び前記第１電源電位の電位差よりも低いバイアス電圧が入力される、請求項１記載の半導体装置。
14. 前記入力信号は、前記基準電位、又は、前記第１電源電位よりも低い第２電源電位に設定され、
    前記第１及び第２のＰ型トランジスタ、並びに、前記第１及び第２のＰ型トランジスタの各々の耐圧は、前記第２電源電位及び前記基準電位の電位差以上である、請求項１記載の半導体装置。
    

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