JP4027936B2 - 半導体装置 - Google Patents
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Description
ンバータでの入出力信号の論理状態は固定され、中間インバータにおいて電流消費が行われないにも関わらず、電源電圧VDD2から抵抗素子105乃至111を介して定常的な電流消費が発生してしまう。
電圧の間の電圧差となる。第1乃至第4PMOSトランジスタとして第2電源電圧の耐圧を確保する必要はなく、より低い耐圧の素子で構成することができる。レベル変換に際し、第1および第2電源電圧の按分により中間的な第3の電源電圧を作り出す必要がなく、按分に伴う電流消費はない。
請求項9に係る半導体装置では、Nウェル電位制御部により、第2電源電圧が第1電源電圧に第2所定電圧を加えた電圧以上の電圧である場合には、第1、第3、第5、および第6PMOSトランジスタのNウェルの電位が第2電源電圧に設定され、第2電源電圧が第1電源電圧に第2所定電圧を加えた電圧未満の電圧である場合には、Nウェルの電位が第1電源電圧に設定される。
請求項10に係る半導体装置では、Nウェル電位制御部により、第2電源電圧がドレイン端子に印加される際には、第1、第3、第5、および第6PMOSトランジスタのNウェルの電位が第2電源電圧に設定される。
PMOSトランジスタPM52の閾値電圧だけ高い電圧が印加されることとなる。これにより、基準電圧VSSに対して第2電源電圧VDD2が印加される第2回路群5においても、PMOS/NMOSトランジスタPM51、52/NM51、52には、第2電源電圧VDD2と第1電源電圧VDD1との差電圧/第1電源電圧VDD1の電圧しか印加されない。
M4、PM51が導通する。
入力信号INが基準電圧VSSの電圧レベルを有するローレベル信号である場合には、印加される電圧レベルが逆転して上記と反対の動作状態となる。
すなわち、ゲート端子に基準電圧VSSが印加されてPMOSトランジスタPM3が導通となり、これにより、ゲート端子に第1電源電圧VDD1が印加されてPMOSトランジスタPM2が導通となる。ここで、第1および第2電源電圧VDD1、VDD2の電圧差がPMOSトランジスタPM2の閾値電圧以上であるとする。ノードN3には第2電源電圧VDD2が供給されるため、PMOSトランジスタPM4、PM51は非導通となる。これにより、出力端子OUTに第2電源電圧VDD2が供給されることはなく、PMOSトランジスタPM3を介して第1電源電圧VDD1が供給されているノードN4にも第2電源電電圧VDD2が接続されることはない。
また、ゲート・ドレイン端子間に第1および第2電源電圧VDD1、VDD2の電圧差が印加されるPMOSトランジスタPM1は、第1および第2電源電圧VDD1、VDD2の電圧差が閾値電圧未満であることを条件として非導通となる。これにより、PMOSトランジスタPM2を介して第2電源電圧VDD2が供給されているノードN3に第1電源電電圧VDD1が接続されることはない。
PMOSトランジスタPM51を導通制御するために、基準電圧VSSと第1電源電圧VDD1との間で振幅する入力信号INを、第1電源電圧VDD1と第2電源電圧VDD2との間で振幅する信号にレベル変換するにあたって、第2電源電圧VDD2から第1電源電圧VDD1への定常的な電流径路が形成されることはない。更に、第1電源電圧VDD1と第2電源電圧VDD2との間の中間的な電圧レベルを有する第3の電源電圧は必要とされず、第1および第2電源電圧VDD1、VDD2の分圧に伴う定常的な電流消費もない。
また、基準電圧VSSに対してではなく、第1電源電圧VDD1と第2電源電圧VDD2との間で回路が構成されるので、印加される電圧差は第1および第2電源電圧VDD1、VDD2の間の電圧差となる。第1乃至第4PMOSトランジスタであるPMOSトランジスタPM1乃至PM4は、第2電源電圧VDD2の耐圧を確保する必要はなく、低い耐圧の素子で構成することができる。
1/NM2のソース端子に接続され(ノード3A/4A)、PMOSトランジスタPM2/PM4のドレイン端子はNMOSトランジスタNM1/NM2のドレイン端子に接続される(ノード3/4)。NMOSトランジスタNM1、NM2のゲート端子には、共通に所定バイアス電圧VGが供給される。バイアス電圧VBが直接に供給される場合の他、電圧降圧部7を介して供給される構成とすることもできる。
VthN1≦VG−VDD1<VthP1+VthN1・・・(1)
(VthN2≦VG−VDD1<VthP3+VthN2)
の条件が満たされれば、PMOSトランジスタPM1、PM3の導通、非導通を制御することができる。上記の条件(1)は、
バイアス電圧VBが第2電源電圧VDD2であり、ゲート端子電圧VGとして直接印加される場合(VG=VDD2)には、
VthN1≦VDD2−VDD1<VthP1+VthN1である。
VthN1+VDN≦VDD2−VDD1<VthP1+VthN1+VDNとなる。
1)は第2電源電圧VDD2となり、PMOSトランジスタPM5は非導通となる。一方、同じ閾値電圧VthPを有するPMOSトランジスタPM7は導通し、ノードN1AがノードN3と導通する(V(N1A)=V(N3))(第8図)。電圧V(N1A)は第2電源電圧VDD2となる。PMOSトランジスタPM1は、ゲート端子とドレイン端子とが同電位となり非導通に維持される。ノードN3から第1電源電圧VDD1への電流径路が形成されることはない。
第9図に示す第1具体例のNウェル電位制御部9Aでは、ソース端子が第1電源電圧VDD1に接続され、ドレイン端子およびバックゲート端子がNウェルNWに接続されるPMOSトランジスタPM8Aと、ソース端子がノードN3に接続され、ドレイン端子およびバックゲート端子がNウェルNWに接続され、更にゲート端子が第1電源電圧VDD1に接続されるPMOSトランジスタPM9Aとが備えられている。
PMOSトランジスタ制御部は、NMOSトランジスタNM6A、PMOSトランジスタPM10A、そして、必要に応じて第1電圧降圧部91が備えられている。NMOSトランジスタNM6Aは、ドレイン端子がノードN3に接続され、ソース端子が第1電圧降圧部91を介してPMOSトランジスタPM8Aのゲート端子(ノードP1)に接続され、
ゲート端子が第1電源電圧VDD1に接続されている。PMOSトランジスタPM10Aは、ソース端子がノードN3に接続され、ドレイン端子がPMOSトランジスタPM8Aのゲート端子に接続され、バックゲート端子はNウェルNWに接続され、ゲート端子が第1電源電圧VDD1に接続されている。
第10図に示す第2具体例のNウェル電位制御部9Bは、PMOSトランジスタ制御部に関して、第1具体例9A(第9図)の第1電圧降圧部91に代えて第2電圧降圧部92が備えられている。
PMOSトランジスタ制御部において、NMOSトランジスタNM6Bは、ソース端子がPMOSトランジスタPM8Bのゲート端子(ノードP1)に直接接続されると共に、ゲート端子が第2電圧降圧部92を介して第1電源電圧VDD1に接続されている。
電圧V(N3)がNMOSトランジスタNM6A、NM6Bのゲート端子の電圧から閾値
電圧VthNを減じた電圧に降圧するまでは、NMOSトランジスタNM6A、NM6Bは飽和動作をするため、ソース端子の電圧はゲート端子の電圧から閾値電圧VthNを減じた電圧に略固定される。それ以上に降圧すると、NMOSトランジスタNM6A、NM6Bは線形動作して導通することとなり、NMOSトランジスタNM6A、NM6Bのソース端子には電圧V(N3)がそのまま出力される。
ここで、NMOSトランジスタNM6A、NM6Bのゲート端子に供給される電圧は、第1電源電圧VDD1(第9図)、または第1電源電圧VDD1から降圧された電圧(第10図)である。この電圧が、直接に(第10図)、または降圧されて(第9図)、PMOSトランジスタPM8A、PM8Bのゲート端子(ノードP1)に供給される。第1および第2電圧降圧部91、92がない場合に、第1電源電圧VDD1からNMOSトランジスタNM6A、NM6Bの閾値電圧VthNを減じた電圧になることを上限として、ノードP1の電圧V(P1)が設定される。
第12図に示す第3具体例のNウェル電位制御部9Cでは、第1、第2具体例9A、9B(第9、10図)において、PMOSトランジスタ制御部によりPMOSトランジスタPM8A、PM8Bを制御し、PMOSトランジスタPM9A、PM9Bのゲート端子を第1電源電圧VDD1に接続した接続関係を、逆転させた構成である。すなわち、NMOSトランジスタNM6CおよびPMOSトランジスタPM10Cを、PMOSトランジスタPM9Cのゲート端子(ノードP2)と第1電源電圧VDD1との間に備え、NMOSトランジスタNM6Cのゲート端子をノードN3に接続する。また、PMOSトランジスタPM8C、PM10Cのゲート端子は、ノードN3に接続する。この場合、第1電圧降圧部91、第2電圧降圧部92については第1、第2具体例9A、9Bと同様な接続とすることができる。すなわち、第1電圧降圧部91は、NMOSトランジスタNM6CとノードP2との間に備えることができる。第2電圧降圧部92は、NMOSトランジスタNM6Cのゲート端子とノードN3との間に接続することができる。
以上に説明したように、Nウェル電位制御部の第1、第2具体例(第9、10図)、および第3具体例(第12図)によれば、第1電圧降圧部91を備えてやれば、NMOSトランジスタNM6A乃至PM6Cのソース端子から出力される電圧を降圧させることができる。
第1または第2電圧降圧部91、92により、ノードP1、P2に供給される電圧が、第1電源電圧VDD1から、閾値電圧VthNおよび降圧電圧を減じた電圧まで降圧させることができる。更に、第1電圧降圧部91による降圧は一定電圧値となるので、NMOSトランジスタNM6A乃至NM6Cが線形動作をする領域においても、所定電圧の降圧をさせることができる。
に応じて降圧部71を介してバイアス電圧VBに接続されている。PMOSトランジスタPM63とNMOSトランジスタNM63との接続点からレベル変換された信号が出力される。
Claims (10)
- 電源として基準電圧と第1電源電圧との間で動作する第1回路群と、電源として基準電圧と前記第1電源電圧に比して高い電圧レベルを有する第2電源電圧との間で動作する第2回路群とを備える半導体装置において、
前記第2回路群の入力段において前記第2電源電圧の出力制御を行う第1導電型の電圧制御型ハイサイド素子と、
前記第1回路群から前記第2回路群へのインターフェースであって、電源として前記第1電源電圧と前記第2電源電圧との間で動作し、前記電圧制御型ハイサイド素子を導通制御するレベル変換回路とを備え、
前記レベル変換回路は、
前記電圧制御型ハイサイド素子と前記第1電源電圧との間に備えられ、前記電圧制御型ハイサイド素子を導通する際、前記第1電源電圧を供給する第1導電型の電圧制御型第1素子と、
前記電圧制御型ハイサイド素子と前記第2電源電圧との間に備えられ、前記電圧制御型ハイサイド素子を非導通とする際、前記第2電源電圧を供給する第1導電型の電圧制御型第2素子とを備えることを特徴とする半導体装置。 - 前記レベル変換回路は、前記電圧制御型第1素子において前記第1回路群とインターフェースされることを特徴とする請求項1に記載の半導体装置。
- 前記レベル変換回路は、更に、
前記電圧制御型第2素子と前記第1電源電圧との間に備えられ、前記電圧制御型第2素子を導通する際、前記第1電源電圧を供給する第1導電型の電圧制御型第3素子と、
前記電圧制御型第2素子と前記第2電源電圧との間に備えられ、前記電圧制御型第2素子を非導通とする際、前記第2電源電圧を供給する第1導電型の電圧制御型第4素子とを備えることを特徴とする請求項1に記載の半導体装置。 - 電源として基準電圧と第1電源電圧との間で動作する第1回路群と、電源として基準電圧と前記第1電源電圧に比して高い電圧レベルを有する第2電源電圧との間で動作する第2回路群とを備える半導体装置において、
ゲート端子への前記第1電源電圧の供給により導通し前記第2電源電圧の出力を行う、前記第2回路群の入力段に備えられる出力PMOSトランジスタと、
前記第1回路群から前記第2回路群へのインターフェースであって、電源として前記第1電源電圧と前記第2電源電圧との間で動作し、前記出力PMOSトランジスタを導通制御するレベル変換回路とを備え、
前記レベル変換回路は、
前記第1電源電圧から前記出力PMOSトランジスタのゲート端子に至る径路内に配置され、ゲート端子への前記第1回路群からの第1信号の供給により導通制御される第1PMOSトランジスタと、
前記第2電源電圧から前記出力PMOSトランジスタのゲート端子に至る径路内に配置され、ゲート端子への前記第1電源電圧の供給により導通する第2PMOSトランジスタと、
前記第1電源電圧から前記第2PMOSトランジスタのゲート端子に至る径路内に配置され、ゲート端子への前記第1回路群からの第2信号の供給により導通制御される第3PMOSトランジスタと、
前記第2電源電圧から前記第2PMOSトランジスタのゲート端子に至る径路内に配置され、ゲート端子への、前記第1または第2PMOSトランジスタを介して前記第1または第2電源電圧の供給により導通または非導通となる第4PMOSトランジスタとを備え、
前記第1および第3PMOSトランジスタは、いずれか一方が導通に制御されることを特徴とする半導体装置。 - 前記第1信号と前記第2信号とは、相互に反転された論理信号であることを特徴とする請求項4に記載の半導体装置。
- 前記第1PMOSトランジスタから前記第2PMOSトランジスタに至る径路のうち、前記出力PMOSトランジスタのゲート端子または該ゲート端子への分岐点に至るまでの径路内に配置される第1NMOSトランジスタと、
前記第3PMOSトランジスタから前記第4PMOSトランジスタに至る径路のうち、前記第2PMOSトランジスタのゲート端子または該ゲート端子への分岐点に至るまでの径路内に配置される第2NMOSトランジスタとを備え、
前記第1または第2NMOSトランジスタは、
該ゲート端子に定常的に所定バイアス電圧が印加され、
前記第1または第2信号により、前記第1または第3PMOSトランジスタが導通する際、導通し、
前記第1または第2信号により、前記第1または第3PMOSトランジスタが非導通の制御を受ける際、前記第1または第2NMOSトランジスタのドレイン端子の電圧を降圧して前記第1または第3PMOSトランジスタに供給することを特徴とする請求項4に記載の半導体装置。 - 前記第1および第3PMOSトランジスタは、前記第2電源電圧から前記第1電源電圧を減じた電圧値より深い閾値電圧を有することを特徴とする請求項4に記載の半導体装置。
- 前記第1および第3PMOSトランジスタの各々のゲート端子に備えられ、該ゲート端子の電圧を、
前記第1または第3PMOSトランジスタのドレイン端子に印加される前記第2電源電圧が前記第1電源電圧に第1所定電圧を加えた電圧以上の電圧である場合には前記第2電源電圧に設定し、
前記第1または第3PMOSトランジスタのドレイン端子に印加される前記第2電源電
圧が前記第1電源電圧に第1所定電圧を加えた電圧未満の電圧である場合には前記第1電源電圧に設定する、ゲート電圧制御部を備えることを特徴とする請求項4に記載の半導体装置。 - 前記第2電源電圧がドレイン端子に印加される際の、前記第1、第3、第5、および第6PMOSトランジスタのNウェルの電位を、
前記第2電源電圧が前記第1電源電圧に第2所定電圧を加えた電圧以上の電圧である場合には、前記第2電源電圧に、
前記第2電源電圧が前記第1電源電圧に第2所定電圧を加えた電圧未満の電圧である場合には、前記第1電源電圧に設定するNウェル電位制御部を備えることを特徴とする請求項4に記載の半導体装置。 - 前記第2電源電圧がドレイン端子に印加される際の、前記第1、第3、第5、および第6PMOSトランジスタのNウェルの電位を、前記第2電源電圧に設定するNウェル電位制御部を備えることを特徴とする請求項4に記載の半導体装置。
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