KR20000050586A - 레벨 시프터 회로 - Google Patents

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Abstract

본 발명은 레벨 시프터에서 디지탈 로직 특성의 변화에 따라 레벨 업 또는 레벨 다운으로의 시프트 동작이 효율적으로 이루어지도록한 레벨 시프터 회로에 관한 것으로, 입력되는 up/down의 제어 신호와 레퍼런스 신호(Vref)를 비교하여 up/down의 제어 신호에 따라 레벨 업 시프터나 레벨 다운 시프터중 어느 하나를 디져블시키는 컴패레이터와,상기 컴패레이터의 레벨 업 시프터/레벨 다운 시프터 디져블 신호에 의해 입력 전압(Vin)을 레벨 업시켜주는 레벨 업 시프터부와,상기 컴패레이터의 레벨 업 시프터/레벨 다운 시프터 디져블 신호에 의해 입력 전압(Vin)을 레벨 다운시키는 레벨 다운 시프터부와,상기 레벨 업 시프터부,레벨 다운 시프터부에서 출력되는 레벨 업된 신호 또는 레벨 다운된 신호를 선택적으로 출력하는 아날로그 멀티플렉서를 포함하여 구성된다.

Description

레벨 시프터 회로{LEVEL SHIFTER CIRCUIT}
본 발명은 레벨 시프터에 관한 것으로, 특히 디지탈 로직 특성의 변화에 따라 레벨 업 또는 레벨 다운으로의 시프트 동작이 효율적으로 이루어지도록한 레벨 시프터 회로에 관한 것이다.
레벨 시프터는 입력과 출력의 디지탈 로직 특성에 따라 레벨 업(Level Up)이나 레벨 다운(Level Down)의 동작이 결정되고 이에 따라 회로가 설계되어진다.
이하, 첨부된 도면을 참고하여 종래 기술의 레벨 시프터에 관하여 설명하면 다음과 같다.
도 1은 종래 기술의 레벨 시프터 회로의 구성도이고, 도 2는 종래 기술의 전압 변환 특성 그래프이다.
종래 기술의 레벨 시프터의 구성은 먼저, 디지탈 로직 신호가 게이트에 입력되는 제 1 NMOS 트랜지스터(MN1)와, 디지탈 로직 신호가 입력되면 입력 신호에 대한 출력의 스위칭 포인트를 결정하는 인버터 버퍼(IN1)와, 인버터 버퍼(IN1)의 출력이 게이트로 입력되는 제 2 NMOS 트랜지스터(MN2)와, 제 1,2 NMOS 트랜지스터(MN1)(MN2)의 드레인 출력이 게이트로 입력되어 제 1,2 NMOS 트랜지스터(MN1)(MN2)의 Activ Load 역할을 하는 제 1,2 PMOS 트랜지스터(MP1)(MP2)로 구성된다.
이와 같이 구성된 종래 기술의 레벨 시프터의 레벨 시프트 동작을 설명하면 다음과 같다.
제 1 NMOS 트랜지스터(MN1)의 게이트에 입력되는 입력 전압(Vin)이 스위핑(Sweeping)되어 출력되는 상태 즉, 출력 전압(Vout)의 상태를 살펴보는 것으로 레벨 시프터의 동작을 효율적으로 이해할 수 있다.
즉, 전압 변환 특성(Voltage Transfer Characteristics)은 다음과 같다.
도 2에서와 같이, 입력 전압(Vin)이 Low 레벨에 있을 때 출력 전압 역시 low 레벨에 있게된다.
이 상태에서 입력 전압을 증가시키면 제 1 NMOS 트랜지스터(MN1)의 Vgs가 증가하게 되고 이는 제 1 NMOS 트랜지스터(MN1)를 지나는 전류를 증가시키게 된다.
이와같이 제 1 NMOS 트랜지스터(MN1)의 통과 전류가 증가하여도 출력 전압(Vout)은 이전과 비교하여 크게 증가하지 않는다.
출력 전압(Vout)이 크게 증가하지 않는 이유는 다음과 같다.
인버터 버퍼(IN1)의 입력이 Low 레벨(현재 입력되는 Vin의 레벨)보다 커지지 않으면 인버터 버퍼(IN1)의 출력이 크게 변화되지 않으며 이러한 출력은 제 2 NMOS 트랜지스터(MN2)의 게이트에 연결되어 있으므로 제 2 NMOS 트랜지스터(NM2)에 흐르는 전류에 큰 변화가 없게되어 출력 전압(Vout)의 전압이 크게 변화되지 않는다.
이러한 상태에서 입력이 계속 증가하여 Low 레벨보다 크고 High 레벨보다 작은 상태가되면 인버터 버퍼(IN1)는 천이 영역에서 동작하게 되어 제 2 NMOS 트랜지스터(MN2)에 흐르는 전류를 감소시키게 된다.
제 2 NMOS 트랜지스터(MN2)에 흐르는 전류가 감소하게 되면 제 2 NMOS 트랜지스터(MN2)의 Vgs 전압을 낮추게되어 출력 전압(Vout)을 증가시키게 된다.
이는 제 1 PMOS 트랜지스터(MP1)의 Vgs를 감소시켜 제 1 PMOS 트랜지스터(MP1)에 흐르는 전류를 더욱 감소시켜 제 1 NMOS 트랜지스터(MN1)의 드레인-소오스간의 전압을 더욱 낮게한다.
이렇게 되면 제 2 PMOS 트랜지스터(MP2)에 흐르는 전류는 더욱 증가하게 되어 빠르게 출력 전압(Vout)을 High Voltage로 만들게 된다.
따라서, 제 1 PMOS 트랜지스터(MP1)와 제 2 PMOS 트랜지스터(MP2)는 레벨 시프터 회로의 입력 전압(Vin)의 로직 상태의 변화에 따라 출력 전압의 레벨을 달리 한다.
이와 같은 종래 기술의 레벨 시프터 회로는 입력과 출력의 디지탈 로직 특성에 따라 레벨 업이나 레벨 다운이 결정되고 이에 따라 회로가 설계되어 다음과 같은 문제가 있다.
즉, 입력과 출력의 디지탈 로직 특성이 레벨 업에서 레벨 다운(레벨 다운에서 레벨 업)으로 바뀌면 기존의 레벨 업 시프터(레벨 다운 시프터)를 다시 설계해야하는 문제점이 있다.
본 발명은 이와 같은 종래 기술의 레벨 시프터의 문제점을 해결하기 위하여 안출한 것으로, 디지탈 로직 특성의 변화에 따라 레벨 업 또는 레벨 다운으로의 시프트 동작이 효율적으로 이루어지도록한 레벨 시프터 회로를 제공하는데 그 목적이 있다.
도 1은 종래 기술의 레벨 시프터 회로의 구성도
도 2는 종래 기술의 전압 변환 특성 그래프
도 3은 본 발명에 따른 레벨 시프터 회로의 구성도
도 4는 본 발명에 따른 레벨 업 시프터부의 상세 구성도
도 5는 본 발명에 따른 레벨 업 시프터부의 전압 변환 특성 그래프
도 6은 본 발명에 따른 레벨 다운 시프터부의 상세 구성도
도 7은 본 발명에 따른 레벨 다운 시프터부의 전압 변환 특성 그래프
도면의 주요부분에 대한 부호의 설명
31. 컴패레이터 32. 레벨 업 시프터부
33. 레벨 다운 시프터부 34. 아날로그 멀티플렉서
디지탈 로직 특성의 변화에 따라 레벨 업 또는 레벨 다운으로의 시프트 동작이 효율적으로 이루어지도록한 본 발명의 레벨 시프터 회로는 입력되는 up/down의 제어 신호와 레퍼런스 신호(Vref)를 비교하여 up/down의 제어 신호에 따라 레벨 업 시프터나 레벨 다운 시프터중 어느 하나를 디져블시키는 컴패레이터와,상기 컴패레이터의 레벨 업 시프터/레벨 다운 시프터 디져블 신호에 의해 입력 전압(Vin)을 레벨 업시켜주는 레벨 업 시프터부와,상기 컴패레이터의 레벨 업 시프터/레벨 다운 시프터 디져블 신호에 의해 입력 전압(Vin)을 레벨 다운시키는 레벨 다운 시프터부와,상기 레벨 업 시프터부,레벨 다운 시프터부에서 출력되는 레벨 업된 신호 또는 레벨 다운된 신호를 선택적으로 출력하는 아날로그 멀티플렉서를 포함하여 구성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 레벨 시프터 회로에 관하여 상세히 설명하면 다음과 같다.
도 3은 본 발명에 따른 레벨 시프터 회로의 구성도이다.
본 발명의 레벨 시프터 회로는 컴패레이터(31),레벨 업 시프터부(32),레벨 다운 시프터부(33),아날로그 멀티플렉서(34)로 크게 4부분으로 나눌 수 있다.
그 구성은 입력되는 up/down의 제어 신호와 레퍼런스 신호(Vref)를 비교하여 up/down의 제어 신호에 따라 레벨 업 시프터나 레벨 다운 시프터중 어느 하나를 디져블시키는 컴패레이터(31)와, 상기 컴패레이터(31)의 레벨 업 시프터/레벨 다운 시프터 디져블 신호에 의해 입력 전압(Vin)을 레벨 업시켜주는 레벨 업 시프터부(32)와, 상기 컴패레이터(31)의 레벨 업 시프터/레벨 다운 시프터 디져블 신호에 의해 입력 전압(Vin)을 레벨 다운시키는 레벨 다운 시프터부(33)와, 상기 레벨 업 시프터부(32),레벨 다운 시프터부(33)에서 출력되는 레벨 업된 신호 또는 레벨 다운된 신호를 선택적으로 출력하는 아날로그 멀티플렉서(34)를 포함하여 구성된다.
이와 같이 구성된 본 발명에 따른 레벨 시프터 회로의 각 구성 블록의 상세 구성은 다음과 같다.
도 4는 본 발명에 따른 레벨 업 시프터부의 상세 구성도이고, 도 5는 본 발명에 따른 레벨 업 시프터부의 전압 변환 특성 그래프이다.
본 발명에 따른 레벨 업 시프터부(32)의 상세 구성은 먼저, 입력 전압(Vin)이 게이트로 입력되는 제 1 PMOS 트랜지스터(MP10)와, 소오스에 전원 전압(Vdd)이 인가되고 게이트에는 컴패레이터(31)에서 출력되는 레벨 업 시프터 디져블 신호가 입력되는 제 2,3 PMOS 트랜지스터(MP11)(MP12)와, 게이트에 레벨 업 스위칭 포인트를 결정하는 신호(Vswup)가 인가되고 소오스가 제 2 PMOS 트랜지스터(MP11)의 드레인에 연결되고, 드레인이 제 3 PMOS트랜지스터(MP12)의 드레인과 출력 단자(Vshupo)에 공통으로 연결되어 레벨 업 시프터의 스위칭 포인트를 결정하는 제 4 PMOS 트랜지스터(MP13)와, 게이트가 공통으로 제 1 PMOS 트랜지스터(MP10)의 드레인에 연결되고 각각 제 1 PMOS 트랜지스터(MP10)의 드레인,출력 단자(Vshupo)에 드레인이 연결되고 소오스가 접지 단자에 연결되는 제 1,2 NMOS 트랜지스터(MN10)(MN11)로 구성된다.
여기서, 게이트 입력으로 입력 전압(Vin)이 사용되는 제 1 PMOS 트랜지스터(MP10)는 voltage follower로서의 역할을 한다.
제 2,3 PMOS 트랜지스터(MP11)(MP12)와 제 1,2 NMOS 트랜지스터(MN10)(MN11)는 voltage follower로서의 기능을 보장하기 위한 current Source sink로 사용되는 것이다.
이와 같은 본 발명에 따른 레벨 시프터 회로의 레벨 업 동작은 다음과 같다.
입력 전압을 레벨 업/레벨 다운할 것인가를 결정하는 up/down 제어 신호가 컴패레이터(31)로 입력되면 컴패레이터(31)는 레퍼런스 신호(Vref)와 비교하여 레벨 업인 경우 Vref보다 낮은 전압을 레벨 다운인 경우 Vref보다 높은 전압을 출력으로 내보낸다.
여기서, 컴패레이터(31)의 출력은 시프터 회로가 레벨 업 또는 레벨 다운의 모드로 동작할때의 입력 전압과 시프트된 전압과의 차이 정도를 결정해주는 전압으로 레벨 업 또는 레벨 다운의 전류(current)량을 조절한다.
이러한 컴패레이터(31)의 출력이 레벨 업인 경우, 레벨 다운 시프터부(33)의 제 4,5 NMOS 트랜지스터(MN13)(MN14)를 턴 오프시켜 레벨 다운 시프터부(33)에 공급되는 전류를 차단하므로써 레벨 다운의 기능을 갖지 못하도록한다.
레벨 업 시프터부(32)에는 전류가 공급되어 제 1 PMOS 트랜지스터(MP10)의 소오스 단자의 전압을 입력 전압(Vin)과 일정한 차이가 나도록 유지시킨다.
이상태에서 제 4 PMOS 트랜지스터(MP13)의 게이트 입력 전압 즉, 레벨 업 시프터부(32)의 스위칭 포인트를 결정해주는 전압(Vswup)보다 노드 10(N10)의 전압이 커지게되면 레벨 업 시프터부(32)의 출력 전압(Vshupo)의 레벨을 변화시키게되어 입력 전압(Vin)의 디지탈 로직 특성에 맞춰 스위칭을 하게 된다.
이와 같이 출력되는 레벨 업 시프터부(32)의 출력 전압(Vshupo)은 아날로그 멀티플렉서(34)의 셀렉터 단자로 입력되는 up/down 제어 신호에 의해 선택되어 최종 출력이 된다.
도 5는 본 발명에 따른 레벨 업 시프터부의 전압 변환 특성 그래프를 나타낸 것으로, 레벨 업 시프터부(32)의 입력 전압(Vin)에 대한 노드 10의 전압과 스위칭 포인트를 결정해주는 전압(Vswup)에 의한 레벨 업 시프터부(32)의 출력 전압(Vshupo)의 관계를 나타낸 것이다.
그리고 본 발명에 따른 레벨 다운 시프터부(33)의 상세 구성을 설명하면 다음과 같다.
도 6은 본 발명에 따른 레벨 다운 시프터부의 상세 구성도이고, 도 7은 본 발명에 따른 레벨 다운 시프터부의 전압 변환 특성 그래프이다.
먼저, 입력 전압(Vin)이 게이트로 입력되는 제 3 NMOS 트랜지스터(MN12)와, 소오스에 접지 전압(Vss)이 인가되고 게이트에는 컴패레이터(31)에서 출력되는 레벨 다운 시프터 디져블 신호가 입력되는 제 4,5 NMOS 트랜지스터(MN13)(MN14)와, 게이트에 레벨 다운 스위칭 포인트를 결정하는 신호(Vswdn)가 인가되고 소오스가 제 3 NMOS 트랜지스터(MN12)의 드레인에 연결되고, 드레인이 제 5 NMOS 트랜지스터(MN14)의 드레인과 출력 단자(Vshdno)에 공통으로 연결되어 레벨 다운 시프터의 스위칭 포인트를 결정하는 제 6 NMOS 트랜지스터(MN15)와, 게이트가 공통으로 제 3 NMOS 트랜지스터(MN12)의 소오스에 연결되고, 각각 제 3 NMOS 트랜지스터(MN12)의 드레인,출력 단자(Vshdno)에 드레인이 연결되고 소오스가 전원 전압 단자(Vdd)에 연결되는 제 5,6 PMOS 트랜지스터(MP14)(MP15)로 구성된다.
여기서, 게이트 입력으로 입력 전압(Vin)이 사용되는 제 3 NMOS 트랜지스터(MN12)는 voltage follower로서의 역할을 한다.
제 4,5 NMOS 트랜지스터(MN13)(MN14)와 제 5,6 PMOS 트랜지스터(MP14)(MP15)는 voltage follower로서의 기능을 보장하기 위한 current Source sink로 사용되는 것이다.
이와 같이 구성된 본 발명에 따른 레벨 시프터 회로의 레벨 다운 동작에 관하여 설명하면 다음과 같다.
입력 전압을 레벨 업/레벨 다운할 것인가를 결정하는 up/down 제어 신호가 컴패레이터(31)로 입력되면 컴패레이터(31)는 레퍼런스 신호(Vref)와 비교하여 레벨 업인 경우 Vref보다 낮은 전압을 레벨 다운인 경우 Vref보다 높은 전압을 출력으로 내보낸다.
여기서, 컴패레이터(31)의 출력은 시프터 회로가 레벨 업 또는 레벨 다운의 모드로 동작할때의 입력 전압과 시프트된 전압과의 차이 정도를 결정해주는 전압으로 레벨 업 또는 레벨 다운의 전류(current)량을 조절한다.
그리고 이러한 컴패레이터(31)의 출력이 레벨 다운인 경우, 레벨 업 시프터부(32)의 제 2,3 PMOS 트랜지스터(MP11)(MP12)를 턴 오프시켜 레벨 업 시프터부(32)에 공급되는 전류를 차단하므로써 레벨 업의 기능을 갖지 못하도록한다.
레벨 다운 시프터부(33)에는 전류가 공급되어 노드 11(N11)의 전압을 입력 전압과 일정한 차이가 나는 상태로 만들어주고 이 전압이 레벨 다운 시프터부(33)의 스위칭 포인트를 결정해주는 전압(Vswdn)보다 제 6 NMOS 트랜지스터(MN15)의 문턱 전압 만큼 낮아지게 되면 제 6 NMOS 트랜지스터(MN15)를 턴 온시켜 레벨 다운 시프터부(33)의 출력 전압(Vshdno)을 변화시키게 된다.
이와 같이 출력되는 레벨 다운 시프터부(33)의 출력 전압(Vshdno)은 아날로그 멀티플렉서(34)의 셀렉터 단자로 입력되는 up/down 제어 신호에 의해 선택되어 최종 출력이 된다.
도 7은 본 발명에 따른 레벨 다운 시프터부의 전압 변환 특성 그래프를 나타낸 것으로, 레벨 다운 시프터부(33)의 입력 전압(Vin)에 대한 노드 11의 전압과 스위칭 포인트를 결정해주는 전압(Vswdn)에 의한 레벨 다운 시프터부(33)의 출력 전압(Vshdno)의 관계를 나타낸 것이다.
이와 같은 본 발명에 따른 레벨 시프터 회로는 입력과 출력사이의 디지탈 로직 특성이 레벨 업에서 레벨 다운으로 바뀌거나, 레벨 다운에서 레벨 업으로 바뀔 때 새로운 레벨 시프터 회로를 구성하지 않아도 된다.
이와 같은 본 발명에 따른 레벨 시프터 회로는 입력과 출력사이의 디지탈 로직 특성이 레벨 업에서 레벨 다운으로 바뀌거나, 레벨 다운에서 레벨 업으로 바뀔 때 새로운 레벨 시프터 회로를 구성하지 않아도 되어 디지탈 로직 특성의 변화에 따른 시프트 회로의 적용성을 높이는 효과가 있다.

Claims (6)

  1. 입력되는 up/down의 제어 신호와 레퍼런스 신호(Vref)를 비교하여 up/down의 제어 신호에 따라 레벨 업 시프터나 레벨 다운 시프터중 어느 하나를 디져블시키는 컴패레이터와,
    상기 컴패레이터의 레벨 업 시프터/레벨 다운 시프터 디져블 신호에 의해 입력 전압(Vin)을 레벨 업시켜주는 레벨 업 시프터부와,
    상기 컴패레이터의 레벨 업 시프터/레벨 다운 시프터 디져블 신호에 의해 입력 전압(Vin)을 레벨 다운시키는 레벨 다운 시프터부와,
    상기 레벨 업 시프터부,레벨 다운 시프터부에서 출력되는 레벨 업된 신호 또는 레벨 다운된 신호를 선택적으로 출력하는 아날로그 멀티플렉서를 포함하여 구성되는 것을 특징으로 하는 레벨 시프터 회로.
  2. 제 1 항에 있어서, 레벨 업 시프터부는 입력 전압(Vin)이 게이트로 입력되는 제 1 PMOS 트랜지스터(MP10)와,
    소오스에 전원 전압(Vdd)이 인가되고 게이트에 레벨 업 시프터 디져블 신호가 입력되는 제 2,3 PMOS 트랜지스터(MP11)(MP12)와,
    게이트에 레벨 업 스위칭 포인트를 결정하는 신호(Vswup)가 인가되고 소오스가 제 2 PMOS 트랜지스터(MP11)의 드레인에 연결되고, 드레인이 제 3 PMOS트랜지스터(MP12)의 드레인과 출력 단자(Vshupo)에 공통으로 연결되어 레벨 업 시프터의 스위칭 포인트를 결정하는 제 4 PMOS 트랜지스터(MP13)와,
    게이트가 공통으로 제 1 PMOS 트랜지스터(MP10)의 드레인에 연결되고 각각 제 1 PMOS 트랜지스터(MP10)의 드레인,출력 단자(Vshupo)에 드레인이 연결되고 소오스가 접지 단자에 연결되는 제 1,2 NMOS 트랜지스터(MN10)(MN11)로 구성되는 것을 특징으로 하는 레벨 시프터 회로.
  3. 제 1 항에 있어서, 레벨 다운 시프터부는 입력 전압(Vin)이 게이트로 입력되는 제 3 NMOS 트랜지스터(MN12)와,
    소오스에 접지 전압(Vss)이 인가되고 게이트에 레벨 다운 시프터 디져블 신호가 입력되는 제 4,5 NMOS 트랜지스터(MN13)(MN14)와,
    게이트에 레벨 다운 스위칭 포인트를 결정하는 신호(Vswdn)가 인가되고 소오스가 제 3 NMOS 트랜지스터(MN12)의 드레인에 연결되고, 드레인이 제 5 NMOS 트랜지스터(MN14)의 드레인과 출력 단자(Vshdno)에 공통으로 연결되어 레벨 다운 시프터의 스위칭 포인트를 결정하는 제 6 NMOS 트랜지스터(MN15)와,
    게이트가 공통으로 제 3 NMOS 트랜지스터(MN12)의 소오스에 연결되고, 각각 제 3 NMOS 트랜지스터(MN12)의 드레인,출력 단자(Vshdno)에 드레인이 연결되고 소오스가 전원 전압 단자(Vdd)에 연결되는 제 5,6 NMOS 트랜지스터(MN14)(MN15)로 구성되는 것을 특징으로 하는 레벨 시프터 회로.
  4. 제 1 항에 있어서, 입력 전압을 레벨 업/레벨 다운할 것인가를 결정하는 up/down 제어 신호가 컴패레이터로 입력되면 컴패레이터는 레퍼런스 신호(Vref)와 비교하여 레벨 업인 경우 Vref보다 낮은 전압을 레벨 다운인 경우 Vref보다 높은 전압을 출력으로 내보내는 것을 특징으로 하는 레벨 시프터 회로.
  5. 제 4 항에 있어서, 컴패레이터의 출력이 레벨 업인 경우 레벨 다운 시프터부의 제 4,5 NMOS 트랜지스터(MN13)(MN14)를 턴 오프시켜 레벨 다운 시프터부에 공급되는 전류를 차단하므로써 레벨 다운의 기능을 갖지 못하도록 하는 것을 특징으로 하는 레벨 시프터 회로.
  6. 제 4 항에 있어서, 컴패레이터의 출력이 레벨 다운인 경우 레벨 업 시프터부의 제 2,3 PMOS 트랜지스터(MP11)(MP12)를 턴 오프시켜 레벨 업 시프터부(32)에 공급되는 전류를 차단하므로써 레벨 업의 기능을 갖지 못하도록 하는 것을 특징으로 하는 레벨 시프터 회로.
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