KR19990029670A - 레벨 시프팅 회로 - Google Patents

레벨 시프팅 회로 Download PDF

Info

Publication number
KR19990029670A
KR19990029670A KR1019980037263A KR19980037263A KR19990029670A KR 19990029670 A KR19990029670 A KR 19990029670A KR 1019980037263 A KR1019980037263 A KR 1019980037263A KR 19980037263 A KR19980037263 A KR 19980037263A KR 19990029670 A KR19990029670 A KR 19990029670A
Authority
KR
South Korea
Prior art keywords
transistor
level shifting
shifting circuit
capacitor
control terminal
Prior art date
Application number
KR1019980037263A
Other languages
English (en)
Other versions
KR100530933B1 (ko
Inventor
졸탄 만요키
Original Assignee
디어터 크리스트, 베르너 뵈켈
지멘스 악티엔게젤샤프트
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 디어터 크리스트, 베르너 뵈켈, 지멘스 악티엔게젤샤프트 filed Critical 디어터 크리스트, 베르너 뵈켈
Publication of KR19990029670A publication Critical patent/KR19990029670A/ko
Application granted granted Critical
Publication of KR100530933B1 publication Critical patent/KR100530933B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
    • H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
    • H03K19/01714—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by bootstrapping, i.e. by positive feed-back
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356165—Bistable circuits using complementary field-effect transistors using additional transistors in the feedback circuit

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)

Abstract

레벨 시프팅 회로는 제어 단자가 다른 트랜지스터의 부하 구간을 통해 제 1 공급 전위(V1)에 접속된, 제 1 도전 타입의 제 1 트랜지스터(1) 및 제 1 도전 타입의 제 2 트랜지스터(2); 부하 구간이 제 1 트랜지스터(1)의 제어 단자와 기준 전위(M) 사이에 접속되고 제어 단자가 레벨 시프팅 회로의 입력(E)에 접속된, 제 2 도전 타입의 제 3 트랜지스터로서, 제 2 트랜지스터(2)와 그것의 노드점이 레벨 시프팅 회로의 출력(A)을 형성하는 제 3 트랜지스터; 부하 구간이 제 2 트랜지스터(2)의 제어 단자와 제 3 트랜지스터(3)의 제어 단자 사이에 접속된, 제 2 도전 타입의 제 4 트랜지스터; 제 3 트랜지스터(3)와 제 4 트랜지스터(4)의 제어 단자 사이에 접속된 커패시터(5, 6); 및 제 4 트랜지스터(4)의 제어 단자 앞에 접속된 리미터 회로(1)를 포함한다.

Description

레벨 시프팅 회로
본 발명은 레벨 시프팅 회로에 관한 것이다.
특히, 집적 회로에서 서로 상이한 신호 레벨을 필요로 하는 또는 전달하는 회로 부분들이 종종 서로 결합된다. 상이한 신호 레벨을 조정하기 위해, 통상적으로 레벨 시프팅 회로가 사용된다. 이 경우, 레벨 시프팅 회로는 나머지 회로 부분 보다 느려서는 안된다.
본 발명의 목적은 높은 스위칭 속도를 가진 레벨 시프팅 회로를 제공하는 것이다.
도 1은 본 발명에 따른 레벨 시프팅 회로의 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
1, 2, 3, 4, 7, 9: 트랜지스터 5, 6: 커패시터
8: 다이오드 A: 출력
M : 기준 전위 V1, V2: 공급 전위
상기 목적은 본 발명에 따라 청구범위 제 1항에 따른 레벨 시프팅 회로에 의해 달성된다. 본 발명의 바람직한 실시예는 청구범위 종속항에 제시된다.
본 발명에 따른 레벨 시프팅 회로는 둘다 제 1 도전 타입의 제 1 트랜지스터 및 제 2 트랜지스터를 포함한다. 두 트랜지스터의 제어 단자는 다른 트랜지스터의 부하 구간을 통해 제 1 공급 전위에 접속된다. 제 2 도전 타입의 제 3 트랜지스터의 부하 구간은 제 1 트랜지스터의 제어 단자와 기준 전위 사이에 접속된다. 제 3 트랜지스터의 제어 단자는 레벨 시프팅 회로의 입력에 접속된다. 제 2 및 제 3 트랜지스터의 노드점은 레벨 시프팅 회로의 출력을 형성한다. 제 2 도전 타입의 제 4 트랜지스터의 부하 구간은 제 2 트랜지스터의 제어 단자와 제 3 트랜지스터의 제어단자 사이에 접속된다. 커패시터가 제 3 및 제 4 트랜지스터의 제어 단자 사이에 접속된다. 제 4 트랜지스터의 제어 단자 앞에는 리미터 회로가 접속된다.
커패시터는 제 2 트랜지스터의 제어 단자에 있는 트리거 신호를 단시간에 상승시키는 부트스트랩 커패시터로 작용한다. 제 4 트랜지스터는 제 1 공급 전위와 제 1 트랜지스터의 제어된 구간에 있는 기준 전위를 서로 절연시키기 위해 사용된다. 즉, 제 4 트랜지스터는 제 1 트랜지스터의 도통시 제 1 공급 전위로부터 기준전위로의 전류 흐름을 방지한다. 그러나, 이로 인해 제 2 트랜지스터가 제 4 트랜지스터를 통한 전압 강하 만큼 감소된 전압으로만 차단되도록 제어된다. 따라서, 제 2 트랜지스터가 비교적 느리게 차단될 것이다. 부트스트랩 커패시터는 단시간에 전압을 상승시킴으로써, 차단을 가속시킨다.
리미터 회로는 제 2 트랜지스터의 제어 전압을 단시간에 일정한 값으로 상승시키고 상기 전압을 일정 값으로 제한하도록 형성된다. 이로 인해, 제 2 및 제 4 트랜지스터의 제어 단자에 허용되지 않는 높은 전압이 나타나지 않는다. 리미터 회로는 레벨 시프팅 회로의 문제 범위에서만 액티브하며, 레벨 시프팅 회로의 다른 특성에 영향을 주지 않는다.
리미터 회로는 바람직하게는 제 5 트랜지스터를 포함한다. 제 5 트랜지스터의 제어 단자는 기준 전위에 접속되고, 제 5 트랜지스터의 제어된 구간은 제 4 트랜지스터의 제어 단자와 제 2 공급 전위 사이에 접속된다. 또한, 도통방향으로 제 5 트랜지스터의 제어된 구간과 병렬 접속된 다이오드가 제공된다.
또한, 제 6 트랜지스터의 제어된 구간은 제 5 트랜지스터의 제어된 구간과 병렬 접속되고, 제 6 트랜지스터의 제어 단자는 출력에 접속된다.
제 6 트랜지스터의 제어 단자와 출력의 커플링은 바람직하게는 예컨대 차례로 접속된 2개의 인버터로 이루어질 수 있는 버퍼에 의해 이루어진다.
또한, 제 2 다이오드가 차단 방향으로 기준 전위와 제 4 트랜지스터의 제어 단자 사이에 접속됨으로써, 제 4 트랜지스터의 제어 단자에 허용되지 않는 전위가 발생되지 않는다.
바람직하게는 제 4 트랜지스터의 제어 단자 앞에 버퍼가 접속된다. 상기 버퍼는 한편으로는 입력에 인가되는 입력 신호에 대한 일정 입력 비율을 만들고, 다른 한편으로는 제 4 트랜지스터 및 부트스트랩 커패시터의 낮은 옴 트리거를 보장하기 위해 제공된다.
바람직하게는 MOSFET가 트랜지스터로 사용된다. MOSFET는 적은 장소 필요 및 낮은 전력 손실을 특징으로 한다.
본 발명의 바람직한 실시예에서 특히 제 4 트랜지스터가 MOSFET이다. 그것의 게이트-소오스 커패시터는 부트스트랩 커패시터를 형성하도록 설계된다. 이 경우, 부트스트랩 커패시터는 적은 추가 비용만을 필요로 하는데, 그 이유는 제 4 트랜지스터의 게이트-소오스 커패시터의 커패시턴스를 결정하는 구조를 상응하게 변경시키면 소정 커패시턴스 상승이 이루어질 수 있기 때문이다.
그러나, 부트스트랩 커패시터가 다른 FET의 게이트-소오스 커패시터에 의해 주어지는 부가의 커패시터로도 형성될 수 있다.
본 발명을 첨부된 도면에 도시된 실시예를 참고로 구체적으로 설명하면 하기와 같다.
실시예에서 p-채널 타입의 MOSFET(1) 및 p-채널 타입의 MOSFET(2)는 트랜지스터(1)의 게이트 단자가 트랜지스터(2)의 드레인 단자에 접속되고 트랜지스터(2)의 게이트 단자가 트랜지스터(1)의 드레인 단자에 접속되도록 서로 결선된다. 2개의 트랜지스터(1) 및 (2)의 소오스 단자는 제 1 포지티브 공급 전위(V1)에 접속된다. 또한, 트랜지스터(2)의 드레인 단자는 레벨 시프팅 회로의 출력 단자(A)에 그리고 n-채널 타입의 MOSFET(3)의 드레인 단자에 접속된다. 트랜지스터(3)의 게이트 단자는 n-채널 타입의 MOSFET(4)의 소오스 단자에 접속된다. 트랜지스터(3)의 소오스 단자는 기준 전위(M)에 접속되고, 트랜지스터(4)의 드레인 단자는 트랜지스터(1)의 드레인 단자에 접속된다.
트랜지스터(4)의 게이트 단자와 트랜지스터(3)의 게이트 단자 사이에는 적합하게 결선된 하나의 도전 타입의 MOSFET로 형성된 커패시터(5)가 접속되고, 트랜지스터(4)의 게이트-소오스 커패시터가 커패시터(5)에 병렬로 접속된다. 트랜지스터(4)의 게이트-소오스 커패시터의 커패시턴스는 트랜지스터(4) 구조의 적합한 형성에 의해 증가된다. 2개의 커패시터 대신에, 2개의 커패시터 중 단 하나만이 동일한 방식으로 사용될 수도 있다.
트랜지스터(4)의 게이트 단자의 트리거는 실시예에서 p-채널 타입의 MOSFET(7)로 이루어진 리미터 회로에 의해 이루어진다. MOSFET(7)의 제어 단자는 기준 전위(M)에 접속되고, MOSFET(7)의 드레인-소오스 구간은 트랜지스터(4)의 게이트 단자와 제 2 포지티브 공급전위(V2)에 접속된다. 트랜지스터(7)에서 드레인 단자는 트랜지스터(4)의 게이트 단자에 접속되고, 소오스 단자는 공급 전위(V2)에 접속된다. 다이오드(8)는 도통방향으로 트랜지스터(7)의 드레인-소오스 구간에 병렬 접속된다.
또한, 트랜지스터(9)가 제공되고, 그것의 게이트 단자는 출력(A)에 접속되며 그것의 제어된 구간은 트랜지스터(7)의 제어된 구간과 병렬 접속된다. 트랜지스터(9)의 게이트 단자와 출력(A)의 커플링은 차례로 접속된 2개의 인버터로 이루어진 버퍼에 의해 이루어진다. 트랜지스터(3)의 게이트 단자 앞에 인버터로 형성된 버퍼가 접속된다.
3개의 인버터는 각각 푸시풀로 작동되는 2개의 MOSFET, p-채널 타입의 트랜지스터(11) 또는 (13) 또는 (15) 및 n-채널 타입의 트랜지스터(12) 또는 (14) 또는 (16)를 포함한다. 2개의 트랜지스터의 게이트 단자 및 드레인 단자가 접속되고, 결합된 2개의 드레인 단자는 인버터 회로의 출력을 형성하며, 결합된 2개의 게이트 단자는 인버터 회로이 입력 및 입력을 형성한다. 소오스 단자는 제 2 공급 전위(V2) 또는 기준 전위(M)에 접속된다.
다이오드(11)는 차단 방향으로 기준 전위(M)와 트랜지스터(4)의 게이트 단자 사이에 접속된다.
본 발명에 의해 높은 스위칭 속도를 가진 레벨 시프팅 회로가 제공된다.

Claims (21)

  1. 그들의 제어 단자가 다른 트랜지스터의 부하 구간을 통해 제 1 공급 전위(V1)에 접속된, 제 1 도전 타입의 제 1 트랜지스터(1) 및 제 1 도전 타입의 제 2 트랜지스터(2);
    그 부하 구간이 제 1 트랜지스터(1)의 제어 단자와 기준 전위(M) 사이에 접속되고, 그 제어 단자가 레벨 시프팅 회로의 입력(E)에 접속된, 제 2 도전 타입의 제 3 트랜지스터로서, 제 2 트랜지스터(2)와 그것의 노드점이 레벨 시프팅 회로의 출력(A)을 형성하는 제 3 트랜지스터;
    그 부하 구간이 제 2 트랜지스터(2)의 제어 단자와 제 3 트랜지스터(3)의 제어 단자 사이에 접속된, 제 2 도전 타입의 제 4 트랜지스터;
    제 3 트랜지스터(3)와 제 4 트랜지스터(4)의 제어 단자 사이에 접속된 커패시터(5, 6); 및
    제 4 트랜지스터(4)의 제어 단자 앞에 접속된 리미터 회로를 포함하는 것을 특징으로 하는 레벨 시프팅 회로.
  2. 제 1항에 있어서, 리미터 회로가
    그 제어 단자가 기준 전위(M)에 접속되고 그 제어된 구간이 제 4 트랜지스터(4)의 제어 단자와 제 2 공급 전위(V2) 사이에 접속된, 제 5 트랜지스터(7), 및
    도통 방향으로 제 5 트랜지스터(4)의 제어된 구간에 병렬 접속된 제 1 다이오드(8)를 포함하는 것을 특징으로 하는 레벨 시프팅 회로.
  3. 제 2항에 있어서, 그 제어 단자가 출력(A)에 접속되고 그 제어된 구간이 제 5 트랜지스터(7)의 제어된 구간에 병렬 접속된, 제 6 트랜지스터(9)가 제공되는 것을 특징으로 하는 레벨 시프팅 회로.
  4. 제 3항에 있어서, 제 6 트랜지스터(9)의 제어 단자와 출력(A)의 커플링이 제 1 버퍼(13 내지 16)에 의해 이루어지는 것을 특징으로 하는 레벨 시프팅 회로.
  5. 제 2항 내지 4항 중 어느 한 항에 있어서, 차단 방향으로 기준 전위(M)와 제 4 트랜지스터(4)의 제어 단자 사이에 접속된 제 2 다이오드(10)가 제공되는 것을 특징으로 하는 레벨 시프팅 회로.
  6. 제 1항 내지 4항 중 어느 한 항에 있어서, 제 2 버퍼(11, 12)가 제 4 트랜지스터(4)의 제어 입력 앞에 접속되는 것을 특징으로 하는 레벨 시프팅 회로.
  7. 제 5항에 있어서, 제 2 버퍼(11, 12)가 제 4 트랜지스터(4)의 제어 입력 앞에 접속되는 것을 특징으로 하는 레벨 시프팅 회로.
  8. 제 1항, 2항, 3항, 4항 또는 7항에 있어서, 트랜지스터(1, 2, 3, 4, 7, 9)의 적어도 일부가 MOSFET인 것을 특징으로 하는 레벨 시프팅 회로.
  9. 제 5항에 있어서, 트랜지스터(1, 2, 3, 4, 7, 9)의 적어도 일부가 MOSFET인 것을 특징으로 하는 레벨 시프팅 회로.
  10. 제 6항에 있어서, 트랜지스터(1, 2, 3, 4, 7, 9)의 적어도 일부가 MOSFET인 것을 특징으로 하는 레벨 시프팅 회로.
  11. 제 1항, 2항, 3항, 4항, 7항, 9항 또는 10항에 있어서,
    제 4 트랜지스터(4)가 MOSFET이고,
    커패시터(5, 6)가 제 4 트랜지스터(4)의 적합하게 형성된 게이트-소오스 커패시터로 형성되는 것을 특징으로 하는 레벨 시프팅 회로.
  12. 제 5항에 있어서,
    제 4 트랜지스터(4)가 MOSFET이고,
    커패시터(5, 6)가 제 4 트랜지스터(4)의 적합하게 형성된 게이트-소오스 커패시터로 형성되는 것을 특징으로 하는 레벨 시프팅 회로.
  13. 제 6항에 있어서,
    제 4 트랜지스터(4)가 MOSFET이고,
    커패시터(5, 6)가 제 4 트랜지스터(4)의 적합하게 형성된 게이트-소오스 커패시터로 형성되는 것을 특징으로 하는 레벨 시프팅 회로.
  14. 제 8항에 있어서,
    제 4 트랜지스터(4)가 MOSFET이고,
    커패시터(5, 6)가 제 4 트랜지스터(4)의 적합하게 형성된 게이트-소오스 커패시터로 형성되는 것을 특징으로 하는 레벨 시프팅 회로.
  15. 제 1항, 2항, 3항, 4항, 7항, 9항, 10항, 12항, 13항 또는 14항에 있어서, 커패시터(5, 6)가 커패시터(5)로 형성되는 것을 특징으로 하는 레벨 시프팅 회로.
  16. 제 5항에 있어서, 커패시터(5, 6)가 커패시터(5)로 형성되는 것을 특징으로 하는 레벨 시프팅 회로.
  17. 제 6항에 있어서, 커패시터(5, 6)가 커패시터(5)로 형성되는 것을 특징으로 하는 레벨 시프팅 회로.
  18. 제 8항에 있어서, 커패시터(5, 6)가 커패시터(5)로 형성되는 것을 특징으로 하는 레벨 시프팅 회로.
  19. 제 11항에 있어서, 커패시터(5, 6)가 커패시터(5)로 형성되는 것을 특징으로 하는 레벨 시프팅 회로.
  20. 제 15항에 있어서, 커패시터(5)가 다른 FET의 게이트-소오스 커패시터로 형성되는 것을 특징으로 하는 레벨 시프팅 회로.
  21. 제 16항 내지 19항 중 어느 한 항에 있어서, 커패시터(5)가 다른 FET의 게이트-소오스 커패시터로 형성되는 것을 특징으로 하는 레벨 시프팅 회로.
KR1019980037263A 1997-09-10 1998-09-10 레벨 변환 회로 KR100530933B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE19739807A DE19739807C2 (de) 1997-09-10 1997-09-10 Pegelumsetzschaltung
DE19739807.3 1997-09-10

Publications (2)

Publication Number Publication Date
KR19990029670A true KR19990029670A (ko) 1999-04-26
KR100530933B1 KR100530933B1 (ko) 2006-02-08

Family

ID=7841916

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980037263A KR100530933B1 (ko) 1997-09-10 1998-09-10 레벨 변환 회로

Country Status (7)

Country Link
US (1) US5994944A (ko)
EP (1) EP0902541B1 (ko)
JP (1) JP4054118B2 (ko)
KR (1) KR100530933B1 (ko)
CN (1) CN1143433C (ko)
DE (2) DE19739807C2 (ko)
TW (1) TW441181B (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6265896B1 (en) 1999-02-17 2001-07-24 Elbrus International Limited Level transfer circuit for LVCMOS applications
US6677798B2 (en) * 2002-02-07 2004-01-13 Faraday Technology Corp. High speed voltage level shifter
CN101241774B (zh) * 2007-02-09 2010-11-10 中国科学院物理研究所 一种复合电解质组合物及其制备方法
CN102307010B (zh) * 2011-09-14 2013-10-09 深圳市九洲电器有限公司 一种数据传输电压转换电路
USD836743S1 (en) 2017-11-22 2018-12-25 Ravin Crossbows, Llc Nock for an archery arrow

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4071783A (en) * 1976-11-29 1978-01-31 International Business Machines Corporation Enhancement/depletion mode field effect transistor driver
US4656373A (en) * 1984-11-26 1987-04-07 Rca Corporation High-speed voltage level shift circuit
US4695744A (en) * 1985-12-16 1987-09-22 Rca Corporation Level shift circuit including source follower output
US5231318A (en) * 1990-08-03 1993-07-27 Reddy Chitranjan N Differential latch sense amplifier
JPH07111826B2 (ja) * 1990-09-12 1995-11-29 株式会社東芝 半導体記憶装置
US5153467A (en) * 1991-06-12 1992-10-06 Etron Technology, Inc. Bootstrap circuit for word line driver in semiconductor memory
JPH0637624A (ja) * 1992-07-13 1994-02-10 Nec Corp レベル変換回路
JP3623004B2 (ja) * 1994-03-30 2005-02-23 松下電器産業株式会社 電圧レベル変換回路
US5528173A (en) * 1995-05-10 1996-06-18 Micron Technology, Inc. Low power, high speed level shifter
KR0172373B1 (ko) * 1995-09-14 1999-03-30 김광호 반도체 메모리 장치의 데이타 출력버퍼

Also Published As

Publication number Publication date
DE59809957D1 (de) 2003-11-27
US5994944A (en) 1999-11-30
CN1212518A (zh) 1999-03-31
EP0902541A1 (de) 1999-03-17
KR100530933B1 (ko) 2006-02-08
CN1143433C (zh) 2004-03-24
DE19739807A1 (de) 1999-03-11
EP0902541B1 (de) 2003-10-22
JP4054118B2 (ja) 2008-02-27
TW441181B (en) 2001-06-16
DE19739807C2 (de) 2000-06-15
JPH11154856A (ja) 1999-06-08

Similar Documents

Publication Publication Date Title
US4695744A (en) Level shift circuit including source follower output
KR910001380B1 (ko) 전원절환회로
KR20010049227A (ko) 레벨조정회로 및 이를 포함하는 데이터 출력회로
KR930005371A (ko) 반도체 집적회로의 출력회로
US5801550A (en) Output circuit device preventing overshoot and undershoot
US6154085A (en) Constant gate drive MOS analog switch
KR960039341A (ko) 높은 부의 클램프 전압 및 고장시 안전 동작 기능을 갖춘 모스게이트된 집적 파워 반도체 장치
US5565795A (en) Level converting circuit for reducing an on-quiescence current
US6081132A (en) High voltage drive output buffer for low Voltage integrated circuits
KR100232661B1 (ko) 아날로그 스위치회로
KR920005354B1 (ko) 출력회로
KR960704322A (ko) 개선된 데이타 출력 버퍼(improved data output buffer)
US7501874B2 (en) Level shift circuit
US4406957A (en) Input buffer circuit
US9595947B2 (en) Driver device for transistors, and corresponding integrated circuit
KR19990029670A (ko) 레벨 시프팅 회로
KR950016002A (ko) 3치 입력 버퍼 회로
KR920020511A (ko) 출력 버퍼 회로
US6057712A (en) Integrated comparator circuit with four MOSFETS of defined transfer characteristics
US5089728A (en) Spike current reduction in cmos switch drivers
JP3426337B2 (ja) 零バイアス電流ローサイドドライバーコントロール回路
JP3759499B2 (ja) 過電流を全く生じることなく電流をターン・オンおよびターン・オフさせるための回路構造
JPH04234216A (ja) 低ダイナミック・インピーダンスの単一駆動レベルシフター
KR100333240B1 (ko) 급경사의에지를갖는입력신호에대해서한측면으로전류가차단되는입력증폭기
KR100361901B1 (ko) 출력드라이버의스위칭으로인한방해를감소시키는회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121112

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20131107

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20141107

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20151201

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20161019

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee