KR920020511A - 출력 버퍼 회로 - Google Patents

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KR920020511A
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히로시 시게하라
마사노리 기누가사
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아오이 죠이치
가부시키가이샤 도시바
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Abstract

내용 없음

Description

출력 버퍼 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에 따른 출력버퍼회로를 나타낸 회로도,
제2도는 제1도중의 제어회로에 의한 제2출력버퍼회로의 제어순서의 일례를 나타낸 회로도,
제3도는 제1도중의 제어회로에 의한 제2출력버퍼회로의 제어순서의 다른 예를 나타낸 회로도,
제4도는 제1도중의 제어회로의 변형예에 의한 제2출력버퍼회로의 제어순서의 일례를 나타낸 회로도,
제5도는 제1도중의 제어회로의 변형예에 의한 제2출력버퍼회로의 제어순서의 다른 예를 나타낸 회로도.

Claims (12)

  1. 각 출력노드가 접속된 제1출력 버퍼회로(1) 및 제2출력버퍼회로(2)와, 상기 제1출력버퍼회로(1)의 출력변화시에는 상기 제2출력버퍼회로(2)를 구동시키고 상기 제1출력버퍼회로(1)의 출력정지시에는 상기 제2출력버퍼회로(2)의 출력을 고임피던스상태로 제어하는 제어회로(3)를 구비하여 구성된 것을 특징으로 하는 출력버퍼회로.
  2. 제1항에 있어서, 상기 제2출력버퍼회로(2)는 MOSFET(P1, N1)또는 바이폴라 트랜지스터(Q1, Q2)로 이루어진 것을 특징으로 하는 출력버퍼회로.
  3. 제1항에 있어서, 상기 제어회로(3)는 상기 제1출력버퍼회로(1)혹은 그 전단의 입력신호 또는 상기 출력노드의 레벨에 기초해서 상기 제2출력버퍼회로(2)를 제어하도록 된 것을 특징으로 하는 출력버퍼회로.
  4. 제1항에 있어서, 상기 제2출력버퍼회로(2)는 고전위측 전원과 제1출력버퍼회로(1)의 출력노드 사이에 접속된 PMOS형 또는 PNP형의 전류토출용 트랜지스터(P1 또는 Q1)로 이루어지고, 상기 제어회로(3)는 상기 출력노드가 "L"레벨로부터 "H"레벨로 변화할때는 상기 전류토출용 트랜지스터를 일시적으로 온상태로 하고, 상기 출력노드가 "H"레벨로 정지하고 있을 때에는 상기 전류토출용 트랜지스터의 제어전극을 상기 출력노드에 접속시키며, 상기 출력노드가 "H"레벨로부터 "L"레벨로 변화할 때에는 상기 전류토출용 트랜지스터의 제어전극을 상기 고전위측 전원에 접속시키도록 구성되어 있는 것을 특징으로 하는 출력버퍼회로.
  5. 제1항에 있어서, 상기 제2출력버퍼회로(2)는 제1출력버퍼회로(1)의 출력노드와 저전위측 전원 사이에 접속된 NMOS형 또는 NPN형의 전류흡입용 트랜지스터(N1 또는 Q2)로 이루어지고, 상기 제어회로(3)는 상기 출력노드가 "H"레벨로부터 "L"레벨로 변화할 때에는 상기 전류흡입용 트랜지스터를 일시적으로 온상태로 하고, 상기 출력노드가 "L"레벨로 정지하고 있을 때에는 상기 전류흡입용 트랜지스터의 제어전극을 상기 출력노드에 접속시키며, 상기 출력노드가 "L"레벨로부터 "H"레벨로 변화할 때에는 상기 전류흡입용 트랜지스터의 제어 전극을 상기 저전위측 전원에 접속시키도록 구성되어 있는 것을 특징으로 하는 출력버퍼회로.
  6. 제1항에 있어서, 상기 제2출력버퍼회로(2)는 고전위측 전원과 제1출력 버퍼회로(1)의 출력노드 사이에 접속된 PMOS형 또는 PNP형의 전류토출용 트랜지스터(P1 또는 Q1) 및 상기 출력노드와 저전위측 전원 사이에 접속된 NMOS형 또는 NPN형의 전류흡입용 트랜지스터(N1 또는 Q2)로 이루어지고, 상기 제어회로(3)는 상기 출력노드가 "L"레벨로부터 "H"레벨로 변화할 때에는 상기 전류토출용 트랜지스터를 일시적으로 온상태로 함과 더불어 상기 전류흡입용 트랜지스터의 제어전극을 상기 저전위측 전원에 접속시키고, 상기 출력노드가 "H"레벨로 정지하고 있을 때에는 상기 전류토출용 트랜지스터의 제어전극을 상기 출력노드에 접속시키며, 상기 출력노드가 "H"레벨로부터 "L"레벨로 변화할 때에는 상기 전류흡입용 트랜지스터를 일시적으로 온 상태로 함과 더불어 상기 전류토출용 트랜지스터의 제어전극을 상기 고전위측 전원에 접속시키도록 구성되어 있는 것을 특징으로 하는 출력버퍼회로.
  7. 제4항 또는 제6항에 있어서, 상기 제어회로(3)는 상기 전류토출용 트랜지스터를 일시적으로 온상태로 할때에는 이 전류토출용 트랜지스터의 제어전극을 저전위측 전원 혹은 상기 출력노드에 접속시키도록 된 것을 특징으로 하는 출력버퍼회로.
  8. 제4항 또는 제6항에 있어서, 상기 제어회로(3)는 상기 출력노드가 "H"레벨로 설정되어 있는 상태일 때에는 다이오드소자(D1)를 매개해서 상기 전류토출용 트랜지스터의 제어전극을 상기 출력노드에 접속시키도록 된 것을 특징으로 하는 출력버퍼회로.
  9. 제4항 또는 제6항에 있어서, 상기 제어회로(3)는 상기 고전위측 전원과 전류토출용 트랜지스터의 제어전극사이에 접속된 제1스위치소자(P2)와, 상기 전류토출용 트랜지스터의 제어전극과 출력노드 사이에 접속된 제2스위치소자(P3, P4) 및 상기 전류토출용 트랜지스터의 제어전극과 저전위측 전원 혹은 출력노드사이에 접속된 제3스위치소자(N5)를 갖추고서, 이들 각 스위치소자를 소정의 순서로 제어하도록 된 것을 특징으로 하는 출력버퍼회로.
  10. 제5항 또는 제6항에 있어서, 상기 제어회로(3)는 상기 전류흡입용 트랜지스터를 일시적으로 온상태로 할 때에는 이 전류흡입용 트랜지스터의 제어전극을 고전위측 전원 혹은 상기 출력노드에 접속시키도록 된 것을 특징으로 하는 출력버퍼회로.
  11. 제5항 또는 제6항에 있어서, 상기 제어회로(3)는 상기 출력노드가 "L"레벨로 설정되어 있는 상태일 때에는 다이오드소자(D2)를 매개해서 상기 전류흡입용 트랜지스터의 제어전극을 상기 출력노드에 접속시키도록 된 것을 특징으로 하는 출력버퍼회로.
  12. 제5항 또는 제6항에 있어서, 상기 제어회로(3)는 상기 전류흡입용 트랜지스터의 제어전극과 저전위측 전원사이에 접속된 제4스위치소자(N2)와, 상기 전류흡입용 트랜지스터의 제어전극과 출력노드 사이에 접속된 제5스위치소자(N3, N4) 및, 상기 고전위측 전원 혹은 출력노드와 상기 전류흡입용 트랜지스터의 제어전극 사이에 접속된 제6스위치소자(P5)를 갖추고서, 이들 각 스위치소자를 소정의 순서로 제어하도록 된 것을 특징으로하는 출력버퍼회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920006750A 1991-04-30 1992-04-22 출력버퍼회로 KR960011556B1 (ko)

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