JPH02124632A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JPH02124632A JPH02124632A JP1133101A JP13310189A JPH02124632A JP H02124632 A JPH02124632 A JP H02124632A JP 1133101 A JP1133101 A JP 1133101A JP 13310189 A JP13310189 A JP 13310189A JP H02124632 A JPH02124632 A JP H02124632A
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- 230000003111 delayed effect Effects 0.000 claims description 5
- 230000000630 rising effect Effects 0.000 claims description 2
- 230000003247 decreasing effect Effects 0.000 abstract description 2
- 230000000979 retarding effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 11
- 239000003990 capacitor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
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- Physics & Mathematics (AREA)
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- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は出力バッファ回路に関し、特に集積回路に内蔵
されたＣＭＯ８型Ｏ８バッファ回路関する。
されたＣＭＯ８型Ｏ８バッファ回路関する。
ンバータ１と、インバーターの出力信号をケート入力と
しソースが電源端子４に接続されドレインが出力端子３
に接続されるｐチャネルＭＯＳトランジスタＱｐｌと、
インバーターの出力信号をゲート入力としソースが接地
端子に接続されドレインが出力端子３に接続されるｎチ
ャネルＭＯＳトランジスタＱゎ、とを含んで構成されて
いた。なお、インバーターがない場合も同様である。
しソースが電源端子４に接続されドレインが出力端子３
に接続されるｐチャネルＭＯＳトランジスタＱｐｌと、
インバーターの出力信号をゲート入力としソースが接地
端子に接続されドレインが出力端子３に接続されるｎチ
ャネルＭＯＳトランジスタＱゎ、とを含んで構成されて
いた。なお、インバーターがない場合も同様である。
を
次に、第嘔図に示す出力バッファ回路の動作について説
明する。
明する。
入力信号Ｉａは低レベル（以下“Ｌ”と記す）になると
インバータ１によって信号が反転され節点ｅが高レベル
（以下゛Ｈ”と記す）になり、ｎチャネルＭＯＳトラン
ジスタＱ、、１が導通状態となり、ｐチャネルＭＯＳト
ランジスタＱｐｔが非導通状態となって、出力信号Ｏａ
が“Ｌ”に引下げられ、逆に入力信号Ｉａが“Ｈ”にな
るとｎチャネルＭＯＳトランジスタＱ。１が非導通状態
となり、ｐチャネルＭＯＳトランジスタＱ、ｌが導通状
態となって、出力信号Ｏａが“Ｈ”に引上げられるよう
になっていた。
インバータ１によって信号が反転され節点ｅが高レベル
（以下゛Ｈ”と記す）になり、ｎチャネルＭＯＳトラン
ジスタＱ、、１が導通状態となり、ｐチャネルＭＯＳト
ランジスタＱｐｔが非導通状態となって、出力信号Ｏａ
が“Ｌ”に引下げられ、逆に入力信号Ｉａが“Ｈ”にな
るとｎチャネルＭＯＳトランジスタＱ。１が非導通状態
となり、ｐチャネルＭＯＳトランジスタＱ、ｌが導通状
態となって、出力信号Ｏａが“Ｈ”に引上げられるよう
になっていた。
上述した従来の出力バッファ回路は、出力端子に大容量
が負荷されている場合、ｎチャネルＭＯＳトランジスタ
のドライブ能力が十分でないと、節点ｅの電位が“Ｈ”
になってｎチャネルＭＯＳトランジスタが導通状態にな
っても、出力信号が“Ｌ”に下るのに時間が掛かり過ぎ
たり、出力端子に負荷電流がある場合には十分に“Ｌ”
に下り切らない場合があるという欠点がある。
が負荷されている場合、ｎチャネルＭＯＳトランジスタ
のドライブ能力が十分でないと、節点ｅの電位が“Ｈ”
になってｎチャネルＭＯＳトランジスタが導通状態にな
っても、出力信号が“Ｌ”に下るのに時間が掛かり過ぎ
たり、出力端子に負荷電流がある場合には十分に“Ｌ”
に下り切らない場合があるという欠点がある。
第１の発明の構成は、入力信号をゲート入力としソース
が電源端子に接続されドレインが出力端子に接続される
第１のｐチャネルＭＯＳトランジスタと、前記入力信号
をゲート入力としドレインが前記出力端子に接続されソ
ースが接地端子に接続される第１のｎチャネルＭＯＳト
ランジスタとを備える出力バッファ回路において、前記
入力信号を一定時間遅延させる遅延回路と、この遅延回
路の出力を一方の入力とし前記出力端子への出力を他方
の入力とするＡＮＤ回路と、このＡＮＤ回路の出力をゲ
ート入力とし前記第１のｎチャネルＭＯＳトランジスタ
と並列接続される第２のｎチャネルＭＯＳトランジスタ
とを含むことを特徴とする。
が電源端子に接続されドレインが出力端子に接続される
第１のｐチャネルＭＯＳトランジスタと、前記入力信号
をゲート入力としドレインが前記出力端子に接続されソ
ースが接地端子に接続される第１のｎチャネルＭＯＳト
ランジスタとを備える出力バッファ回路において、前記
入力信号を一定時間遅延させる遅延回路と、この遅延回
路の出力を一方の入力とし前記出力端子への出力を他方
の入力とするＡＮＤ回路と、このＡＮＤ回路の出力をゲ
ート入力とし前記第１のｎチャネルＭＯＳトランジスタ
と並列接続される第２のｎチャネルＭＯＳトランジスタ
とを含むことを特徴とする。
第２の発明の構成は、入力信号をゲート入力としソース
が電源端子に接続されドレインが出力端子に接続される
第１のｐチャネルＭＯＳトランジスタと、前記入力信号
をゲート入力としドレインが前記出力端子に接続されソ
ースが接地端子に接続される第１のｎチャネルＭＯＳト
ランジスタとを備える出力バッファ回路において、前記
入力信号の立上り時間を一定時間遅延させ立上り遅延信
号を得る立上り遅延回路と、前記入力信号の立下り時間
を一定時間遅延させ立下り遅延信号を得る立下り遅延回
路と、前記立上り遅延信号と前記出力信号との論理積を
出力するＡＮＤ回路と、このＡＮＤ回路の出力をゲート
入力とし前記第１のｎチャネルＭＯＳトランジスタと並
列接続される第２のｎチャネルＭＯＳトランジスタと、
前記立下り遅延信号と前記出力信号との論理和を出力す
るＯＲ回路と、このＯＲ回路の出力をゲート入力とし前
記第１のｐチャネルトランジスタと並列接続される第２
のｐチャネルＭＯＳトランジスタとを含むことを特徴と
する。
が電源端子に接続されドレインが出力端子に接続される
第１のｐチャネルＭＯＳトランジスタと、前記入力信号
をゲート入力としドレインが前記出力端子に接続されソ
ースが接地端子に接続される第１のｎチャネルＭＯＳト
ランジスタとを備える出力バッファ回路において、前記
入力信号の立上り時間を一定時間遅延させ立上り遅延信
号を得る立上り遅延回路と、前記入力信号の立下り時間
を一定時間遅延させ立下り遅延信号を得る立下り遅延回
路と、前記立上り遅延信号と前記出力信号との論理積を
出力するＡＮＤ回路と、このＡＮＤ回路の出力をゲート
入力とし前記第１のｎチャネルＭＯＳトランジスタと並
列接続される第２のｎチャネルＭＯＳトランジスタと、
前記立下り遅延信号と前記出力信号との論理和を出力す
るＯＲ回路と、このＯＲ回路の出力をゲート入力とし前
記第１のｐチャネルトランジスタと並列接続される第２
のｐチャネルＭＯＳトランジスタとを含むことを特徴と
する。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の回路図、第２図は第１
図の実施例の動作を説明するための各部の波形図である
。
図の実施例の動作を説明するための各部の波形図である
。
第１図に示すように、入力信号工を反転するインバータ
１と、インバータ１の出力をゲート入力としソースが電
極Ｖｃｃの電源端子４に接続されドレインが出力端子３
に接続されるｐチャネル間Ｏ８）ランジスタＱ、ｌと、
インバータ１の出力をゲート入力としソースが接地端子
に接続されドレインが出力端子３に接続される第１のｎ
チャネル間Ｏ８）ランジスタＱ＋＋１と、インバータ１
の出力を１Ｏｎｓ遅延させる遅延回路５と、遅延回路５
の出力すを一方の入力とし出力端子３の出力信号０を他
方の入力とするＡＮＤ回路６と、ＡＮＤ回路６の出力Ｃ
をゲート入力としｎチャネルＭＯＳトランジスタＱｎｌ
と並列接続される第２のｎチャネルＭＯ３）ランジスタ
Ｑ、、２とを含む。
１と、インバータ１の出力をゲート入力としソースが電
極Ｖｃｃの電源端子４に接続されドレインが出力端子３
に接続されるｐチャネル間Ｏ８）ランジスタＱ、ｌと、
インバータ１の出力をゲート入力としソースが接地端子
に接続されドレインが出力端子３に接続される第１のｎ
チャネル間Ｏ８）ランジスタＱ＋＋１と、インバータ１
の出力を１Ｏｎｓ遅延させる遅延回路５と、遅延回路５
の出力すを一方の入力とし出力端子３の出力信号０を他
方の入力とするＡＮＤ回路６と、ＡＮＤ回路６の出力Ｃ
をゲート入力としｎチャネルＭＯＳトランジスタＱｎｌ
と並列接続される第２のｎチャネルＭＯ３）ランジスタ
Ｑ、、２とを含む。
次に、第２図を参照して第１図の実施例の動作について
説明する。
説明する。
入力信号工が“Ｌ”になると、インバータ１によって信
号が反転され、ｎチャネル間Ｏ８）ランジスタＱ、、１
及びｐチャネル間Ｏ８）ランジスタＱ、１のゲートに“
Ｈ”が印加され、出力端子３の出力信号Ｏのレベルが下
り始めるとともに、インバータ１によって反転された信
号ａは遅延回路５によって１０ｎｓだけ遅延された遅延
回路の出力すとなって、ＡＮＤ回路６に入力される。
号が反転され、ｎチャネル間Ｏ８）ランジスタＱ、、１
及びｐチャネル間Ｏ８）ランジスタＱ、１のゲートに“
Ｈ”が印加され、出力端子３の出力信号Ｏのレベルが下
り始めるとともに、インバータ１によって反転された信
号ａは遅延回路５によって１０ｎｓだけ遅延された遅延
回路の出力すとなって、ＡＮＤ回路６に入力される。
ｎチャネル間Ｏ８）ランジスタＱ＋１が導通状態となり
、ｐチャネル間Ｏ８）ランジスタＱ、Ｉが非導通状態と
なってから約１０ｎｓ以上経過しても出力信号Ｏのレベ
ルが“Ｈ”と見なせる場合には、ＡＮＤ回路６の出力Ｃ
が“Ｈ”となり、ｎチャネル間Ｏ８）ランジスタＱ、、
２も導通状態となって、出力信号Ｏのレベルを強力に“
Ｌ”に引き下げることができる。
、ｐチャネル間Ｏ８）ランジスタＱ、Ｉが非導通状態と
なってから約１０ｎｓ以上経過しても出力信号Ｏのレベ
ルが“Ｈ”と見なせる場合には、ＡＮＤ回路６の出力Ｃ
が“Ｈ”となり、ｎチャネル間Ｏ８）ランジスタＱ、、
２も導通状態となって、出力信号Ｏのレベルを強力に“
Ｌ”に引き下げることができる。
第３図は本発明の第２の実施例の回路図である。
図に示すように、第２の実施例の回路構成は上述した第
１図の第１の実施例と全く同様であるが、第１のｎチャ
ネルＭＯＳトランジスタＱ。と第２のｎチャネル間Ｏ８
）ランジスタＱｌ１４とは、ｎチャネル間Ｏ８）ランジ
スタＱゎ、のドライブ能力がｎチャネル間Ｏ８）ランジ
スタＱｆｉ３のドライブ能力よりも大きく設定されてい
て、ｎチャネル間Ｏ８）ランジスタＱ、３が導通状態に
なりｐチャネル間Ｏ８）ランジスタＱ、ｌが非導通状態
になってから約１０ｎｓ経過しても、出力信号Ｏのレベ
ルが“Ｈｌｌと見なせる場合には、ＡＮＤ回路６の出力
Ｃが“Ｈ”となり、ｎチャネル間Ｏ８）ランジスタＱｎ
Ｊも導通状態となって出力信号Ｏのレベルを強力に“Ｌ
”に引下げるという過程は上述した第１の実施例と同様
であるが、出力端子３に負荷されている容量が十分に小
さい場合は、入力信号工に“Ｌ”が印加されてもドライ
ブ能力の小さいｎチャネルＭＯ３）ランジスタＱイ、の
みが導通状態となるため、消費電力を第１の実施例に比
べて小さくできる利点がある。
１図の第１の実施例と全く同様であるが、第１のｎチャ
ネルＭＯＳトランジスタＱ。と第２のｎチャネル間Ｏ８
）ランジスタＱｌ１４とは、ｎチャネル間Ｏ８）ランジ
スタＱゎ、のドライブ能力がｎチャネル間Ｏ８）ランジ
スタＱｆｉ３のドライブ能力よりも大きく設定されてい
て、ｎチャネル間Ｏ８）ランジスタＱ、３が導通状態に
なりｐチャネル間Ｏ８）ランジスタＱ、ｌが非導通状態
になってから約１０ｎｓ経過しても、出力信号Ｏのレベ
ルが“Ｈｌｌと見なせる場合には、ＡＮＤ回路６の出力
Ｃが“Ｈ”となり、ｎチャネル間Ｏ８）ランジスタＱｎ
Ｊも導通状態となって出力信号Ｏのレベルを強力に“Ｌ
”に引下げるという過程は上述した第１の実施例と同様
であるが、出力端子３に負荷されている容量が十分に小
さい場合は、入力信号工に“Ｌ”が印加されてもドライ
ブ能力の小さいｎチャネルＭＯ３）ランジスタＱイ、の
みが導通状態となるため、消費電力を第１の実施例に比
べて小さくできる利点がある。
第４図は本発明の第３の実施例の回路図である。
本実施例は、第１の実施例に対し立下り遅延回路５ｂ、
ＯＲ回路７およびｐチャネルトランジスタＱｐ２が付加
され、遅延回路５を立上り遅延回路５ａとしている。
ＯＲ回路７およびｐチャネルトランジスタＱｐ２が付加
され、遅延回路５を立上り遅延回路５ａとしている。
図において、立上り遅延回路５ａは、インバータとコン
デンサとから構成され、入力信号工が“Ｌ”レベルから
“Ｈ”レベルに立上る時に一定時間（本実施例では１０
ｎｓ）遅延を生じる回路であり、立下り遅延回路５ｂは
、同様にインバータとコンデンサとから構成され、入力
信号Ｉが“Ｈ”レベルから“Ｌ”レベルに立下る時に一
定時間（本実施例では１０ｎｓ）遅延を生じる回路であ
る。また、Ｑ ｌｌｌ＃ ０ｍ２は、ｎチャネルＭＯ８
ＦＥＴ、Ｑ−ｓ、Ｑ−ｔはｐチャネルＭＯ８Ｆ’ＥＴ。
デンサとから構成され、入力信号工が“Ｌ”レベルから
“Ｈ”レベルに立上る時に一定時間（本実施例では１０
ｎｓ）遅延を生じる回路であり、立下り遅延回路５ｂは
、同様にインバータとコンデンサとから構成され、入力
信号Ｉが“Ｈ”レベルから“Ｌ”レベルに立下る時に一
定時間（本実施例では１０ｎｓ）遅延を生じる回路であ
る。また、Ｑ ｌｌｌ＃ ０ｍ２は、ｎチャネルＭＯ８
ＦＥＴ、Ｑ−ｓ、Ｑ−ｔはｐチャネルＭＯ８Ｆ’ＥＴ。
６はＡＮＤゲート、７はＯＲゲートである。
次に、この回路の動作を説明する。
第５図（ａ）は出力信号０上に比較的小さな負荷容量が
接続されている場合のタイムチャートである。入力信号
ｌの変化によって点すの立上りは、入力信号工より約１
０ｎｓ遅れ、点ｄの立下りは、入力信号Ｉより約１０ｎ
ｓ遅れる。出力信号０上の負荷容量が比較的小さいため
、入力信号工のレベルが変化してから１０ｎｓ経たない
うちに出力信号Ｏのレベルが反転し、点Ｃが“Ｈ”レベ
ルになったり、点ｅが“Ｌ”レベルになったりすること
がない。従ってトランジスタＱ、、、Ｑ、２は非導通状
態のままであり、従来の出力バッファと同様の動作をす
ることになる。
接続されている場合のタイムチャートである。入力信号
ｌの変化によって点すの立上りは、入力信号工より約１
０ｎｓ遅れ、点ｄの立下りは、入力信号Ｉより約１０ｎ
ｓ遅れる。出力信号０上の負荷容量が比較的小さいため
、入力信号工のレベルが変化してから１０ｎｓ経たない
うちに出力信号Ｏのレベルが反転し、点Ｃが“Ｈ”レベ
ルになったり、点ｅが“Ｌ”レベルになったりすること
がない。従ってトランジスタＱ、、、Ｑ、２は非導通状
態のままであり、従来の出力バッファと同様の動作をす
ることになる。
第５図（ｂ）は出力信号Ｏ上の負荷容量が大きい場合の
タイムチャートである。入力信号工に対する点ｂ・点ｄ
の波形は、第５図（ａ）の場合と同じであるが、入力信
号工が”′Ｌ”レベルから“Ｈ”レベルに変化し、トラ
ンジスタＱｎ＋が導通状態となってから約ｌ０ｍ５経っ
ても出力信号Ｏが“Ｈ”レベルとみなせるため、ＡＮＤ
ゲート６０２つの入力が共に“Ｈｎレベルとなり、点Ｃ
が“Ｈ”レベルに変化しトランジスタＱｎ２が導通状態
となり出力信号Ｏを強力に“Ｌ″レベル引下げようとす
る。その後、出力信号０が“Ｌ”レベルに変化すると、
点ＣはパＬ′”レベルに戻る。
タイムチャートである。入力信号工に対する点ｂ・点ｄ
の波形は、第５図（ａ）の場合と同じであるが、入力信
号工が”′Ｌ”レベルから“Ｈ”レベルに変化し、トラ
ンジスタＱｎ＋が導通状態となってから約ｌ０ｍ５経っ
ても出力信号Ｏが“Ｈ”レベルとみなせるため、ＡＮＤ
ゲート６０２つの入力が共に“Ｈｎレベルとなり、点Ｃ
が“Ｈ”レベルに変化しトランジスタＱｎ２が導通状態
となり出力信号Ｏを強力に“Ｌ″レベル引下げようとす
る。その後、出力信号０が“Ｌ”レベルに変化すると、
点ＣはパＬ′”レベルに戻る。
また、入力信号工が“ＨＩＩレベルから“Ｌ”レベルニ
変化し、トランジスタＱｐｌが導通状態となってから約
１０ｎｓ経っても出力信号Ｏが“Ｌ”レベルとみなせる
ため、ＯＲゲート７０２つの入力が共に“Ｌ １１レベ
ルとなり、点ｅが“Ｌ′”レベルに変化し、トランジス
タＱ、２が導通状態となり、出力信号Ｏを強力に“Ｈ”
レベルに引上げようとする。この後、出力信号Ｏが“Ｈ
ＩＩレヘルに変化すると点ｅは“ＨＩＩレベルに戻る。
変化し、トランジスタＱｐｌが導通状態となってから約
１０ｎｓ経っても出力信号Ｏが“Ｌ”レベルとみなせる
ため、ＯＲゲート７０２つの入力が共に“Ｌ １１レベ
ルとなり、点ｅが“Ｌ′”レベルに変化し、トランジス
タＱ、２が導通状態となり、出力信号Ｏを強力に“Ｈ”
レベルに引上げようとする。この後、出力信号Ｏが“Ｈ
ＩＩレヘルに変化すると点ｅは“ＨＩＩレベルに戻る。
本実施例においても、第２の実施例と同様に、トランジ
スタＱ ｎｌ ａ Ｑ ｐｌのドライブ能力を小さくし
、トランジスタＱ ｎｌ ＃ Ｑ ｐ２のドライブ能力
を大きくすることにより、出力信号Ｏ上の負荷容量が十
分に小さい場合は、ドライブ能力の小さいトランジスタ
Ｑ、、１またはＱ、１の一方しか導通状態にならないた
め消費電力を小さくできるという利点があり、また出力
信号Ｏ上の負荷容量が大きく入力信号工が変化してから
約１０ｎｓ経っても出力信号Ｏが反転しない場合の動作
においては、トランジスタＱ ｌ、、、 Ｑ、２のドラ
イブ能力をより大きくしているため第３の実施例の場合
よりも、さらに強力に出力信号Ｏのレベルを反転させる
ことができるという利点がある。
スタＱ ｎｌ ａ Ｑ ｐｌのドライブ能力を小さくし
、トランジスタＱ ｎｌ ＃ Ｑ ｐ２のドライブ能力
を大きくすることにより、出力信号Ｏ上の負荷容量が十
分に小さい場合は、ドライブ能力の小さいトランジスタ
Ｑ、、１またはＱ、１の一方しか導通状態にならないた
め消費電力を小さくできるという利点があり、また出力
信号Ｏ上の負荷容量が大きく入力信号工が変化してから
約１０ｎｓ経っても出力信号Ｏが反転しない場合の動作
においては、トランジスタＱ ｌ、、、 Ｑ、２のドラ
イブ能力をより大きくしているため第３の実施例の場合
よりも、さらに強力に出力信号Ｏのレベルを反転させる
ことができるという利点がある。
以上説明したように本発明は、入力信号を一定時間遅延
させる遅延回路と、遅延回路の出力信号と出力端子への
出力信号とを入力とする論理回路と、この論理回路の出
力信号をゲート入力とするＭＯＳ）ランジスタとを追加
することにより、出力端子への出力信号に大容量負荷が
掛っている場合でも、入力信号が変化してから一定時間
内に確実に出力信号を低レベルに引下げることができ、
システムの高速化が可能になり、また並列接続されたＭ
ＯＳ）ランジスタのドライブ能力を変えることにより、
消費電力を小さくできるという効果がある。
させる遅延回路と、遅延回路の出力信号と出力端子への
出力信号とを入力とする論理回路と、この論理回路の出
力信号をゲート入力とするＭＯＳ）ランジスタとを追加
することにより、出力端子への出力信号に大容量負荷が
掛っている場合でも、入力信号が変化してから一定時間
内に確実に出力信号を低レベルに引下げることができ、
システムの高速化が可能になり、また並列接続されたＭ
ＯＳ）ランジスタのドライブ能力を変えることにより、
消費電力を小さくできるという効果がある。
第１図は本発明の第１の実施例の回路図、第２図は第１
図の実施例の動作を説明するための各部の波形図、第３
図は本発明の第２の実施例の回路図、第４図は本発明の
第３の実施例の回路図、第５図（ａ）、 （ｂ）は第４
図の回路の出力信号０上の負荷容量が小さい場合のおよ
びその負荷容量が大きい場合のタイムチャート、第６図
は従来の出力バッファ回路の一例の回路図である。 Ｘ−１３− １・・・・・・インバータ、２・・・・・・入力端子、
３・・・・・・出力端子、４・・・・・・電源端子、５
，５ａ、５ｂ・・・・・・遅延回路、６・・・・・・Ａ
ＮＤ回路、７・・・・・・ＯＲ回路、Ｉ、Ｉａ・・・・
・・入力信号、０．Ｏａ・・・・・・出力信号、Ｑ ｎ
ｌ、Ｑｎ２・・・・・・ｎチャネルＭＯＳトランジスタ
、Ｑ、、、Ｑ、・・・・・・ｐチャネルＭＯＳトランジ
スタ。 代理人 弁理士 内 原 晋 」 第 図 時間（１） 第 図 兜 図 Ｈ υ ゛す （］
図の実施例の動作を説明するための各部の波形図、第３
図は本発明の第２の実施例の回路図、第４図は本発明の
第３の実施例の回路図、第５図（ａ）、 （ｂ）は第４
図の回路の出力信号０上の負荷容量が小さい場合のおよ
びその負荷容量が大きい場合のタイムチャート、第６図
は従来の出力バッファ回路の一例の回路図である。 Ｘ−１３− １・・・・・・インバータ、２・・・・・・入力端子、
３・・・・・・出力端子、４・・・・・・電源端子、５
，５ａ、５ｂ・・・・・・遅延回路、６・・・・・・Ａ
ＮＤ回路、７・・・・・・ＯＲ回路、Ｉ、Ｉａ・・・・
・・入力信号、０．Ｏａ・・・・・・出力信号、Ｑ ｎ
ｌ、Ｑｎ２・・・・・・ｎチャネルＭＯＳトランジスタ
、Ｑ、、、Ｑ、・・・・・・ｐチャネルＭＯＳトランジ
スタ。 代理人 弁理士 内 原 晋 」 第 図 時間（１） 第 図 兜 図 Ｈ υ ゛す （］
Claims (2)
- （１）入力信号をゲート入力としソースが電源端子に接
続されドレインが出力端子に接続される第１のｐチャネ
ルＭＯＳトランジスタと、前記入力信号をゲート入力と
しドレインが前記出力端子に接続されソースが接地端子
に接続される第１のｎチャネルＭＯＳトラジスタとを備
える出力バッファ回路において、前記入力信号を一定時
間遅延させる遅延回路と、この遅延回路の出力を一方の
入力とし前記出力端子への出力を他方の入力とするＡＮ
Ｄ回路と、このＡＮＤ回路の出力をゲート入力とし前記
第１のｎチャネルＭＯＳトランジスタと並列接続される
第２のｎチャネルＭＯＳトランジスタとを含むことを特
徴とする出力バッファ回路。 - （２）入力信号をゲート入力としソースが電源端子に接
続されドレインが出力端子に接続される第１のｐチャネ
ルＭＯＳトランジスタと、前記入力信号をゲート入力と
しドレインが前記出力端子に接続されソースが接地端子
に接続される第１のｎチャネルＭＯＳトランジスタとを
備える出力バッファ回路において、前記入力信号の立上
り時間を一定時間遅延させ立上り遅延信号を得る立上り
遅延回路と、前記入力信号の立下り時間を一定時間遅延
させ立下り遅延信号を得る立下り遅延回路と、前記立上
り遅延信号と前記出力信号との論理積を出力するＡＮＤ
回路と、このＡＮＤ回路の出力をゲート入力とし前記第
１のｎチャネルＭＯＳトランジスタと並列接続される第
２のｎチャネルＭＯＳトランジスタと、前記立下り遅延
信号と前記出力信号との論理和を出力するＯＲ回路と、
このＯＲ回路の出力をゲート入力とし前記第１のｐチャ
ネルトランジスタと並列接続される第２のｐチャネルＭ
ＯＳトランジスタとを含むことを特徴とする出力バッフ
ァ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63-181020 | 1988-07-19 | ||
| JP18102088 | 1988-07-19 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02124632A true JPH02124632A (ja) | 1990-05-11 |
Family
ID=16093356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1133101A Pending JPH02124632A (ja) | 1988-07-19 | 1989-05-26 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02124632A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0437310A (ja) * | 1990-06-01 | 1992-02-07 | Nec Corp | 半導体集積回路装置 |
| JPH04329023A (ja) * | 1991-04-30 | 1992-11-17 | Toshiba Corp | 出力バッファ回路 |
| EP0523807A2 (en) * | 1991-07-15 | 1993-01-20 | Unitrode Corporation | Cmos high voltage switching controller |
| EP0621690A2 (en) * | 1993-04-19 | 1994-10-26 | Sun Microsystems, Inc. | Reset logic circuit and method |
| US6586973B2 (en) | 1999-05-21 | 2003-07-01 | Mitsubishi Denki Kabushiki Kaisha | Output buffer circuit |
-
1989
- 1989-05-26 JP JP1133101A patent/JPH02124632A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0437310A (ja) * | 1990-06-01 | 1992-02-07 | Nec Corp | 半導体集積回路装置 |
| JPH04329023A (ja) * | 1991-04-30 | 1992-11-17 | Toshiba Corp | 出力バッファ回路 |
| JP2573431B2 (ja) * | 1991-04-30 | 1997-01-22 | 株式会社東芝 | 出力バッファ回路 |
| EP0523807A2 (en) * | 1991-07-15 | 1993-01-20 | Unitrode Corporation | Cmos high voltage switching controller |
| EP0621690A2 (en) * | 1993-04-19 | 1994-10-26 | Sun Microsystems, Inc. | Reset logic circuit and method |
| EP0621690A3 (en) * | 1993-04-19 | 1995-02-15 | Sun Microsystems Inc | Procedure and reset logic circuit. |
| US5430399A (en) * | 1993-04-19 | 1995-07-04 | Sun Microsystems, Inc. | Reset logic circuit and method |
| US6586973B2 (en) | 1999-05-21 | 2003-07-01 | Mitsubishi Denki Kabushiki Kaisha | Output buffer circuit |
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