JPH0884062A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0884062A JPH0884062A JP6243258A JP24325894A JPH0884062A JP H0884062 A JPH0884062 A JP H0884062A JP 6243258 A JP6243258 A JP 6243258A JP 24325894 A JP24325894 A JP 24325894A JP H0884062 A JPH0884062 A JP H0884062A
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- source follower
- cmos
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】 本発明は、超ＬＳＩチップ内に存在する配線
や、チップ外の回路等の大きな容量をもつ負荷を超高速
に駆動すること可能な半導体装置を提供する。 【構成】 本発明は、ソース電極が互いに接続された少
なくとも一対のＮＭＯＳ及びＰＭＯＳを有し、前記ＮＭ
ＯＳのドレイン電極が前記ＰＭＯＳのドレイン電極より
も高い電位のバイアスが与えられ、前記互いに接続され
たソース電極がＣＭＯＳインバータの入力に接続され、
前記ＣＭＯＳインバータの出力に容量性の負荷が接続さ
れた回路において、前記容量性の負荷の大きさが前記Ｃ
ＭＯＳインバータのゲート入力容量よりも大きく、且
つ、前記ＣＭＯＳインバータのゲート入力容量が前記Ｎ
ＭＯＳ及びＰＭＯＳのそれぞれのゲート入力容量を合計
したものよりも大きく設定されていることを特徴とす
る。
や、チップ外の回路等の大きな容量をもつ負荷を超高速
に駆動すること可能な半導体装置を提供する。 【構成】 本発明は、ソース電極が互いに接続された少
なくとも一対のＮＭＯＳ及びＰＭＯＳを有し、前記ＮＭ
ＯＳのドレイン電極が前記ＰＭＯＳのドレイン電極より
も高い電位のバイアスが与えられ、前記互いに接続され
たソース電極がＣＭＯＳインバータの入力に接続され、
前記ＣＭＯＳインバータの出力に容量性の負荷が接続さ
れた回路において、前記容量性の負荷の大きさが前記Ｃ
ＭＯＳインバータのゲート入力容量よりも大きく、且
つ、前記ＣＭＯＳインバータのゲート入力容量が前記Ｎ
ＭＯＳ及びＰＭＯＳのそれぞれのゲート入力容量を合計
したものよりも大きく設定されていることを特徴とす
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に係り、よ
り詳細には、大きな容量性の負荷を高速に駆動すること
のできるバッファ回路に関するものである。
り詳細には、大きな容量性の負荷を高速に駆動すること
のできるバッファ回路に関するものである。
【０００２】
【従来の技術】近年のＬＳＩ技術の進歩には目を見張る
ものがある。トランジスタの寸法は益々微細化され、そ
のゲート長は０．１μｍの領域にまで及んでいる。この
ように微細化、高集積化が進む一方、チップ上の回路は
大規模になってきている。このために、配線容量が大き
く、回路全体の動作速度低下を招く大きな原因となって
いる。例えば、マイクロプロセッサでは、チップ全体の
動作を制御するシステムクロックが使われており、これ
は通常１つのクロック発生回路からチップ全体に供給さ
れている。すなわち、クロック供給用の配線は非常に長
く、数ｃｍ程度にも及ぶ場合があり、こういったバスラ
インの非常に大きな容量負荷をいかに高速に駆動するか
が大きな問題となっている。さらに、出力バッファは、
基本ゲートの数千倍から数万倍といった外部負荷を駆動
しなければならず、出力段での信号の遅れがシステム全
体のスピードを決定する大きな要因となっている。
ものがある。トランジスタの寸法は益々微細化され、そ
のゲート長は０．１μｍの領域にまで及んでいる。この
ように微細化、高集積化が進む一方、チップ上の回路は
大規模になってきている。このために、配線容量が大き
く、回路全体の動作速度低下を招く大きな原因となって
いる。例えば、マイクロプロセッサでは、チップ全体の
動作を制御するシステムクロックが使われており、これ
は通常１つのクロック発生回路からチップ全体に供給さ
れている。すなわち、クロック供給用の配線は非常に長
く、数ｃｍ程度にも及ぶ場合があり、こういったバスラ
インの非常に大きな容量負荷をいかに高速に駆動するか
が大きな問題となっている。さらに、出力バッファは、
基本ゲートの数千倍から数万倍といった外部負荷を駆動
しなければならず、出力段での信号の遅れがシステム全
体のスピードを決定する大きな要因となっている。
【０００３】通常、大容量負荷を駆動するために、非常
にゲート幅の大きなトランジスタで構成されたインバー
タをバッファ回路として用いる。しかし、ゲート幅を大
きくするということは、それ自体、容量負荷となるた
め、バッファ回路自身を駆動するのに多大の時間を要
し、結局高速駆動は不可能となっている。
にゲート幅の大きなトランジスタで構成されたインバー
タをバッファ回路として用いる。しかし、ゲート幅を大
きくするということは、それ自体、容量負荷となるた
め、バッファ回路自身を駆動するのに多大の時間を要
し、結局高速駆動は不可能となっている。
【０００４】
【発明が解決しようとする課題】そこで、本発明の目的
は、大容量の負荷を高速に駆動できるバッファ回路を実
現することである。
は、大容量の負荷を高速に駆動できるバッファ回路を実
現することである。
【０００５】
【課題を解決するための手段】本発明は、ソース電極が
互いに接続された少なくとも一対のＮＭＯＳ及びＰＭＯ
Ｓを有し、前記ＮＭＯＳのドレイン電極が前記ＰＭＯＳ
のドレイン電極よりも高い電位のバイアスが与えられ、
前記互に接続されたソース電極がＣＭＯＳインバータの
入力に接続され、前記ＣＭＯＳインバータの出力に容量
性の負荷が接続された回路において、前記容量性の負荷
の大きさが前記ＣＭＯＳインバータのゲート入力容量よ
りも大きく、且つ、前記ＣＭＯＳインバータのゲート入
力容量が前記ＮＭＯＳ及びＰＭＯＳのそれぞれのゲート
入力容量を合計したものよりも大きく設定されているこ
とを特徴とする。
互いに接続された少なくとも一対のＮＭＯＳ及びＰＭＯ
Ｓを有し、前記ＮＭＯＳのドレイン電極が前記ＰＭＯＳ
のドレイン電極よりも高い電位のバイアスが与えられ、
前記互に接続されたソース電極がＣＭＯＳインバータの
入力に接続され、前記ＣＭＯＳインバータの出力に容量
性の負荷が接続された回路において、前記容量性の負荷
の大きさが前記ＣＭＯＳインバータのゲート入力容量よ
りも大きく、且つ、前記ＣＭＯＳインバータのゲート入
力容量が前記ＮＭＯＳ及びＰＭＯＳのそれぞれのゲート
入力容量を合計したものよりも大きく設定されているこ
とを特徴とする。
【０００６】
【作用】大きな容量負荷を高速に駆動するために、ＣＭ
ＯＳソースフォロワ回路をとりあげ、その有効性をＳＰ
ＩＣＥシミュレーションで検証した。その結果、入力ゲ
ート容量が実効的に見えなくなるという『アンチ・ミラ
ー効果』に加え、出力が入力側にゲート容量を介して正
帰還される『ブートストラップ効果』も存在し、これら
が大容量負荷の高速駆動に有効であることが分かった。
さらに、バッファ回路をインバータ・ソースフォロワ・
インバータの複数個連なった構成にすることにより少数
段で大容量負荷を高速に駆動できることが分かった。
ＯＳソースフォロワ回路をとりあげ、その有効性をＳＰ
ＩＣＥシミュレーションで検証した。その結果、入力ゲ
ート容量が実効的に見えなくなるという『アンチ・ミラ
ー効果』に加え、出力が入力側にゲート容量を介して正
帰還される『ブートストラップ効果』も存在し、これら
が大容量負荷の高速駆動に有効であることが分かった。
さらに、バッファ回路をインバータ・ソースフォロワ・
インバータの複数個連なった構成にすることにより少数
段で大容量負荷を高速に駆動できることが分かった。
【０００７】そこで、容量性の負荷の大きさをＣＭＯＳ
インバータのゲート入力容量よりも大きく設定し、且
つ、ＣＭＯＳインバータのゲート入力容量をＮＭＯＳ及
びＰＭＯＳのそれぞれのゲート入力容量を合計したもの
よりも大きく設定すれば大容量の負荷を高速に駆動でき
るバッファ回路を実現できる。
インバータのゲート入力容量よりも大きく設定し、且
つ、ＣＭＯＳインバータのゲート入力容量をＮＭＯＳ及
びＰＭＯＳのそれぞれのゲート入力容量を合計したもの
よりも大きく設定すれば大容量の負荷を高速に駆動でき
るバッファ回路を実現できる。
【０００８】
（実施例１）本発明の第１の実施例を図１に示す。１０
１は、例えばＣＭＯＳインバータであり、図２の構造を
もつ、ＮＭＯＳ２０１、ＰＭＯＳ２０２より構成されて
おり、それぞれ表１に示したデバイスパラメータをもっ
ている。これを基本インバータと呼ぶことにする。１０
１の記号中に示したＣ0は、ＮＭＯＳとＰＭＯＳのゲー
ト入力容量を加えたもので、例えばこの例では２．６ｆ
Ｆを表している。１０２も、例えばＣＭＯＳインバータ
であり、記号中にｍＣ0と書かれているのは、ＮＭＯＳ
とＰＭＯＳのチャネル幅Ｗが基本インバータのチャネル
幅（表１の値）のｍ倍になっていることを意味してい
る。その他のパラメータは基本インバータと同じである
ため、そのゲート入力容量の和はｍＣ0（ｍ×２．６ｆ
Ｆ）となっている。つまり、基本インバータのｍ倍の電
流駆動動力をもつインバータであり、その分だけ入力容
量も大きくなっているのである。
１は、例えばＣＭＯＳインバータであり、図２の構造を
もつ、ＮＭＯＳ２０１、ＰＭＯＳ２０２より構成されて
おり、それぞれ表１に示したデバイスパラメータをもっ
ている。これを基本インバータと呼ぶことにする。１０
１の記号中に示したＣ0は、ＮＭＯＳとＰＭＯＳのゲー
ト入力容量を加えたもので、例えばこの例では２．６ｆ
Ｆを表している。１０２も、例えばＣＭＯＳインバータ
であり、記号中にｍＣ0と書かれているのは、ＮＭＯＳ
とＰＭＯＳのチャネル幅Ｗが基本インバータのチャネル
幅（表１の値）のｍ倍になっていることを意味してい
る。その他のパラメータは基本インバータと同じである
ため、そのゲート入力容量の和はｍＣ0（ｍ×２．６ｆ
Ｆ）となっている。つまり、基本インバータのｍ倍の電
流駆動動力をもつインバータであり、その分だけ入力容
量も大きくなっているのである。
【０００９】１０３はＣＭＯＳ構成のソースフォロワ回
路であり、その構造を図３に示す。１０３と１０２とを
組合わせたものが本発明の半導体装置で、小さな電流駆
動力しかもたない基本インバータの出力信号で、大きな
容量負荷ＣL（１０４）を高速で駆動できるバッファ回
路となっている。この回路の動作の本質は、１０３のソ
ースフォロワ回路にあり、その動作について、以下に詳
しく説明する。
路であり、その構造を図３に示す。１０３と１０２とを
組合わせたものが本発明の半導体装置で、小さな電流駆
動力しかもたない基本インバータの出力信号で、大きな
容量負荷ＣL（１０４）を高速で駆動できるバッファ回
路となっている。この回路の動作の本質は、１０３のソ
ースフォロワ回路にあり、その動作について、以下に詳
しく説明する。
【００１０】図３にＣＭＯＳソースフォロワ回路の回路
図を示す。回路構成はＣＭＯＳインバータに似ている
が、ＮＭＯＳ３０１とＰＭＯＳ３０２の位置を入れ替え
たものとなっている。各トランジスタはデプリーション
形で、ＶOUT３０３はＶIN３０４に追従する。電圧利得
は僅かながら１より小さい。
図を示す。回路構成はＣＭＯＳインバータに似ている
が、ＮＭＯＳ３０１とＰＭＯＳ３０２の位置を入れ替え
たものとなっている。各トランジスタはデプリーション
形で、ＶOUT３０３はＶIN３０４に追従する。電圧利得
は僅かながら１より小さい。
【００１１】図４はＣＭＯＳソースフォロワ回路のＤＣ
特性について、基板濃度を変化させてＨＳＰＩＣＥシミ
ュレーションを行なった結果である。基板濃度が２×１
０14ｃｍ-3の場合はＮＭＯＳもしくはＰＭＯＳが三極管
領域で動作する範囲でＶOUT＝ＶINの特性からのずれが
生じている（ＮＭＯＳ、ＰＭＯＳの閾値はそれぞれ−１
Ｖ，１Ｖであり、ＶIN＞４Ｖ、ＶIN＜１Ｖの領域でそれ
ぞれＮＭＯＳ，ＰＭＯＳが三極管動作となる）。この特
性（破線）は基板バイアス効果を考慮に入れないで解析
的に計算した結果と非常に良く一致する。一方、基板濃
度が３×１０16ｃｍ-3の場合（実線）は解析的な計算結
果とは一致せず、大きくずれている。この原因は、３×
１０16ｃｍ-3の基板では基板バイアス効果が強く現れる
ためである。このためにソースフォロワのゲインが多少
ながら減少する。しかしながら、ＮＭＯＳとＰＭＯＳの
基板バイアス効果が相殺して、線形性が改善しているこ
とが分かる。
特性について、基板濃度を変化させてＨＳＰＩＣＥシミ
ュレーションを行なった結果である。基板濃度が２×１
０14ｃｍ-3の場合はＮＭＯＳもしくはＰＭＯＳが三極管
領域で動作する範囲でＶOUT＝ＶINの特性からのずれが
生じている（ＮＭＯＳ、ＰＭＯＳの閾値はそれぞれ−１
Ｖ，１Ｖであり、ＶIN＞４Ｖ、ＶIN＜１Ｖの領域でそれ
ぞれＮＭＯＳ，ＰＭＯＳが三極管動作となる）。この特
性（破線）は基板バイアス効果を考慮に入れないで解析
的に計算した結果と非常に良く一致する。一方、基板濃
度が３×１０16ｃｍ-3の場合（実線）は解析的な計算結
果とは一致せず、大きくずれている。この原因は、３×
１０16ｃｍ-3の基板では基板バイアス効果が強く現れる
ためである。このためにソースフォロワのゲインが多少
ながら減少する。しかしながら、ＮＭＯＳとＰＭＯＳの
基板バイアス効果が相殺して、線形性が改善しているこ
とが分かる。
【００１２】ところでこの回路の最も注目すべきこと
は、各トランジスタの反転層、即ちチャネル３０５、３
０６が電気的にＶOUT３０３に繋がっており、その電位
がＶINに追従することである。すなわち、これはゲート
容量を充放電する必要がないことを意味している。実効
入力容量は（１−Ｋ）ＣINとなる。ここで、ＫはＣＭＯ
Ｓソースフォロワ回路の電圧利得である。反転増幅器に
おいてＫは負なので、実効入力容量は増大し、動作速度
は遅くなる。これが、いわゆるミラー効果である。一
方、ソースフォロワ回路の場合、Ｋ≒１なので、実効入
力容量が非常に小さくなる。これを『アンチ・ミラー効
果』と呼ぶことにする。
は、各トランジスタの反転層、即ちチャネル３０５、３
０６が電気的にＶOUT３０３に繋がっており、その電位
がＶINに追従することである。すなわち、これはゲート
容量を充放電する必要がないことを意味している。実効
入力容量は（１−Ｋ）ＣINとなる。ここで、ＫはＣＭＯ
Ｓソースフォロワ回路の電圧利得である。反転増幅器に
おいてＫは負なので、実効入力容量は増大し、動作速度
は遅くなる。これが、いわゆるミラー効果である。一
方、ソースフォロワ回路の場合、Ｋ≒１なので、実効入
力容量が非常に小さくなる。これを『アンチ・ミラー効
果』と呼ぶことにする。
【００１３】次にこの『アンチ・ミラー効果』について
説明する。図５は３通りの容量負荷を基本インバータ５
０１（表１参照）で駆動した場合の出力過渡応答を示し
ている。入力ＶINには時刻０に２０ｐｓｅｃで５Ｖから
０Ｖに立ち下がるパルスを入力している。図中のＣ0は
基本インバータの入力ゲート容量（２．６ｆＦ）を示し
ている。出力の容量性負荷がＣ0（５０２）、５１Ｃ
0（５０３）の２通りについて見ると、当然のことなが
らＡのノードの立ち上がりに比べ、Ｃのノードのそれが
著しく遅くなっていることが分かる。つまり、インバー
タの電流駆動能力が等しいため、出力の容量性の負荷の
大きいＣのノードの立ち上がりが遅れたのである。例え
ば、最終値の９０％になる時間を立ち上がり時間τrと
定義すると、Ａで２７ｐｓｅｃ（これをτ0と定義す
る）、Ｃで５１２ｐｓｅｃと約１９倍もの差となる。
説明する。図５は３通りの容量負荷を基本インバータ５
０１（表１参照）で駆動した場合の出力過渡応答を示し
ている。入力ＶINには時刻０に２０ｐｓｅｃで５Ｖから
０Ｖに立ち下がるパルスを入力している。図中のＣ0は
基本インバータの入力ゲート容量（２．６ｆＦ）を示し
ている。出力の容量性負荷がＣ0（５０２）、５１Ｃ
0（５０３）の２通りについて見ると、当然のことなが
らＡのノードの立ち上がりに比べ、Ｃのノードのそれが
著しく遅くなっていることが分かる。つまり、インバー
タの電流駆動能力が等しいため、出力の容量性の負荷の
大きいＣのノードの立ち上がりが遅れたのである。例え
ば、最終値の９０％になる時間を立ち上がり時間τrと
定義すると、Ａで２７ｐｓｅｃ（これをτ0と定義す
る）、Ｃで５１２ｐｓｅｃと約１９倍もの差となる。
【００１４】
【表１】 （基本インバータのデバイス・パラメータ）
【００１５】次に基本インバータの出力にゲート幅５０
倍のソースフォロワ５０４を接続した場合のインバータ
の出力（ここではＢとした）の過渡応答を見てみる。Ｂ
のノードには、次段のソースフォロワ５０４のゲート容
量５０Ｃ0とキャパシタのＣ0、すなわち合計５１Ｃ0が
ぶら下がっているにもかかわらず、その立ち上がりはＣ
のノードの立ち上がり（τr＝５１２ｐｓｅｃ）よりも
ずっと速いことが分かる。このときτr＝９２ｐｓｅｃ
であった。これは次段のソースフォロワがＤのノードの
Ｃ0をすばやく駆動するために、ＣとＤのノードの電位
が同時に上昇してアンチ・ミラー効果が現われているの
である。すなわち、ＣとＤのノードの電位が同時に上昇
する結果、ソースフォロワのゲート容量５０Ｃ0の両端
は同電位に保たれ、電荷の充電が生じないため、等価的
にゲート入力容量５０Ｃ0が見えなくなるのである。し
かし、Ａのノードの応答に比べ遅れが見られるのは、ソ
ースフォロワの電圧利得が１より小さいためである。つ
まり、完全にＣとＤのノードの電位が一致して変化すれ
ば、ゲート容量５０Ｃ0は等価的に０となる。ところ
が、実際にはソースフォロワの電圧利得が１より小さい
ことにより、Ｄのノードの電位の変化がＢのノードの電
位の変化よりも小さくなるので、結果としてわずかな電
位差が入力容量５０Ｃ0の両端に現れるからである。シ
ミュレーションでＣeffを求めた結果、約８〜９Ｃ0であ
ることが分かった。又、図４から求めたソースフォロワ
回路の電圧利得０．８４から、Ｃeffは５０Ｃ0（１−
０．８４）＝８Ｃ0となり、シミュレーション結果とよ
く一致している。
倍のソースフォロワ５０４を接続した場合のインバータ
の出力（ここではＢとした）の過渡応答を見てみる。Ｂ
のノードには、次段のソースフォロワ５０４のゲート容
量５０Ｃ0とキャパシタのＣ0、すなわち合計５１Ｃ0が
ぶら下がっているにもかかわらず、その立ち上がりはＣ
のノードの立ち上がり（τr＝５１２ｐｓｅｃ）よりも
ずっと速いことが分かる。このときτr＝９２ｐｓｅｃ
であった。これは次段のソースフォロワがＤのノードの
Ｃ0をすばやく駆動するために、ＣとＤのノードの電位
が同時に上昇してアンチ・ミラー効果が現われているの
である。すなわち、ＣとＤのノードの電位が同時に上昇
する結果、ソースフォロワのゲート容量５０Ｃ0の両端
は同電位に保たれ、電荷の充電が生じないため、等価的
にゲート入力容量５０Ｃ0が見えなくなるのである。し
かし、Ａのノードの応答に比べ遅れが見られるのは、ソ
ースフォロワの電圧利得が１より小さいためである。つ
まり、完全にＣとＤのノードの電位が一致して変化すれ
ば、ゲート容量５０Ｃ0は等価的に０となる。ところ
が、実際にはソースフォロワの電圧利得が１より小さい
ことにより、Ｄのノードの電位の変化がＢのノードの電
位の変化よりも小さくなるので、結果としてわずかな電
位差が入力容量５０Ｃ0の両端に現れるからである。シ
ミュレーションでＣeffを求めた結果、約８〜９Ｃ0であ
ることが分かった。又、図４から求めたソースフォロワ
回路の電圧利得０．８４から、Ｃeffは５０Ｃ0（１−
０．８４）＝８Ｃ0となり、シミュレーション結果とよ
く一致している。
【００１６】図６は図５のソースフォロワを用いた回路
において、ソースフォロワ回路の出力にぶら下がってい
る容量負荷の大きさによる応答の違いをＨＳＰＩＣＥシ
ミュレーションで計算した結果である。図６に示したの
は、初段のインバータ６０１の出力電圧、すなわちＶA
の変化である。またＶAは、５０Ｃ0のソースフォロワ
（６０２）の入力電圧になっている。ｎ＝１〜２００に
対し、すべてほぼ同様の特性が得られている。ここで注
目すべきことは、出力負荷容量６０３を大きく（すなわ
ちｎを大きく）すると、オーバーシュート現象が見られ
ることである。これはいわゆるブートストラップ効果に
よるものである。つまり、出力負荷容量が大きくなると
ソースフォロワの電流駆動能力は一定であるためＶBの
ノードの上昇する速度が遅くなり、出力ＶBがＶAに追従
しない（これは、アンチ・ミラー効果が働かないことを
意味している）。このために、ＶAのノードから大きな
負荷容量５１Ｃ0がそのまま見えることになる。しかし
ながら、一旦この容量が充電されると、ＶBの電位の上
昇と共にブートストラップ効果によりＶAの電位が持ち
上げられる。さらに、ＶAの電位が持ち上げられること
によって、ソースフォロワの電流駆動能力が増大し、Ｖ
Bの電位、即ち出力負荷容量を高速に駆動できる。図７
はソースフォロワ７０１の出力ＶBの変化を示してい
る。出力負荷容量７０２が高速に駆動されており、ソー
スフォロワの電流駆動能力が非常に大きいことが分か
る。
において、ソースフォロワ回路の出力にぶら下がってい
る容量負荷の大きさによる応答の違いをＨＳＰＩＣＥシ
ミュレーションで計算した結果である。図６に示したの
は、初段のインバータ６０１の出力電圧、すなわちＶA
の変化である。またＶAは、５０Ｃ0のソースフォロワ
（６０２）の入力電圧になっている。ｎ＝１〜２００に
対し、すべてほぼ同様の特性が得られている。ここで注
目すべきことは、出力負荷容量６０３を大きく（すなわ
ちｎを大きく）すると、オーバーシュート現象が見られ
ることである。これはいわゆるブートストラップ効果に
よるものである。つまり、出力負荷容量が大きくなると
ソースフォロワの電流駆動能力は一定であるためＶBの
ノードの上昇する速度が遅くなり、出力ＶBがＶAに追従
しない（これは、アンチ・ミラー効果が働かないことを
意味している）。このために、ＶAのノードから大きな
負荷容量５１Ｃ0がそのまま見えることになる。しかし
ながら、一旦この容量が充電されると、ＶBの電位の上
昇と共にブートストラップ効果によりＶAの電位が持ち
上げられる。さらに、ＶAの電位が持ち上げられること
によって、ソースフォロワの電流駆動能力が増大し、Ｖ
Bの電位、即ち出力負荷容量を高速に駆動できる。図７
はソースフォロワ７０１の出力ＶBの変化を示してい
る。出力負荷容量７０２が高速に駆動されており、ソー
スフォロワの電流駆動能力が非常に大きいことが分か
る。
【００１７】これまで述べてきたソースフォロワの持つ
電流駆動能力を有効に利用するためのものが図１に示し
た本発明の半導体装置で、ソースフォロワ１０３とイン
バータ１０２をペアにしたバッファ回路である。こうす
ることによってソースフォロワ１０３の小さな電圧振幅
をインバータ１０２で回復でき、さらには、ソースフォ
ロワの大きな電流駆動能力で大きなインバータを駆動し
てバッファ回路トータルでの電流駆動能力を大きくする
ことが可能となる。
電流駆動能力を有効に利用するためのものが図１に示し
た本発明の半導体装置で、ソースフォロワ１０３とイン
バータ１０２をペアにしたバッファ回路である。こうす
ることによってソースフォロワ１０３の小さな電圧振幅
をインバータ１０２で回復でき、さらには、ソースフォ
ロワの大きな電流駆動能力で大きなインバータを駆動し
てバッファ回路トータルでの電流駆動能力を大きくする
ことが可能となる。
【００１８】ＣL＝１００Ｃ0に対してソースフォロワ１
０３のサイズｎ及びインバータ１０２のサイズｍの最適
値を調べた。まず、ソースフォロワサイズｎについて５
〜５０の範囲でシミュレーションを行なったが、ｎ＝１
０近辺で遅延時間τrが最小になることが分かった。次
に、ｎ＝５，１０，２０に関してインバータサイズｍを
変化させてシミュレーションを行なった。図８は、１０
０Ｃ0に対してｍを２０〜２００の範囲で変化させたと
きの遅延時間τrを求めた結果である。すべてのｍに対
して遅延時間τrが最小となるのは、ｎ＝１０の場合で
ある。さらに、ｎ＝１０、ｍ＝６０でτrの最小値、τr
＝３．４４τ0が得られる。図中、点線で示してあるτr
＝３．７７τ0はインバータチェインのバッファで、テ
ーパリングファクタを３、段数を４としたときのもので
ある。（これは従来よく用いられるバッファ回路で、各
インバータのサイズを３倍、９倍、２７倍、８１倍とし
たものである。）すなわちＣＭＯＳソースフォロワ・バ
ッファ回路は最も速いと考えられるインバータチェイン
よりも高速であることが分かる。
０３のサイズｎ及びインバータ１０２のサイズｍの最適
値を調べた。まず、ソースフォロワサイズｎについて５
〜５０の範囲でシミュレーションを行なったが、ｎ＝１
０近辺で遅延時間τrが最小になることが分かった。次
に、ｎ＝５，１０，２０に関してインバータサイズｍを
変化させてシミュレーションを行なった。図８は、１０
０Ｃ0に対してｍを２０〜２００の範囲で変化させたと
きの遅延時間τrを求めた結果である。すべてのｍに対
して遅延時間τrが最小となるのは、ｎ＝１０の場合で
ある。さらに、ｎ＝１０、ｍ＝６０でτrの最小値、τr
＝３．４４τ0が得られる。図中、点線で示してあるτr
＝３．７７τ0はインバータチェインのバッファで、テ
ーパリングファクタを３、段数を４としたときのもので
ある。（これは従来よく用いられるバッファ回路で、各
インバータのサイズを３倍、９倍、２７倍、８１倍とし
たものである。）すなわちＣＭＯＳソースフォロワ・バ
ッファ回路は最も速いと考えられるインバータチェイン
よりも高速であることが分かる。
【００１９】図９はＣL＝１００Ｃ0の容量性負荷９０１
をｎ＝１０、ｍ＝６０の最適化されたＣＭＯＳソースフ
ォロワ・バッファ回路９０２とテーパリングファクタ３
のインバータチェイン９０３で駆動したときの過渡応答
を調べたものである。インバータチェインにおいて、遅
延時間τr（最終値の９０％になる時間）は段数ｎが４
段であるときに最も小さい。又、最終値の５０％になる
時間をτdと定義すると、τdでは段数ｎが３段であると
きに最速となる。いずれにしても、ＣＭＯＳソースフォ
ロワ・バッファ回路９０２がインバータチェインよりも
高速にＣL９０１を駆動しているのが分かる。
をｎ＝１０、ｍ＝６０の最適化されたＣＭＯＳソースフ
ォロワ・バッファ回路９０２とテーパリングファクタ３
のインバータチェイン９０３で駆動したときの過渡応答
を調べたものである。インバータチェインにおいて、遅
延時間τr（最終値の９０％になる時間）は段数ｎが４
段であるときに最も小さい。又、最終値の５０％になる
時間をτdと定義すると、τdでは段数ｎが３段であると
きに最速となる。いずれにしても、ＣＭＯＳソースフォ
ロワ・バッファ回路９０２がインバータチェインよりも
高速にＣL９０１を駆動しているのが分かる。
【００２０】（実施例２）次に本発明の第２の実施例を
図１０に示す。これはさらに大きな負荷１００１を駆動
するための回路でソースフォロワ１００２、１００３と
インバータ１００４、１００５とを順次４段繋いだ構成
となっている。
図１０に示す。これはさらに大きな負荷１００１を駆動
するための回路でソースフォロワ１００２、１００３と
インバータ１００４、１００５とを順次４段繋いだ構成
となっている。
【００２１】図１０は、ＣL＝６０００Ｃ0の負荷容量を
ｎ＝１０、ｍ＝６０のＣＭＯＳソースフォロワ・バッフ
ァ回路とテーパリングファクタ３のインバータチェイン
１００６で駆動したときの過渡応答を調べた結果であ
る。本実施例では、ソースフォロワとインバータからな
る図１のようなバッファ回路を２段、カスケード接続し
て使用している。この場合においてもＣＭＯＳソースフ
ォロワ・バッファ回路がインバータチェインよりも高速
にＣLを駆動しており、ＣＭＯＳソースフォロワ・バッ
ファ回路トータルでの電流駆動能力がインバータチェイ
ンよりも大きいことが分かる。
ｎ＝１０、ｍ＝６０のＣＭＯＳソースフォロワ・バッフ
ァ回路とテーパリングファクタ３のインバータチェイン
１００６で駆動したときの過渡応答を調べた結果であ
る。本実施例では、ソースフォロワとインバータからな
る図１のようなバッファ回路を２段、カスケード接続し
て使用している。この場合においてもＣＭＯＳソースフ
ォロワ・バッファ回路がインバータチェインよりも高速
にＣLを駆動しており、ＣＭＯＳソースフォロワ・バッ
ファ回路トータルでの電流駆動能力がインバータチェイ
ンよりも大きいことが分かる。
【００２２】以上、第１及び第２の実施例で示したよう
に、本発明の半導体装置は、半導体超ＬＳＩの高速動作
実現に極めて有効である。即ち、ＣＭＯＳソースフォロ
ワ回路が大容量負荷の高速駆動に有効である性質、つま
りアンチ・ミラー効果及びブートストラップ効果を有す
ること、さらに、ＣＭＯＳソースフォロワ回路をインバ
ータとペアにすることでバッファ回路を構成すると、ト
ータルでの電流駆動能力を大きくできることを明らかに
なった。これにより、最小寸法のＣＭＯＳインバータ
（基本インバータ）のゲート容量の１００倍もしくは６
０００倍の容量負荷を駆動する場合、ＣＭＯＳソースフ
ォロワ・バッファ回路がインバータチェインよりも高速
に駆動できることを示した。したがって、ＣＭＯＳソー
スフォロワ・バッファ回路はボンディングパッドや長い
バスラインなどの大きな容量を等価的に軽減することが
できる有効なバッファ回路であり、超ＬＳＩの高速動作
実現に極めて有効である。
に、本発明の半導体装置は、半導体超ＬＳＩの高速動作
実現に極めて有効である。即ち、ＣＭＯＳソースフォロ
ワ回路が大容量負荷の高速駆動に有効である性質、つま
りアンチ・ミラー効果及びブートストラップ効果を有す
ること、さらに、ＣＭＯＳソースフォロワ回路をインバ
ータとペアにすることでバッファ回路を構成すると、ト
ータルでの電流駆動能力を大きくできることを明らかに
なった。これにより、最小寸法のＣＭＯＳインバータ
（基本インバータ）のゲート容量の１００倍もしくは６
０００倍の容量負荷を駆動する場合、ＣＭＯＳソースフ
ォロワ・バッファ回路がインバータチェインよりも高速
に駆動できることを示した。したがって、ＣＭＯＳソー
スフォロワ・バッファ回路はボンディングパッドや長い
バスラインなどの大きな容量を等価的に軽減することが
できる有効なバッファ回路であり、超ＬＳＩの高速動作
実現に極めて有効である。
【００２３】本発明の半導体装置であるバッファ回路
は、図１のようにソースフォロワ１０３とインバータ１
０２とを一段組合わせたもの、あるいは図１０のように
ソースフォロワとインバータとのペアを、１００２と１
００４及び１００３と１００５のように２段接続したも
のである。これをもっと多段に繋いでもよいことは言う
までもない。この場合、必ず後段のもの程、そのサイズ
は順次大きなものを用いる必要がある。また、図１、図
１０の実施例では、バッファ回路への入力はインバータ
（１０１、１００７）であり、出力の負荷は容量（１０
４、１００１）であるが、これはあくまで例として示し
ただけであり、それぞれいかなる回路の出力及び入力で
あってもよい。例えば、論理回路の出力が本発明のバッ
ファ回路に入力され、又、バッファ回路の出力が論理回
路の入力に繋がっていてもよい。又、本発明の回路は、
入力段にソースフォロワを設け、その入力容量を実効的
に非常に小さくしている。従って、容量負荷をできるだ
け小さくしたい論理回路の出力段に設けることが非常に
有効である。例えば、シングル・エレクトロン・トラン
ジスタ（single electron transistor）は、クーロンブ
ロッケードという現象を利用しているため、トランジス
タ部の容量を非常に小さくしないと働かない。従って、
電流駆動力が小さく、データの読み出しが非常に遅いの
が大問題である。本発明は、このようなシングル・エレ
クトロン・トランジスタで構成された回路出力の読み出
し部にも非常に有効に応用できる。
は、図１のようにソースフォロワ１０３とインバータ１
０２とを一段組合わせたもの、あるいは図１０のように
ソースフォロワとインバータとのペアを、１００２と１
００４及び１００３と１００５のように２段接続したも
のである。これをもっと多段に繋いでもよいことは言う
までもない。この場合、必ず後段のもの程、そのサイズ
は順次大きなものを用いる必要がある。また、図１、図
１０の実施例では、バッファ回路への入力はインバータ
（１０１、１００７）であり、出力の負荷は容量（１０
４、１００１）であるが、これはあくまで例として示し
ただけであり、それぞれいかなる回路の出力及び入力で
あってもよい。例えば、論理回路の出力が本発明のバッ
ファ回路に入力され、又、バッファ回路の出力が論理回
路の入力に繋がっていてもよい。又、本発明の回路は、
入力段にソースフォロワを設け、その入力容量を実効的
に非常に小さくしている。従って、容量負荷をできるだ
け小さくしたい論理回路の出力段に設けることが非常に
有効である。例えば、シングル・エレクトロン・トラン
ジスタ（single electron transistor）は、クーロンブ
ロッケードという現象を利用しているため、トランジス
タ部の容量を非常に小さくしないと働かない。従って、
電流駆動力が小さく、データの読み出しが非常に遅いの
が大問題である。本発明は、このようなシングル・エレ
クトロン・トランジスタで構成された回路出力の読み出
し部にも非常に有効に応用できる。
【００２４】（実施例３）次に、図１１は本発明の第３
の実施例である。この実施例では、ＮＭＯＳ１１０１と
ＰＭＯＳ１１０２とでソースフォロワを構成しており、
１１０３はこれとペアを作るインバータである。これに
さらにＮＭＯＳ１１０４とＰＭＯＳ１１０５とが追加さ
れており、そのゲートにはそれぞれ信号Ｘとその反転信
号Ｘ（バー）が印加されている。つまりＸ＝０のとき
は、ＮＭＯＳ１１０４、ＰＭＯＳ１１０５ともにOFFと
なり、ソースフォロワに流れる直流電流をカットでき
る。これによってパワー消費を減らすことができるので
有効である。Ｘ＝１のときは、両トランジスタともにON
にすると図１と同じ回路になる。
の実施例である。この実施例では、ＮＭＯＳ１１０１と
ＰＭＯＳ１１０２とでソースフォロワを構成しており、
１１０３はこれとペアを作るインバータである。これに
さらにＮＭＯＳ１１０４とＰＭＯＳ１１０５とが追加さ
れており、そのゲートにはそれぞれ信号Ｘとその反転信
号Ｘ（バー）が印加されている。つまりＸ＝０のとき
は、ＮＭＯＳ１１０４、ＰＭＯＳ１１０５ともにOFFと
なり、ソースフォロワに流れる直流電流をカットでき
る。これによってパワー消費を減らすことができるので
有効である。Ｘ＝１のときは、両トランジスタともにON
にすると図１と同じ回路になる。
【００２５】これまで、ソースフォロワを構成するＮＭ
ＯＳ、ＰＭＯＳはいずれもデプリーション形としたが、
エンハンスメント形を用いてもよい。この場合は、パワ
ー消費削減のため図３のような構成を用いる必要がな
い。ただし、この場合は動作速度がデプリーション形の
場合に比べて遅くなる。
ＯＳ、ＰＭＯＳはいずれもデプリーション形としたが、
エンハンスメント形を用いてもよい。この場合は、パワ
ー消費削減のため図３のような構成を用いる必要がな
い。ただし、この場合は動作速度がデプリーション形の
場合に比べて遅くなる。
【００２６】
【発明の効果】本発明によれば、超ＬＳＩチップ内に存
在する配線や、チップ外の回路等の大きな容量をもつ負
荷を超高速に駆動することが可能となる。
在する配線や、チップ外の回路等の大きな容量をもつ負
荷を超高速に駆動することが可能となる。
【図１】ＣＭＯＳソースフォロワ・バッファ回路構成図
である。
である。
【図２】ＣＭＯＳソースフォロワ・バッファ回路構造図
である。
である。
【図３】ＣＭＯＳソースフォロワ回路であり、デプリー
ション形のＮＭＯＳとＰＭＯＳとで構成されていること
を示す回路図である。
ション形のＮＭＯＳとＰＭＯＳとで構成されていること
を示す回路図である。
【図４】ＣＭＯＳソースフォロワ回路（デプリーション
閾値電圧は±１Ｖ）直流電圧伝達特性の基板バイアス効
果依存性を示すグラフである。
閾値電圧は±１Ｖ）直流電圧伝達特性の基板バイアス効
果依存性を示すグラフである。
【図５】３通りの容量負荷を基本インバータで駆動した
場合の出力過渡応答を示す図であり、ＣＭＯＳソースフ
ォロワ回路の入力容量５０Ｃ0がアンチ・ミラー効果に
よって軽減されている。インバータへの入力信号の立ち
下がり時間は２０ｐｓｅｃである。
場合の出力過渡応答を示す図であり、ＣＭＯＳソースフ
ォロワ回路の入力容量５０Ｃ0がアンチ・ミラー効果に
よって軽減されている。インバータへの入力信号の立ち
下がり時間は２０ｐｓｅｃである。
【図６】基本インバータ出力過渡応答のソースフォロワ
出力負荷容量依存性を示すグラフである。
出力負荷容量依存性を示すグラフである。
【図７】５０Ｃ0ソースフォロワ出力過渡応答の負荷容
量依存性を示すグラフである。
量依存性を示すグラフである。
【図８】容量性負荷１００Ｃ0を駆動する場合のインバ
ータサイズｍ及びソースフォロワサイズｎに対するＣＭ
ＯＳソースフォロワ・バッファ回路の遅延時間を示すグ
ラフである。
ータサイズｍ及びソースフォロワサイズｎに対するＣＭ
ＯＳソースフォロワ・バッファ回路の遅延時間を示すグ
ラフである。
【図９】容量性負荷１００Ｃ0をＣＭＯＳソースフォロ
ワ・バッファ回路図及びテーパリングファクタ３のイン
バータ・チェインで駆動したときの過渡応答を示すグラ
フである。
ワ・バッファ回路図及びテーパリングファクタ３のイン
バータ・チェインで駆動したときの過渡応答を示すグラ
フである。
【図１０】負荷容量６０００Ｃ0をＣＭＯＳソースフォ
ロワ・バッファ回路図及びテーパリングファクタ３のイ
ンバータ・チェインで駆動したときの過渡応答を示すグ
ラフである。
ロワ・バッファ回路図及びテーパリングファクタ３のイ
ンバータ・チェインで駆動したときの過渡応答を示すグ
ラフである。
【図１１】本発明の第３の実施例を示す回路図である。
１０１、１０２ ＣＭＯＳインバータ、 １０３ ソースフォロワ回路、 １０４、１００１ 容量負荷、 ２０１、３０１、１１０１、１１０４ ＮＭＯＳ、 ２０２、３０２、１１０２、１１０５ ＰＭＯＳ、 ３０３ 電圧ＶOUT、 ３０４ 電圧ＶIN、 ３０５、３０６ チャネル、 ５０１ 基本インバータ、 ５０２、５０３、９０１ 容量性負荷、 ５０４、６０２、７０１、１００２、１００３ ソース
フォロワ、 ６０１、１００４、１００５、１１０３ インバータ、 ６０３、７０２ 出力負荷容量、 ９０２ ＣＭＯＳソースフォロワ・バッファ回路、 ９０３、１００６ インバータチェイン。
フォロワ、 ６０１、１００４、１００５、１１０３ インバータ、 ６０３、７０２ 出力負荷容量、 ９０２ ＣＭＯＳソースフォロワ・バッファ回路、 ９０３、１００６ インバータチェイン。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/017 19/0948 Ｈ０３Ｋ 19/094 Ｂ (72)発明者 大見 忠弘 宮城県仙台市青葉区米ヶ袋２の１の17の 301
Claims (1)
- 【請求項１】 ソース電極が互いに接続された少なくと
も一対のＮＭＯＳ及びＰＭＯＳを有し、前記ＮＭＯＳの
ドレイン電極が前記ＰＭＯＳのドレイン電極よりも高い
電位のバイアスが与えられ、前記互いに接続されたソー
ス電極がＣＭＯＳインバータの入力に接続され、前記Ｃ
ＭＯＳインバータの出力に容量性の負荷が接続された回
路において、前記容量性の負荷の大きさが前記ＣＭＯＳ
インバータのゲート入力容量よりも大きく、且つ、前記
ＣＭＯＳインバータのゲート入力容量が前記ＮＭＯＳ及
びＰＭＯＳのそれぞれの入力ゲートの容量を合計したも
のよりも大きく設定されていることを特徴とする半導体
装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24325894A JP3285109B2 (ja) | 1994-09-12 | 1994-09-12 | 半導体装置 |
| PCT/JP1995/001804 WO1996008870A1 (fr) | 1994-09-12 | 1995-09-12 | Dispositif a semi-conducteur |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24325894A JP3285109B2 (ja) | 1994-09-12 | 1994-09-12 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0884062A true JPH0884062A (ja) | 1996-03-26 |
| JP3285109B2 JP3285109B2 (ja) | 2002-05-27 |
Family
ID=17101202
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24325894A Expired - Fee Related JP3285109B2 (ja) | 1994-09-12 | 1994-09-12 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3285109B2 (ja) |
| WO (1) | WO1996008870A1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US6011714A (en) * | 1997-02-06 | 2000-01-04 | Tadashi Shibata | Semiconductor circuit capable of storing a plurality of analog or multi-valued data |
| US6115725A (en) * | 1997-02-03 | 2000-09-05 | Tadashi Shibata | Semiconductor arithmetic apparatus |
| US6150851A (en) * | 1997-06-06 | 2000-11-21 | Tadahiro Ohmi | Charge transfer amplifier circuit, voltage comparator, and sense amplifier |
| US6199092B1 (en) | 1997-09-22 | 2001-03-06 | Tadahiro Ohmi | Semiconductor arithmetic circuit |
| US6334120B1 (en) | 1997-03-15 | 2001-12-25 | Tadashi Shibata | Semiconductor arithmetic circuit and data processing device |
| US6606119B1 (en) | 1997-03-15 | 2003-08-12 | Tadashi Shibata | Semiconductor arithmetic circuit |
| US6949780B2 (en) | 2001-06-06 | 2005-09-27 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| JP2006270799A (ja) * | 2005-03-25 | 2006-10-05 | Nec Corp | デューティ調整回路 |
| JP2012098314A (ja) * | 2010-10-29 | 2012-05-24 | Rohm Co Ltd | 半導体チップおよびそれを用いた画像表示装置 |
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|---|---|---|---|---|
| WO2002025819A1 (en) * | 2000-09-21 | 2002-03-28 | Microchip Technology Incorporated | An apparatus for active high speed - low power analog voltage drive |
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| JPH0514417A (ja) * | 1991-06-28 | 1993-01-22 | Nec Corp | Ｌｓｉの信号伝達方式 |
| JPH05243937A (ja) * | 1992-02-27 | 1993-09-21 | Sharp Corp | 信号出力回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4754280A (en) * | 1982-09-10 | 1988-06-28 | The Charles Stark Draper Laboratory, Inc. | Attitude sensing system |
| CA1318394C (en) * | 1988-04-12 | 1993-05-25 | Ryuichi Hiratsuka | Antenna apparatus and attitude control method |
| US5101356A (en) * | 1989-11-21 | 1992-03-31 | Unisys Corporation | Moving vehicle attitude measuring system |
| JP3032310B2 (ja) * | 1991-02-28 | 2000-04-17 | 株式会社豊田中央研究所 | 追尾アンテナ装置 |
-
1994
- 1994-09-12 JP JP24325894A patent/JP3285109B2/ja not_active Expired - Fee Related
-
1995
- 1995-09-12 WO PCT/JP1995/001804 patent/WO1996008870A1/ja active Application Filing
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| US6949780B2 (en) | 2001-06-06 | 2005-09-27 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
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| JP4623286B2 (ja) * | 2005-03-25 | 2011-02-02 | 日本電気株式会社 | デューティ調整回路 |
| JP2012098314A (ja) * | 2010-10-29 | 2012-05-24 | Rohm Co Ltd | 半導体チップおよびそれを用いた画像表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO1996008870A1 (fr) | 1996-03-21 |
| JP3285109B2 (ja) | 2002-05-27 |
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