JPH02209011A - ＧａＡｓ半導体回路 - Google Patents
ＧａＡｓ半導体回路Info
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- JPH02209011A JPH02209011A JP1028652A JP2865289A JPH02209011A JP H02209011 A JPH02209011 A JP H02209011A JP 1028652 A JP1028652 A JP 1028652A JP 2865289 A JP2865289 A JP 2865289A JP H02209011 A JPH02209011 A JP H02209011A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はＧａＡｓ半導体回路に関し、特にそのＧａＡ
ｓ基板上に形成される駆動回路の改良に関するものであ
る。
ｓ基板上に形成される駆動回路の改良に関するものであ
る。
第３図は一般に使用されるソースフォロワ回路（駆動回
路）の−例を示す図、第４図は該駆動回路の動作を説明
するための回路構成図である。
路）の−例を示す図、第４図は該駆動回路の動作を説明
するための回路構成図である。
図において１．８はソースフォロワ回路の第１の電源（
高電源）、第２の電源（低電源）、６はソースフォロワ
回路の出力端子、２．５はそれぞれ該第１の電源１と出
力端子６との間に直列に接続された第１のデプレッショ
ン型ＦＥＴ、及びショットキダイオードで、該ＦＥＴ２
のゲートがソースフォロワ回路の入力端子３となってい
る。４は上記ＦＥＴ２とショットキダイオード５との接
続点である第１のノード、７は上記出力端子６と第２の
電源８との間に接続された第２のデプレッション型ＦＥ
Ｔである。
高電源）、第２の電源（低電源）、６はソースフォロワ
回路の出力端子、２．５はそれぞれ該第１の電源１と出
力端子６との間に直列に接続された第１のデプレッショ
ン型ＦＥＴ、及びショットキダイオードで、該ＦＥＴ２
のゲートがソースフォロワ回路の入力端子３となってい
る。４は上記ＦＥＴ２とショットキダイオード５との接
続点である第１のノード、７は上記出力端子６と第２の
電源８との間に接続された第２のデプレッション型ＦＥ
Ｔである。
また９、ｌＯはそれぞれインバータ回路を構成する負荷
ＦＥＴ、 ドライバＦＥＴで、第１．第２の電源１．
８間に直列に接続されている。また工１はドライバＦＥ
Ｔｌ０のゲートでインバータの入力端子となっており、
出力端子はソースフォロワ回路の入力端子３と共通であ
る。
ＦＥＴ、 ドライバＦＥＴで、第１．第２の電源１．
８間に直列に接続されている。また工１はドライバＦＥ
Ｔｌ０のゲートでインバータの入力端子となっており、
出力端子はソースフォロワ回路の入力端子３と共通であ
る。
次に第４図を用いて動作の説明を行なう。
インバータの入力端子１１の電位がＨ１ｇｈレベル（以
下Ｈレベルと記す）の時、ソースフォロワ回路の入力端
子（インバータの出力端子）３の電位はＦＥＴ９．１０
から構成されたインバータにより第２の電源８の電位近
くの値となる。この電位を■４とした時、ソースフォロ
ワ回路の第１のノード４の電位ｖ４はＶ、−Ｖｔｈ（第
１のデプレッシッン型ＦＥ７２の閾値）の値を示す、こ
の値ｖ４はショットキダイオード５のオン電位ＶＳより
低く設定されるため、ソースフォロワ回路の出力端子６
である第２のノードへは電荷は供給されない。
下Ｈレベルと記す）の時、ソースフォロワ回路の入力端
子（インバータの出力端子）３の電位はＦＥＴ９．１０
から構成されたインバータにより第２の電源８の電位近
くの値となる。この電位を■４とした時、ソースフォロ
ワ回路の第１のノード４の電位ｖ４はＶ、−Ｖｔｈ（第
１のデプレッシッン型ＦＥ７２の閾値）の値を示す、こ
の値ｖ４はショットキダイオード５のオン電位ＶＳより
低く設定されるため、ソースフォロワ回路の出力端子６
である第２のノードへは電荷は供給されない。
またこの第２のノード６は第２のデプレッシッン型ＦＥ
７７を介して第２の電源８と電気的に接続されているた
め、この回路では出力端子６の電位は第２の電源８と等
しい電位、つまりＬＯＷレベル（以下Ｌレベルと記す）
となる。
７７を介して第２の電源８と電気的に接続されているた
め、この回路では出力端子６の電位は第２の電源８と等
しい電位、つまりＬＯＷレベル（以下Ｌレベルと記す）
となる。
次にインバータの入力端子１１の電位がＬレベルの時、
ソースフォロワ回路の入力端子３の電位は第１の電源１
の電位近くの値となる。この時、ソースフォロワ回路の
第１のノード４の電位■４も、第１の電源１の電位近く
の値となり、従って出力端子６の電位がＶ４ （第１
のノード４の電位）−ＶＳ （ショットキダイオード
５のオン電位）に達するまで、ダイオード５より出力端
子６に電荷が供給され続ける。またこのノード６は第２
のデプレッション型ＦＥ７７を介して第２の電源８と電
気的に接続されているため、出力端子６の電位はダイオ
ード５の充電と、第２のデプレッシッン型ＦＥ７７の放
電とのトレードオンにより決まりその電位がＨレベルと
なる。
ソースフォロワ回路の入力端子３の電位は第１の電源１
の電位近くの値となる。この時、ソースフォロワ回路の
第１のノード４の電位■４も、第１の電源１の電位近く
の値となり、従って出力端子６の電位がＶ４ （第１
のノード４の電位）−ＶＳ （ショットキダイオード
５のオン電位）に達するまで、ダイオード５より出力端
子６に電荷が供給され続ける。またこのノード６は第２
のデプレッション型ＦＥ７７を介して第２の電源８と電
気的に接続されているため、出力端子６の電位はダイオ
ード５の充電と、第２のデプレッシッン型ＦＥ７７の放
電とのトレードオンにより決まりその電位がＨレベルと
なる。
従来のソースフォロワ回路は以上のように構成されてい
るので、出力端子６の電位がＨレベルの時、第２のデプ
レッション型ＦＥＴ７より放電され続けるため、低消費
電力化を図ることができなかった。また出力端子６のＨ
レベル時の電位は入力端子３の電位に依存するため出力
端子６の電位は電源電圧依存性を持つことになり、特に
集積回路での動作マージンを低下させるなどの問題点が
あった。
るので、出力端子６の電位がＨレベルの時、第２のデプ
レッション型ＦＥＴ７より放電され続けるため、低消費
電力化を図ることができなかった。また出力端子６のＨ
レベル時の電位は入力端子３の電位に依存するため出力
端子６の電位は電源電圧依存性を持つことになり、特に
集積回路での動作マージンを低下させるなどの問題点が
あった。
また駆動回路としては、上述のソースフォロワ回路の他
に、第７図で示すＥ／Ｅ （エンハンスメント／エンハ
ンスメント）のプシェプル回路もある。ところがこのＥ
／Ｅプシェプル回路では出力端子の電位が第１の電源電
圧−（エンハンスメント型ＦＥＴのＶｔｈ）まで上昇し
てしまい、次段をＭＥＳＦＥＴで構成されたＥ／Ｄイン
バータで受けるには不適当な回路であった。
に、第７図で示すＥ／Ｅ （エンハンスメント／エンハ
ンスメント）のプシェプル回路もある。ところがこのＥ
／Ｅプシェプル回路では出力端子の電位が第１の電源電
圧−（エンハンスメント型ＦＥＴのＶｔｈ）まで上昇し
てしまい、次段をＭＥＳＦＥＴで構成されたＥ／Ｄイン
バータで受けるには不適当な回路であった。
つまりプッシュプル回路の入力信号レベルが高い場合そ
の出力電位も上述のように上昇し、次段インバータの接
地側エンハンスメント型ＦＥＴのゲート・接地側のソー
ス間に寄生的に形成されるショットキダイオードのため
、高電源と低電源の間に電流経路ができてしまい、有効
な低消費電力化を図ることができなかった。さらには、
次段インバータのエンハンスメント型ＦＥＴのケート・
ドレイン間に寄生的に形成されるショットキダイオード
のため次段インバータの出力のＬレベルが上昇し、回路
の誤動作を引き起こしていた。結局Ｅ／Ｈのプシェブル
回路は電源電圧が０．７ｖ〜１゜Ｏｖと低い場合には有
効な回路であるが、それ以上高い電源電圧を用いる場合
は極めて欠点の多い回路であった。
の出力電位も上述のように上昇し、次段インバータの接
地側エンハンスメント型ＦＥＴのゲート・接地側のソー
ス間に寄生的に形成されるショットキダイオードのため
、高電源と低電源の間に電流経路ができてしまい、有効
な低消費電力化を図ることができなかった。さらには、
次段インバータのエンハンスメント型ＦＥＴのケート・
ドレイン間に寄生的に形成されるショットキダイオード
のため次段インバータの出力のＬレベルが上昇し、回路
の誤動作を引き起こしていた。結局Ｅ／Ｈのプシェブル
回路は電源電圧が０．７ｖ〜１゜Ｏｖと低い場合には有
効な回路であるが、それ以上高い電源電圧を用いる場合
は極めて欠点の多い回路であった。
この発明は上記のような問題点を解消するためになされ
たもので、低電力消費化を図ることができるとともに、
電源電圧の依存性をなくすことができるＧａＡｓ半導体
回路を得ることを目的とする。
たもので、低電力消費化を図ることができるとともに、
電源電圧の依存性をなくすことができるＧａＡｓ半導体
回路を得ることを目的とする。
〔課題を解決するための手段〕
この発明に係るＧａＡｓ半導体回路は、ＧａＡＳ半導体
基板上に形成される駆動回路を、高電源と低電源間に接
続された直列接続の第１．第２のエンハンスメント型Ｍ
ＥＳＦＥＴから構成し、かつ１組の相補信号の反転信号
を第１のエンハンスメント型ＭＥ Ｓ Ｆ ＥＴのゲー
ト入力、非反転信号を第２のエンハンスメント型ＭＥＳ
ＦＥＴのゲート入力とするとともに両ＭＥ Ｓ Ｆ Ｅ
Ｔの接続点を回路の出力端としてプッシュプル動作を行
うようにし、上記高電源側のエンハンスメント型ＦＥＴ
のゲート入力をクランプする入力クランプ手段を設けた
ものである。
基板上に形成される駆動回路を、高電源と低電源間に接
続された直列接続の第１．第２のエンハンスメント型Ｍ
ＥＳＦＥＴから構成し、かつ１組の相補信号の反転信号
を第１のエンハンスメント型ＭＥ Ｓ Ｆ ＥＴのゲー
ト入力、非反転信号を第２のエンハンスメント型ＭＥＳ
ＦＥＴのゲート入力とするとともに両ＭＥ Ｓ Ｆ Ｅ
Ｔの接続点を回路の出力端としてプッシュプル動作を行
うようにし、上記高電源側のエンハンスメント型ＦＥＴ
のゲート入力をクランプする入力クランプ手段を設けた
ものである。
この発明においては、駆動回路を構成する直列接続のエ
ンハンスメント型ＦＥＴの各ゲート入力に、相補信号を
入力するようにしたから、常に高電源側のＭＥＳＦＥＴ
と低電源側のＭＥＳＦＥＴのいずれかがオフすることと
なり、出力ノードの状態によらずほとんど貫通電流が流
れず低電力消費化を図ることができる。
ンハンスメント型ＦＥＴの各ゲート入力に、相補信号を
入力するようにしたから、常に高電源側のＭＥＳＦＥＴ
と低電源側のＭＥＳＦＥＴのいずれかがオフすることと
なり、出力ノードの状態によらずほとんど貫通電流が流
れず低電力消費化を図ることができる。
また人力クランプ手段を設けて高電源側のＭＥＳＦＥＴ
のゲート入力をクランプするようにしているため、ゲー
ト人力ノードを常に一定電位に固定することができ、こ
れにより出力端子の電位の電源電圧依存性をな（すこと
ができる。
のゲート入力をクランプするようにしているため、ゲー
ト人力ノードを常に一定電位に固定することができ、こ
れにより出力端子の電位の電源電圧依存性をな（すこと
ができる。
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例によるＧａＡｓ半導体回路
の基本回路（プッシュプル回路）を、第２図は該基本回
路をインバータ回路と接続した使用例を示し、図におい
て、２１．２８は上記プッシュプル回路の第１．第２の
電源、２２．２７は該第１．第２の電源間に直列に接続
された第１゜第２のエンハンスメント型ＦＥＴで、両Ｆ
ＥＴの接続点が出力端子２４、各ＦＥＴ２２．２７のゲ
ートがそれぞれ第１．第２の入力端子２３．２９となっ
ている。また２５はアノードが上記第１のエンハンスメ
ント型ＦＥＴ２２のゲートに、カソードが第３の電源２
６に接続されたショットキダイオードである。
の基本回路（プッシュプル回路）を、第２図は該基本回
路をインバータ回路と接続した使用例を示し、図におい
て、２１．２８は上記プッシュプル回路の第１．第２の
電源、２２．２７は該第１．第２の電源間に直列に接続
された第１゜第２のエンハンスメント型ＦＥＴで、両Ｆ
ＥＴの接続点が出力端子２４、各ＦＥＴ２２．２７のゲ
ートがそれぞれ第１．第２の入力端子２３．２９となっ
ている。また２５はアノードが上記第１のエンハンスメ
ント型ＦＥＴ２２のゲートに、カソードが第３の電源２
６に接続されたショットキダイオードである。
また３０．３１は上記プッシュプル回路の前段のインバ
ータを構成する負荷ＦＥＴ、及びドライバＦＥＴで、こ
れらは上記第１．第２の電源間に直列に接続されており
、両ＦＥＴの接続点は上記第１の入力端子２３に、ドラ
イバＦＥ７３１のゲートが第２の入力端子２９に接続さ
れている。
ータを構成する負荷ＦＥＴ、及びドライバＦＥＴで、こ
れらは上記第１．第２の電源間に直列に接続されており
、両ＦＥＴの接続点は上記第１の入力端子２３に、ドラ
イバＦＥ７３１のゲートが第２の入力端子２９に接続さ
れている。
次に動作について説明する。
第２の入力端子２９の電位がＬレベルの時、Ｅ／Ｅのブ
シュプル回路の第２のエンハンスメント型ＦＥＴ２７は
オフする。このとき、第１のエンハンスメント型ＦＥＴ
２２の入力ノード２３はショットキダイオード２５とイ
ンバータの負荷ＦＥ７３０の充放電能力のトレードオフ
により決定される一定値に固定される。この例では０．
８ｖに固定されている。第１のエンハンスメント型ＦＥ
Ｔ２２のｖｔｈが０．２Ｖであれば出力端子２４の電位
は０．６ Ｖとなる。この出力端子２４は通常ＭＥＳＦ
ＥＴで構成されたＥ／Ｄ （エンハンスメント／デプレ
ッション）のインバータの入力に接続される。従って出
力端子２４のＨレベルはこのインバータの接地側エンハ
ンスメント型ＭＥ Ｓ Ｆ ＥＴに寄生的に形成された
ショットキダイオードでクランプされることになる。ま
たシッットキ障壁高さは０．６Ｖ近辺にあるため上記Ｅ
／Ｅブシュプル回路部では無駄に電流が流れる経路が無
くなり低電力消費化が図れる。
シュプル回路の第２のエンハンスメント型ＦＥＴ２７は
オフする。このとき、第１のエンハンスメント型ＦＥＴ
２２の入力ノード２３はショットキダイオード２５とイ
ンバータの負荷ＦＥ７３０の充放電能力のトレードオフ
により決定される一定値に固定される。この例では０．
８ｖに固定されている。第１のエンハンスメント型ＦＥ
Ｔ２２のｖｔｈが０．２Ｖであれば出力端子２４の電位
は０．６ Ｖとなる。この出力端子２４は通常ＭＥＳＦ
ＥＴで構成されたＥ／Ｄ （エンハンスメント／デプレ
ッション）のインバータの入力に接続される。従って出
力端子２４のＨレベルはこのインバータの接地側エンハ
ンスメント型ＭＥ Ｓ Ｆ ＥＴに寄生的に形成された
ショットキダイオードでクランプされることになる。ま
たシッットキ障壁高さは０．６Ｖ近辺にあるため上記Ｅ
／Ｅブシュプル回路部では無駄に電流が流れる経路が無
くなり低電力消費化が図れる。
一方、第２の入力端子２９の電位がＨレベルの時は第１
のエンハンスメント型ＦＥＴ２２．ｉ’ｌ（オフし、第
２のエンハンスメント型ＦＥ７２７がオンする。従って
出力端子２４のＬレベルはＯｖとなり、またＥ／Ｅブシ
ュプル部での貫通電流は遮断され、無駄電流は無くなる
。
のエンハンスメント型ＦＥＴ２２．ｉ’ｌ（オフし、第
２のエンハンスメント型ＦＥ７２７がオンする。従って
出力端子２４のＬレベルはＯｖとなり、またＥ／Ｅブシ
ュプル部での貫通電流は遮断され、無駄電流は無くなる
。
次に本実施例のプッシュプル回路の消費電力と電源依存
性についての説明を、データを用い従来の回路と比較し
て行う。
性についての説明を、データを用い従来の回路と比較し
て行う。
第５図は本プッシュプル回路と従来回路とについて、両
回路の出力端子２４．６の電位がＨレベル、Ｌレベルに
変化した時の第１の電源２１．１から流れる電流の変化
をそれぞれシミュレーションにより求めた波形図である
。ここでは従来回路も本回路も出力端子６．２４の負荷
駆動力は等しくなるように設定している。出力電圧がＨ
レベルの時の従来例（グラフＹ）の動作電流が本実施例
（グラフＸ）に比べて多いのは前述したように出力端子
６のノードが第２のデブレッシッン型ＦＥＴ７を経て電
気的に第２の電源８に接続されているためであり、この
図より本プッシュプル回路では低消費電力化が図れるこ
とがわかる。
回路の出力端子２４．６の電位がＨレベル、Ｌレベルに
変化した時の第１の電源２１．１から流れる電流の変化
をそれぞれシミュレーションにより求めた波形図である
。ここでは従来回路も本回路も出力端子６．２４の負荷
駆動力は等しくなるように設定している。出力電圧がＨ
レベルの時の従来例（グラフＹ）の動作電流が本実施例
（グラフＸ）に比べて多いのは前述したように出力端子
６のノードが第２のデブレッシッン型ＦＥＴ７を経て電
気的に第２の電源８に接続されているためであり、この
図より本プッシュプル回路では低消費電力化が図れるこ
とがわかる。
また第６図は本ブフシェブル回路と従来回路とについて
、該回路の出力端子２４．６のＨレベル時の電圧に対す
る次段のＥ／Ｄインバータの出力電圧の電源電圧依存性
を示すグラフであり、第６図（ａ）は本プフシェプル回
路、同図伽）は従来回路のものを示す。
、該回路の出力端子２４．６のＨレベル時の電圧に対す
る次段のＥ／Ｄインバータの出力電圧の電源電圧依存性
を示すグラフであり、第６図（ａ）は本プフシェプル回
路、同図伽）は従来回路のものを示す。
第６図（ａ）で第１の電源２１の電圧が１．０Ｖ以上で
は、はとんど出力端子２４の電圧に変化なく、従って次
段インバータ出力も変化が見られない。
は、はとんど出力端子２４の電圧に変化なく、従って次
段インバータ出力も変化が見られない。
一方第６図伽）ではソースフォロワのダイオード５がオ
ンし始める電圧付近（０，５〜０．６Ｖ）から出力端子
６の電圧が上昇し始め、第１の電源１の電圧の上昇とと
もにこのノード６の電位も上昇している。この結果次段
インバータの出力も図のように一定値を持つことがない
、このことから本ブッシェプル回路では電源電圧依存性
が大幅に改善されていることがわかる。
ンし始める電圧付近（０，５〜０．６Ｖ）から出力端子
６の電圧が上昇し始め、第１の電源１の電圧の上昇とと
もにこのノード６の電位も上昇している。この結果次段
インバータの出力も図のように一定値を持つことがない
、このことから本ブッシェプル回路では電源電圧依存性
が大幅に改善されていることがわかる。
このように本実施例では、Ｅ／Ｅブシェプル駆動回路を
構成する直列接続のエンハンスメント型ＦＥＴ２２．２
７の各人力ノード（ゲート）には入力信号とその反転信
号を入力するようにしたので、常に上記ＦＥＴの１つが
オフすることとなり、出力ノードの状態によらず上記プ
シエプル回路部ではほとんど無駄電流が流れず低消費電
力化が可能となる。
構成する直列接続のエンハンスメント型ＦＥＴ２２．２
７の各人力ノード（ゲート）には入力信号とその反転信
号を入力するようにしたので、常に上記ＦＥＴの１つが
オフすることとなり、出力ノードの状態によらず上記プ
シエプル回路部ではほとんど無駄電流が流れず低消費電
力化が可能となる。
また上記高電源側のエンハンスメント型ＦＥＴ２２の入
力ノードと接地間に順方向にダイオードを接続している
ので、上記ＦＥＴ２２の入力ノードのＨレベルの電位を
常に一定電位に固定することができ、従って出力端子の
電位の電源電圧依存性をなくすことができる。
力ノードと接地間に順方向にダイオードを接続している
ので、上記ＦＥＴ２２の入力ノードのＨレベルの電位を
常に一定電位に固定することができ、従って出力端子の
電位の電源電圧依存性をなくすことができる。
結局本実施例では、第７図のプッシュプル回路に前述し
たように、入力をクランプする１個のダイオードを用い
ることにより高電源電圧を使用した時のこのＥ／Ｅブシ
ュプル回路の欠点を補い、現在よ（使用されるソースフ
ォロワ回路以上に便利な駆動回路を提供することができ
る。
たように、入力をクランプする１個のダイオードを用い
ることにより高電源電圧を使用した時のこのＥ／Ｅブシ
ュプル回路の欠点を補い、現在よ（使用されるソースフ
ォロワ回路以上に便利な駆動回路を提供することができ
る。
以上のようにこの発明によれば、駆動回路として２つの
エンハンスメント型ＭＥＳＦＥＴで構成されたＥ／Ｅの
プシェプル回路を用い、その高電圧源側のＭＢＳＦＥＴ
のゲートの電位をクランプするクランプ手段を設けたの
で、電源電圧依存性がほとんどな（、さらに大幅な低消
費電力化が可能なＧａＡｓ半導体回路を得ることができ
る。
エンハンスメント型ＭＥＳＦＥＴで構成されたＥ／Ｅの
プシェプル回路を用い、その高電圧源側のＭＢＳＦＥＴ
のゲートの電位をクランプするクランプ手段を設けたの
で、電源電圧依存性がほとんどな（、さらに大幅な低消
費電力化が可能なＧａＡｓ半導体回路を得ることができ
る。
第１図はこの発明の一実施例によるＧａＡｓ半導体回路
の基本駆動回路を示す図、第２図はこの基本駆動回路の
前段にＥ／Ｄインバータを接続した使用例を示す図、第
３図は従来の駆動回路の基本構成を示す回路図、第４図
はこの駆動回路の前段にＥ／Ｄインバータを接続した回
路構成を示す図、第５図は本発明のプッシュプル回路の
消費電力を従来の駆動回路と比較して示すグラフ図、第
６図は本発明のプッシュプル回路の電源電圧依存性を従
来の駆動回路と比較して示すグラフ図、第７図は従来の
ブッシェプル回路の構成を説明するための回路図である
。 ２１・・・第１の電源（高電源）、２２．２７・・・第
１、第２のエンハンスメント型ＦＥＴ、２３．２９・・
・第１．第２の入力端子（ゲート入力）、２４・・・出
力端子、２５・・・シッットキダイオード（入力クラン
プ手段）、２６・・・第３の電源（低電源）、２８・・
・第２の電源（低電源）、３０・・・インバータの負荷
ＦＥＴ、３１・・・インバータのドライバＦＥＴ。 なお図中同一符号は同−又は相当部分を示す。 特許出願人 工業技術院長 飯塚幸三 ７２りＡｌ）ＪｉＦ−Ｐ ３１ ニブ′ンつり−づ２クメシテグン７ＦＥＴ第 図 ９：ダン〃乏タク！を庁ＦＥＴ １０：グレクに返ソク〆ブＺη”ＦＥＴ１１：ム”／／
／ ”ノクヌ薦； 第 図 ｈｙ （ｂ） （Ｖ） 第 図 ｔノｔ＆ （Ｖ）
の基本駆動回路を示す図、第２図はこの基本駆動回路の
前段にＥ／Ｄインバータを接続した使用例を示す図、第
３図は従来の駆動回路の基本構成を示す回路図、第４図
はこの駆動回路の前段にＥ／Ｄインバータを接続した回
路構成を示す図、第５図は本発明のプッシュプル回路の
消費電力を従来の駆動回路と比較して示すグラフ図、第
６図は本発明のプッシュプル回路の電源電圧依存性を従
来の駆動回路と比較して示すグラフ図、第７図は従来の
ブッシェプル回路の構成を説明するための回路図である
。 ２１・・・第１の電源（高電源）、２２．２７・・・第
１、第２のエンハンスメント型ＦＥＴ、２３．２９・・
・第１．第２の入力端子（ゲート入力）、２４・・・出
力端子、２５・・・シッットキダイオード（入力クラン
プ手段）、２６・・・第３の電源（低電源）、２８・・
・第２の電源（低電源）、３０・・・インバータの負荷
ＦＥＴ、３１・・・インバータのドライバＦＥＴ。 なお図中同一符号は同−又は相当部分を示す。 特許出願人 工業技術院長 飯塚幸三 ７２りＡｌ）ＪｉＦ−Ｐ ３１ ニブ′ンつり−づ２クメシテグン７ＦＥＴ第 図 ９：ダン〃乏タク！を庁ＦＥＴ １０：グレクに返ソク〆ブＺη”ＦＥＴ１１：ム”／／
／ ”ノクヌ薦； 第 図 ｈｙ （ｂ） （Ｖ） 第 図 ｔノｔ＆ （Ｖ）
Claims (1)
- （１）ＧａＡｓ半導体基板上に形成された駆動回路を有
するＧａＡｓ半導体回路において、 該駆動回路を、高電源と低電源間に接続された直列接続
の第１、第２のエンハンスメント型ＭＥＳＦＥＴから構
成し、かつ１組の相補信号の反転信号を第１のエンハン
スメント型ＭＥＳＦＥＴのゲート入力、非反転信号を第
２のエンハンスメント型ＭＥＳＦＥＴのゲート入力とす
るとともに両ＭＥＳＦＥＴの接続点を出力端とし、 上記高電源側のエンハンスメント型ＦＥＴのゲート入力
をクランプする入力クランプ手段を設けたことを特徴と
するＧａＡｓ半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1028652A JPH02209011A (ja) | 1989-02-09 | 1989-02-09 | ＧａＡｓ半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1028652A JPH02209011A (ja) | 1989-02-09 | 1989-02-09 | ＧａＡｓ半導体回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02209011A true JPH02209011A (ja) | 1990-08-20 |
Family
ID=12254441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1028652A Pending JPH02209011A (ja) | 1989-02-09 | 1989-02-09 | ＧａＡｓ半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02209011A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0632596A2 (en) * | 1993-06-30 | 1995-01-04 | Fujitsu Limited | Logic gate circuit formed of semiconductor transistors |
| JPH0884062A (ja) * | 1994-09-12 | 1996-03-26 | Sunao Shibata | 半導体装置 |
| WO2018216338A1 (ja) * | 2017-05-25 | 2018-11-29 | 株式会社デンソー | ドライバ回路 |
-
1989
- 1989-02-09 JP JP1028652A patent/JPH02209011A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0632596A2 (en) * | 1993-06-30 | 1995-01-04 | Fujitsu Limited | Logic gate circuit formed of semiconductor transistors |
| EP0632596A3 (en) * | 1993-06-30 | 1996-03-20 | Fujitsu Ltd | Logic door with semiconductor transistors. |
| US5726591A (en) * | 1993-06-30 | 1998-03-10 | Fujitsu Limited | MESFET logic device with clamped output drive capacity and low power |
| JPH0884062A (ja) * | 1994-09-12 | 1996-03-26 | Sunao Shibata | 半導体装置 |
| WO2018216338A1 (ja) * | 2017-05-25 | 2018-11-29 | 株式会社デンソー | ドライバ回路 |
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