JPH0314317A - ＢｉＭＯＳ論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明はバイポーラトランジスタと絶縁ゲ−ト型電界
効果トランジスタとを有するＢｉＭＯＳ論理回路に関し
、特に、ＢｉＣＭＯＳ技術、すなわちバイポーラトラン
ジスタと絶縁ゲート型電界効果トランジスタとを同一基
板上に集積する複合集積化技術を用いて構成されるＢｉ
ＣＭＯＳ論理回路の改良に関する。

［従来の技術］ 近年、絶縁ゲート型電界効果トランジスタ（以下、ＭＯ
Ｓトランジスタと称す）の低消費電力性と、バイポーラ
トランジスタの大駆動能力および高速動作性を有効に利
用するために、ＭＯＳトランジスタとバイポーラトラン
ジスタとを同一半導体基板上に集積して機能回路を構戊
することが行なわれている。このような複合集積化技術
を用いて得られる機能回路は、ＢｉＭＯＳ回路と呼ばれ
、特にｐチャネルＭＯＳトランジスタとｎチャネルＭＯ
Ｓトランジスタとをともに含む場合にＢｉＣＭＯＳ回路
と呼ばれる。

第７図に従来のＢｉＣＭＯＳ論理回路の一例を示す。第
７図に示すＢｉＣＭＯＳ論理回路は３人力ＮＡＮＤ回路
であり、たとえば特開昭６１−５４７１２号公報に開示
されている。

第７図を参照して、ＢｉＣＭＯＳ論理回路は、出力ＶＯ
を駆動する、第１のＮＰＮバイポーラトランジスタＱ１
と第２のＮＰＮバイポーラトランジスタＱ２とを含む。

第１のバイポーラトランジスタＱｌのコレクタは第１の
電源Ｖｃｃに結合され、そのエミッタは出力ｖＯに接続
される。バイポーラトランジスタＱ１のコレクタとベー
スとの間にＰチャネルＭＯＳ｝ランジスタ（以下、ＰＭ
ＯＳ｝ランジスタと称する）ＭＰＩ，ＭＰ２およびＭＰ
３が並列に接続される。ＰＭＯＳ｝ランジスタＭＰＩ，
ＭＰ２およびＭＰ３のゲートはそれぞれ人力Ｖｌｌ，Ｖ
Ｉ２およびＶＩ３に結合される。バイポーラトランジス
タＱ１のベースと第２の電源ＶＥＥとの間にＮチャネル
ＭＯＳ｝ランジスタ（以下、ＮＭＯＳ｝ランジスタと称
す）ＭＮ１，ＭＮ２およびＭＮ３が直列に接続される。

ＮＭＯＳトランジスタＭＮＩ，ＭＮ２およびＭＮ３のゲ
ートにはそれぞれ人力ＶＩＩ，ＶＩ２およびＶＩ３が接
続される。

出力駆動用の第２のバイポーラトランジスタＱ２はその
コレクタが出力ｖＯに接続され、そのエミッタが電源Ｖ
ＥＥに接続される。バイポーラトランジスタＱ２のコレ
クタとベースとの間にＭＮＯＳトランジスタＭＮ４，Ｍ
Ｎ５，ＭＮ６が直列に接続され、かつバイポーラトラン
ジスタのＱ２のベースとエミッタとの間にＮＭＯＳトラ
ンジスタＭＮ７が接続される。ＮＭＯＳ｝ランジスタＭ
Ｎ４，ＭＮ５およびＭＮ６のゲートはそれぞれ人力ＶＩ
Ｉ，Ｖ１２およびＶＩ３に接続される。ＮＭＯＳトラン
ジスタＭＮ７のゲートはバイポーラトランジスタＱ１の
ベースに接続される。次に動作について説明する。

入力Ｖｌｌ−ＶＩ３のうちの少なくとも１つが“Ｌ”の
とき、出力ｖＯが″Ｈ’　レベルに立上がる。このとき
、ＰＭＯＳトランジスタＭＰＩ〜ＭＰ３のうちの少な《
とも１つがオン状態となり、一方ＮＭＯＳトランジスタ
ＭＮＩ〜ＭＮ３のうち少なくとも１つがオフ状態となる
。これによりバイポーラトランジスタＱ１のベース電位
はオン状態のＰＭＯＳトランジスタを介して電源Ｖｃｃ
に結合される。この結果、バイポーラトランジスタＱ１
のベース電位が立上がり、トランジスタＱ１がオン状態
となる。

一方、ＮＭＯＳ｝ランジスタＭＮ４〜ＭＮ６のうち少な
くとも１つはオフ状態であり、かつＮＭＯＳ　ｈ５，ン
ジスタＭＮ７は、バイポーラトランジスタＱ１のベース
電位の立上がりに応答してオン状態となるので、バイポ
ーラトランジスタＱ２のベース電位はこのオン状態のＮ
ＭＯＳ｝ランジスタＭＮ７を介して放電されることにな
り、バイポーラトランジスタＱ２はオフ状態となる。こ
の結果、出力ＶＯはバイポーラトランジスタＱ１を介し
て充電されることになり、出力ＶＯが“Ｈ″に立上がる
。

人力Ｖｌｌ〜ＶＩ３がすべて“Ｈ”レベルの場合、出力
ｖＯが“Ｌ”レベルへ立下がる。この状態においてはＰ
ＭＯＳトランジスタＭＰＩ〜ＭＰ３はすべてオフ状態と
なり、かつＮＭＯＳ｝ランジスタＭＮＩ〜ＭＮ３はすべ
てオン状態となる。

この結果、バイポーラトランジスタＱ１のベース電位は
ＮＭＯＳトランジスタＭＮＩ〜ＭＮ３を介して放電され
て立下がり、バイポーラトランジスタＱ１はオフ状態と
なる。一方、ＮＭＯＳ．ｌ−ランジスタＭＮ４〜ＭＮ６
もすべてオン状態となり、かつＮＭＯＳトランジスタＭ
Ｎ７はバイポーラトランジスタＱ１のベース電位の立下
がりに応答してオフ状態となるので、バイポーラトラン
ジスタＱ２のベース電位が出力ｖＯからの充電により立
上がり、バイポーラトランジスタＱ２がオン状態となる
。この結果、出力ＶＯはバイポーラトランジスタＱ２を
介して放電されることになり、その電位が立下がる。

従来のＢｉＣＭＯＳ論理回路の構戊の場合、バイポーラ
トランジスタＱ１のベース電荷引抜き用ＮＭＯＳトラン
ジスタＭＮＩ〜ＭＮ３のゲートが人力端子に接続されて
いるため、入力容量が増大し、前段の駆動回路に対し負
荷が大きくなるという問題が生じる。このように人力容
量が増大すると、駆動回路の出力（ＢｉＣＭＯＳ論理回
路の入力）が確定するまでに時間を要し、高速で論理動
作を行なうことができなくなるという問題が発生する。

また、このような大きな人力容量を高速で駆動するため
には、駆動回路の回路規模が大きくなるという問題が生
じる。

また、第７図に示すような多人力論理回路の場合、バイ
ポーラトランジスタＱ１のベース電荷引抜き用トランジ
スタが複数個必要となり、素子数およびレイアウト面積
が増大し、高集積化に対する大きな障害となる問題があ
る。そこで、このような論理回路の欠点を除去するため
に、素子数を低減し、かつ人力容量を低減する構戊が提
案されている。

第８図に従来の第２のＢｉＣＭＯＳ論理回路の構成を示
す。この第８図に示すＢｉＣＭＯＳ論理回路は３人力Ｎ
ＡＮＤ回路であり、たとえば特開昭６３−２４０１２５
号公報に開示されている。

第８図において第７図に示す回路構戊と対応する部分に
は同一の参照番号が付されている。第８図の回路構成に
おいては、出力駆動用のバイポーラトランジスタＱ１の
ベースと第２の電源ＶＥ，との間にＮＭＯＳトランジス
タＭＮ８が配設される。

ＮＭＯＳトランジスタＭＮ８のゲートは出力駆動用の第
２のバイポーラトランジスタＱ２のベースに接続される
。すなわち、バイポーラトランジスタＱ１のベース電荷
引抜きのために１個のＮＭＯＳトランジスタＭＮ８が用
いられている。次に動作について説明する。

この第８図に示す構成においても、出力Ｖｏが“Ｌ″か
ら“Ｈ″に立上がる場合には、人力Ｖｌ１〜ＶＩ３のう
ちの少なくとも１つが“Ｌ″である。この状態において
は、ＰＭＯＳ｝ランジスタＭＰＩ〜ＭＰ３のうちの少な
くとも１つがオン状態となる。出力ＶＯの電位が立上が
る前には、バイポーラトランジスタＱ１のベース電位は
ほぼ“Ｌ”レベルにあり、ＮＭＯＳトランジスタＭＮ７
がオフ状態となっており、かつバイポーラトランジスタ
Ｑ２のベース電位は出力Ｖｏとほぼ同電位である。この
状態では、ＮＭＯｓトランジスタＭＮ８はオフ状態とな
っている。次いで、バイポーラトランジスタＱ１のベー
ス電位はオン状態のＰＭＯＳトランジスタを介して電７
ｆｉ．Ｖｃｃに結合され、そのベース電位が立上がり、
バイポーラトランジスタＱ１がオン状態となり、出力ｖ
ｏが電源Ｖｃｃより充電される。

一方このときＮＭＯＳトランジスタＭＮ４〜ＭＮ６のう
ちの少なくとも１つはオフ状態であり、かつバイポーラ
トランジスタＱ１のベース電位が立上がるとこれに応答
してＮＭＯｓトランジスタＭＮ７がオン状態となる。こ
れにより、バイポーラトランジスタＱ２のベース電僚は
オン状態のＮＭＯＳトランジスタＭＮ７を介して放電さ
れ、バイポーラトランジスタＱ２がオフ状態となる。こ
れにより、出力ＶＯはバイポーラトランジスタＱ１によ
り充電されて“Ｈ″レベルに立上がる。

出力ＶＯが“Ｈ“から“Ｌ“に立下がる場合には、人力
Ｖｌｌ〜ＶＩ３のすべてが“Ｈ”である。

このとき、ＰＭＯＳトランジスタＭＰＩ〜ＭＰ３のすべ
てはオフ状態であり、一方ＮＭＯＳ｝ランジスタＭＮ４
〜ＭＮ６のすべてがオン状態となる。

これにより、バイポーラトランジスタＱ２のべ−ス電位
はこのオン状態のＮＭＯＳ｝ランジスタＭＮ４〜ＭＮ６
を介して出力ｖＯから充電され、バイポーラトランジス
タＱ２のベース電位が立上がる。これによりＮＭＯＳ｝
ランジスタＭＮ８がオン状態となり、バイポーラトラン
ジスタＱｌのベース電位が立下がり、トランジスタＱｌ
がオフ状態となる。一方、バイポーラトランジスタＱ２
のべ−ス電位が立上がることにより、かつバイポーラト
ランジスタＱ１のベース電位が立下がることによりＮＭ
ＯＳトランジスタＦｖＩＮ７がオフ状態となる。この結
果、出力ＶＯはオン状態のバイポーラトランジスタＱ２
を介して放電され“Ｌ”に立下げられる。

［発明が解決しようとする課題］ 上述の従来の第２のＢｉＣＭＯＳ論理回路の構戊の場合
、バイポーラトランジスタＱ１のベース電荷引抜き用の
トランジスタとしてはＮＭＯＳトランジスタＭＮ８が１
個もうけられているだけであり、人力容量の低減および
素子数の低減ならびにレイアウト面積の低減が図られて
いる。

しかしながら、出力ＶＯが立下がる場合には、バイポー
ラトランジスタＱ２のベース電位は出力ＶＯよりもＮＭ
ＯＳトランジスタＭＮ４〜ＭＮ６のオン抵抗分低い電位
となり、ＮＭＯＳトランジスタＭＮ８は十分に深いオン
状態とならない。このため、バイポーラトランジスタＱ
１のベース電位が立下がるのに時間を要することになり
、バイポーラトランジスタＱ１およびＮＭＯＳ｝ランジ
スタＭＮ７がオフ状態となるのが遅れることになり、そ
の結果スイッチング速度が遅くなるという問題が生じる
。

また、バイポーラトランジスタＱ１がオフ状態となるの
が遅れると、出力■Ｏが立下がるのが遅くなる。この出
力ＶＯの立下がりが遅くなる（すなわち立下がり時間が
長くなる）と、バイポーラトランジスタＱ２のベース電
位の立下がりも遅れ、バイポーラトランジスタＱ１とバ
イポーラトランジスタＱ２とが同時にオン状態となる時
間が長くなる。この場合、電源Ｖｃｃから電源ＶＥＥへ
電流が流れることになり、消費電力が大きくなるという
問題が発生する。このスイッチング速度の低下および消
費電力の増大という問題はＮＭＯＳトランジスタのしき
い値電圧ｖｔｈが大きく、かつ電＃．電圧ＶＥＥが小さ
いほど顕著となる。

それゆえ、本発明の目的は上述のような従来のＢｉＣＭ
ＯＳ論理回路の有する欠点を除去し、低人力容量であり
かつ低素子数および低レイアウト面積でかつ低消費電力
のＢｉＣＭＯＳ論理回路を提供することである。

［課題を解決するための手段］ この発明に係るＢｉＣＭＯＳ論理回路は出力端子充電用
のバイポーラトランジスタのベース電荷引抜き用手段と
して、バイポーラトランジスタを用い、このバイポーラ
トランジスタのベースを出力端子放電用のバイポーラト
ランジスタのベースに接続したものである。すなわち、
この発明に係るＢｉＣＭＯＳ論理回路は、第１の電源に
接続される第１の導通端子と出力端子に接続される第２
の導通端子と制御端子とを有する第１導電型の第１のバ
イポーラトランジスタと、出力端子に接続される第１の
導通端子と第２の電源ＶＥＥに接続される第２の導通端
子と制御端子とを有する第１導電型の第２のバイポーラ
トランジスタと、第２のバイポーラトランジスタのベー
スと第１の電源との間に接続され、そのゲートに入力信
号を受ける少なくとも１個の第１導電型のＭＯＳ｝ラン
ジスタと、第２のバイポーラトランジスタの第１の導通
端子と制御端子との間に接続され、入力信号をそのゲー
トに受ける少なくとも１個の第２導電型のＭＯＳトラン
ジスタと、第２のバイポーラトランジスタの制御端子と
第２の導通端子との間に配設されて第１のバイポーラト
ランジスタが導通状態のときに第２のバイポーラトラン
ジスタの制御端子電位を第２の電源電位に設定するイン
ピーダンス手段と、第１のバイポーラトランジスタの制
御端子と第２の電源との間に配設され、その制御端子が
第２のバイポーラトランジスタのベースに接続される第
３のバイポーラトランジスタとを備える。

［作用］ 第３のバイポーラトランジスタは、その制御端子が第２
のバイポーラトランジスタの制御端子に接続されており
、この第２のバイポーラトランジスタの制御端子電位が
不十分にしか立上がらない場合においても十分にオン状
態となり、高速で第１のバイポーラトランジスタの制御
端子電位を放電し、第１のバイポーラトランジスタをオ
フ状態とする。これにより第１および第２のバイポーラ
トランジスタがともにオン状態となる時間が極小にされ
る。

［発明の実施例］ 第１図にこの発明の一実施例であるＢ　ｉ　ＣＭＯＳ論
理回路の構戊を示す。第１図においては３人力ＮＡＮＤ
回路の場合が一例として示される。第１図において、第
８図に示す論理回路と対応する部分には同一の参照番号
が付されている。

第１図を参照してこの発明の一実施例であるＢｉｃＭＯ
ｓ論理回路は、出力ＶＯ駆動用のパイポ一ラトランジス
タＱ１のベースと電源ＶＥＥとの間に配設された第３の
ＮＰＮバイポーラトランジスタＱ３を含む。バイポーラ
トランジスタＱ３のコレクタがバイポーラトランジスタ
Ｑ１のベースに接続され、そのエミッタが電源電位ＶＥ
Ｅに接続され、そのベースは第２のバイポーラトランジ
スタＱ２のベースに接続される。他の構成は第８図に示
す構或と同様である。次に動作について説明する。

出力ＶＯが立上がる場合には人力Ｖｌｌ〜Ｖｌ３のうち
の少なくとも１つが“Ｌ”である。このとき、ＰＭＯＳ
Ｉ−ランジスタＭＰＩ〜ＭＰ３のうちの少なくとも１つ
がオン状態となり、一方ＮＭＯＳトランジスタＭＮ４〜
ＭＮ６のうち少なくとも１つがオフ状態となる。出力Ｖ
Ｏが立上がる前においては、ＮＭＯＳＩ−ランジスタＭ
Ｎ４〜ＭＮ６の機能により、バイポーラトランジスタＱ
２のベース電位は出力ＶＯとほぼ同一電位である。これ
により、バイポーラトランジスタＱ３はオフ状態となっ
ている。次いで、オン状態のＰＭＯＳトランジスタを介
してバイポーラトランジスタＱ１のベースが電源Ｖｃｃ
より充電されこのベース電位が立上がる。このバイポー
ラトランジスタＱ１のベース電位がＮＭＯＳトランジス
タＭＮ７のしきい値電圧を越えると、インピーダンス手
段として機能するＮＭＯＳトランジスタＭＮ７かオン状
態となり、バイポーラトランジスタＱ２のベース電位が
放電される。これにより、バイポーラトランジスタＱ１
はオン状態、バイポーラトランジスタＱ２はオフ状態と
なる。この結果、出力ＶＯはオン状態のバイポーラトラ
ンジスタＱ１を介して高速で充電され、その電位が急速
に立上がる。

出力■Ｏが立下がる場合には、人力ＶＩＩ〜Ｖ■３のす
べてが″Ｈ゜である。このとき、ＰＭＯＳトランジスタ
ＭＰＩ〜ＭＰ３のすべてがオン状態であり、ＮＭＯＳト
ランジスタＭＮ４〜ＭＮ６のすべてがオン状態である。

この場合、バイポーラトランジスタＱ２のベース電位は
オン状態のＮＭＯＳトランジスタＭＮ４〜ＭＮ６を介し
て出力ｖＯから充電されて立上がり、パイポーラトラン
ジスタＱ２およびバイポーラトランジスタＱ３がオン状
態となる。これにより、バイポーラトランジスタＱ１の
ベース電位がオン状態のバイポーラトランジスタＱ３に
より放電されてそのベース電位が立下がり、バイポーラ
トランジスタＱ１はオフ状態となる。この桔果、出力Ｖ
Ｏがオン状態のバイポーラトランジスタＱ２を介して放
電され急速に立下げられる。

上述のようにバイポーラトランジスタＱ１のべ一ス電荷
引抜き用トランジスタＱ３のベースを入力端子ではなく
バイポーラトランジスタＱ２のベースに接続することに
より、人力容量を低減することが可能となる。これによ
り、多入力論理回路の場合においてもバイポーラトラン
ジスタＱ１のベース電荷引抜き用トランジスタを１素子
で構或することが可能となり、ＢｉＣＭＯＳ論理回路の
素子数およびレイアウト面積を低減することが可能とな
り、高集積化に適したＢｉＣＭＯＳ論理回路を得ること
ができる。

また、バイポーラトランジスタＱ１のベース電荷引抜き
用トランジスタをバイポーラトランジスタを用いて構成
したため、出力ＶＯが立下がる場合、バイポーラトラン
ジスタＱ２のベース電位の振幅が小さくても、バイポー
ラトランジスタＱ１のベース電荷引抜き用トランジスタ
Ｑ３は十分にオン状態となり、バイポーラトランジスタ
Ｑ１およびＮＭＯＳ｝ランジスタＭＮ７をオフ状態とす
ることができる。これにより、バイポーラトランジスタ
Ｑ１およびＱ２が同時にオン状態となる特開を最小にす
ることが可能となり、ＢｉＣＭＯＳ論理回路の消費電力
を低減することが可能となる。

第２図にこの発明の他の実施例であるＢｉＣＭＯＳ論理
回路の構成を示す。第２図に示す構成においては、出力
駆動用バイポーラトランジスタＱ１のベース電荷引抜き
用にショットキークランプ型ＮＰＮバイポーラトランジ
スタＱ４が用いられる。このショットキークランプ型Ｎ
ＰＮバイポーラトランジスタＱ４のベースはバイポーラ
トランジスタＱ２のベースに接続される。この構成にお
いてもショットキークランプ型パイボーラトランジスタ
Ｑ４により高速でバイポーラトランジスタＱ１のベース
電荷を引抜くことができ、第１図に示す回路構成と同様
の効果を得ることができる。

第３図にこの発明のさらに他の実施例であるＢｉｃＭＯ
ｓ論理回路の構或を示す。この第３図に示すＢ　ｉ　Ｃ
ＭＯＳ論理回路においては、バイポーラトランジスタＱ
２のベース電荷引抜き用ＮＭＯＳトランジスタＭＮ７の
ゲートが出力ＶＯに接続される。第３図に示す構成にお
いて、ベースーエミッタ間のバイアスを与えるインピー
ダンス手段として機能するＮＭＯＳ｝ランジスタＭＮ７
は、出力ＶＯがそのしきい値電圧Ｖ　ｔ　ｂを越えると
オン状態となり、バイポーラトランジスタＱ２のベース
電荷を引抜く。これにより、バイポーラトランジスタＱ
２がオフ状態となると、出力ｖＯが高速でオン状態のバ
イポーラトランジスタＱ１を介して充電され、この出力
ｖＯの立上がりにより、ＮＭＯＳトランジスタＭＮ７は
より深くオン状態となり、より深くバイポーラトランジ
スタＱ２をオフ状態とする。これにより高速で出力ｖＯ
の立上げを行なうことが可能となり、かつバイポーラト
ランジスタＱｌ，Ｑ２が同時にオン状態となる時間を低
減することができ、電源Ｖｃｃから電源ＶＥＥへ流れる
電流を低威することができる。

出力ＶＯが立下がる場合には、ＮＭＯＳＩ−ランジスタ
ＭＮ４〜ＭＮ６がすべてオン状態であり、バイポーラト
ランジスタＱ２のベース電位は出力ＶＯからの充電によ
り立上がる。このバイポーラトランジスタＱ２のベース
電位の立上がりにより、バイポーラトランジスタＱ３が
オン状態となり、高速でバイポーラトランジスタＱ１を
オフ状態とする。出力ｖＯがバイポーラトランジスタＱ
２の放電により立下がり、ＮＭＯＳトランジスタＭＮ７
のしきい値電圧より小さくなると、ＮＭＯＳトランジス
タＭＮ７がオフ状態となる。このとき、ＮＭＯＳ｝ラン
ジスタＭＮ７の一方導通端子には出力ＶＯよりＮＭＯＳ
トランジスタＭＮ４〜ＭＮ６のオン抵抗を介した電圧が
印加され、かつ他方導通端子は電源ＶＥＥに接続されて
いる。したがって、このＮＭＯＳ｝ランジスタＭＭ７の
ソース一ゲート間電圧がそのしきい値電圧よりも大きい
間はＮＭＯＳ｝ランジスタＭＮ７はオン状態でありバイ
ポーラトランジスタＱ２のベース電荷を弓抜き、これに
より確実にバイポーラトランジスタＱ２をオフさせるこ
とになる。しかしながら、ＮＭＯＳｈランジスタＭＮ７
のソースーゲート間電圧がバイポーラトランジスタＱ２
のベースーエミッタ電圧よりも高ければ、バイポーラト
ランジスタＱ２はオン状態を維持し出力ｖＯの放電を持
続する。

第４図にこの発明のさらに他の実施列であるＢｉｃＭＯ
ｓ論理回路の構成を示す。第４図に示す構成においては
バイポーラトランジスタＱ２のベースーエミッタ間バイ
アス用インピーダンス手段として抵抗Ｒ１を用いたもの
である。すなわち抵抗Ｒ１がバイポーラトランジスタＱ
２のベースと電ＨｖＥ　Ｅとの間に接続される。この構
或においても、出力ＶＯの立上げ／立下げは第１図に示
す回路構成と同様であり、高速でバイポーラトランジス
タＱｌ．Ｑ２をオン／オフさせることができ、この電源
Ｖｃｃから電源ＶＥＥへ流れる貫通電流を最小にするこ
とができ、スイッチング速度を損なうことなく低消費電
力で論理動作を行なわせることができる。

次にこの発明によるＢｉＣＭＯＳ論理回路と従来のＢｉ
ＣＭＯＳ論理回路との動作特性について具体的に比較す
る。

今、第５Ａ図に示すＣＭＯＳインバータ回路を用いて第
５Ｂ図に示す従来のＢｉＣＭＯＳ論理回路と第５Ｃ図に
示すこの発明によるＢｉＣＭＯＳ論理回路を駆動した場
合を想定する。ここで第５Ａ図においてＣＭＯＳインバ
ータは、相補接続されたＰＭＯＳトランジスタＭＰ２０
とＮＭＯＳトランジスタＭＮ２０とから構成される。こ
のインバータ出力によりＢｉＣＭＯＳ論理回路への入力
信号Ｖｌが与えられる。

第５Ｂ図に示す従来のＢｉＣＭＯＳ論理回路はインバー
タを構成しており、出力端子２０４を駆動するための第
１および第２のバイポーラトランジスタＱｌ，Ｑ２と、
人力端子２０２からの入力信号を受けるＰＭＯＳトラン
ジスタＭＰＩＯおよびＮＭＯＳトランジスタＭＮ１２と
、バイポーラトランジスタＱ１のベース電荷引抜き用Ｎ
ＭＯ　ＳトランジスタＭＮＩＩと、バイポーラトランジ
スタＱ２のベースバイアス用のＮＭＯＳトランジスタＭ
Ｎ１３とを含む。トランジスタＭＰＩＯおよびＭＮ１２
のゲートへ人力端子２０２を介して第５Ａ図のインバー
タからの出力信号が与えられる。

ＮＭＯＳトランジスタＭＮＩＩのゲートがバイポーラト
ランジスタＱ２のベースに接続される。ＮＭＯＳトラン
ジスタＭＮ１３のゲートがバイポーラトランジスタＱ１
のベースに接続される。

この比較対象となるこの発明によるＢ　ｉ　ＣＭＯＳ論
理回路はｍｓｃ図に示すように、出力トランジスタＱｌ
，Ｑ２と、人力端子３０２を介して伝達される信号Ｖｌ
をそれぞれゲートに受けるＰＭＯＳトランジスタＭＰ１
０およびＮＭＯＳ｝ランジスタＭＮ１２と、バイポーラ
トランジスタＱ１のベース電荷引抜き用のバイポーラト
ランジスタＱ３とバイポーラトランジスタＱ２のベース
バイアス用のインピーダンスとなるＮＭＯＳ｝ランジス
タＭＮ１３とを含む。バイポーラトランジスタＱ３のベ
ースがバイポーラトランジスタＱ２のベースに接続され
る。ＮＭＯＳＩ−ランジスタＭＮＩ３のゲートがバイポ
ーラトランジスタＱ１のベースに接続される。

第６Ａ図および第６Ｂ図にこの第５Ａ図ないし第５Ｃ図
の回路を動作させたときの各ノードにおＣナる電位波形
を示す。ここで、第６Ａ図は出力端子の立下がり時の動
作波形を、第６Ｂ図は出力の立上がり時の動作波形をそ
れぞれシミュレーションにより求めた結果を示す図であ
る。

上述のシミュレーションにおいては以下のパラメータが
用いられる。

ＰＭＯＳトランジスタのゲート長Ｌはすべて１，Ｏμｍ
であり、ＮＭＯＳトランジスタのゲートＬはすべて１．
２μｍに固定される。ＰＭＯＳトランジスタＭＰ２０の
ゲート幅は１０μｍに、ＮＭＯＳ｝ランジスタＭＮ２０
のゲート幅は５μｍに設定される。ＰＭＯＳトランジス
タＭＰＩＯのゲ−ト幅は３０μｍに設定される。ＮＭＯ
ＳトランジスタＭＮＩＩ、ＭＮ１２およびＭＮ１３のゲ
ート幅はそれぞれ１５μｍ１３０μｍおよび５μｍに設
定される。

バイポーラトランジスタＱ１のエミッタサイズは１×１
２μｍ２に、バイポーラトランジスタＱ２のエミッタサ
イズは１×１０μｍ２に、バイポーラトランジスタＱ３
のエミッタサイズは１×２μｍ２に設定される。

電源ＶＥＥは−４．５ｖに設定され、他方電源Ｖｃｃは
ＯＶに設定される。

また、第６Ａ図および第６Ｂ図において各曲線にされた
符号は各ノードにおける信号波形を示している。

まず第６Ａ図を参照して出力の立下がり動作について説
明する。従来のＢｉＣＭＯＳ論理回路においてノード２
０５（バイポーラトランジスタＱ２のベース）はｌ■程
度しかその電位が上昇せず、またその電位上昇時間も短
い。これにより、ＮＭＯＳトランジスタＭＮＩＩはノー
ド２０３（バイポーラトランジスタＱ１のベース）を十
分に立下げる前にオフ状態となってしまう。このために
バイポーラトランジスタＱ］がオフ状態となるのが遅れ
、応じて出力ノード２０４の立下がりが遅くなる。また
、出力ノード２０４の立下がりが遅くなるため、ノード
２０５の電位の立下がりも遅くなり、バイポーラトラン
ジスタＱ１とバイポーラトランジスタＱ２が同時にオン
状態となる時間が長くなる。この状態はスイッチング速
度の点でも消費電力の点でも大きな欠点となる。この傾
向はＭＯ−Ｓトランジスタのしきい値電圧ｖｔｈが大き
＜ＳａＷ圧ＶＥＥが小さいほど顕著となる。

一方この発明によるＢｉＣＭＯＳ論理回路においてはノ
ード３０５（バイポーラトランジスタＱ２のベース）は
従来例と同様に１ｖ程度しか上昇しないが、バイポーラ
トランジスタＱ３をオンさせるには十分な値であり、ノ
ード３０３（バイポーラトランジスタＱ１のベース）を
急速に放電しその電位を立下げることができる。これに
よりバイポーラトランジスタＱ１は高速でオフ状態とな
り、一方、出力ノード３０４はオン状態のバイポーラト
ランジスタＱ２を介して高速で立下げられる。この構成
によればバイポーラトランジスタＱ３は低いベース電圧
であっても十分にオン状態となり、かつその電荷の駆動
能力も大きいため、高速でノード３０３を放電する。ま
た、ＭＯＳトランジスタのしきい値電圧ｖｔｈが大きく
かつ電源電圧ＶＥＥが小さく、ノード３０５における電
圧振幅が小さくても、バイポーラトランジスタＱ３は確
実にオン状態となり、この回路は安定に動作することが
できる。また第６Ａ図に示されるように、ノード３０３
の電位は十分に立下げられているため、確実にバイポー
ラトランジスタＱ１をオフ状態とすることができ、消費
電流を低減することができる。一方、従来のＢｉＣＭＯ
Ｓ論理回路においてはノード２０３の電位は約−２．８
Ｖ程度にしか立下がらず、バイポーラトランジスタＱ１
を確実にオフ状態とすることはできずバイポーラトラン
ジスタＱ１は浅いオン状態となっている。

次に第６Ｂ図を参照して出力電位を立上げる場合の動作
について説明する。従来のＢｉＣＭＯＳ論理回路におい
てはノード２０Ｂおよびノード２０５が十分に立下げら
れる前に入カノード２０２が立下がっているため、出力
ノード２０４の立上がりは比較的早い。しかしながら、
ノード２０５の電位が十分に立下がるまでは、バイポー
ラトランジスタＱｌ，Ｑ２がともにオン状態（浅いオン
状態）となっている時間が存在し、これにより消費電流
がこの時間増大することになる。

一方、本発明のＢｉＣＭＯＳ論理回路においては、ノー
ド３０３の電位は十分に立下げられているためバイポー
ラトランジスタＱ１は確実にオフ状態となっており、か
つノード３０５の電位も従来例に比べて十分に低く設定
されているため、従来例に比べて消費電流は大幅に低減
されている。

ただこの場合、出力ノードの立上がりは、ノード３０３
がそのレベルが十分に立下げられているために従来例に
比べて少し遅くなる。しかしながら、出力の立上がり時
間が少し遅くなるものの、出力用トランジスタＱｌ．Ｑ
２のベース電位は十分に立下げることが可能となり、確
実にバイポーラトランジスタをオフ状態とすることがで
きるため消費電力を従来例に比べて大幅に低減するとい
う顕著な効果を得ることができる。

第５Ｄ図に示すように、バイポーラトランジスタＱ２の
ベースバイアス用のインピーダンス手段として抵抗Ｒ１
を用い、この抵抗Ｒ１の抵抗値として５ＫΩを用いた場
合には、ほぼ第５Ｃ図に示すＢｉＣＭＯＳ論理回路と同
様の動作波形図か得られる。

上述のシミュレーション結果から明らかなように、本発
明のＢｉＣＭＯＳ論理回路によれば、大幅に従来装置に
比べて消費電力を低減することが可能となる。

なお上記実施例においては３人力ＮＡＭＤ回路およびイ
ンバータ回路の場合について説明したが、もちろんこの
発明による論理回路はこれに限定されるものではなく、
人力数は他の数であってもよく、また論理回路としては
、ＮＯＲ回路などの他の論理回路であっても上記実施例
と同様の効果を得ることができる。

［発明の効果］ 以上のようにこの発明によれば出力用の第１および第２
のバイポーラトランジスタを含むＢｉＭＯＳ回路におい
て、第１のバイポーラトランジスタのベース電荷引抜き
用にバイポーラトランジスタを用い、このバイポーラト
ランジスタのベースを第２のバイポーラトランジスタの
ベースに接続するように構成したので、人力容量が小さ
く、かつ少ない素子数、少ないレイアウト面積で、かつ
高速かつ低消費電力の多人力論理回路を実現することの
できるＢ　ｉ　ＣＭＯＳ論理回路を得ることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例であるＢｉＣＭＯＳ論理回
路の構成を示す図である。第２図はこの発明の他の実施
例であるＢｉＣＭＯＳ論理回路の構成を示す図である。 第３図はこの発明のさらに他の実施例であるＢｉＣＭＯ
Ｓ論理回路の構成を示す図である。第４図はこの発明の
さらに他の実施例であるＢｉＣＭＯＳ論理回路の構成を
示す図である。第５Ａ図ないし第５Ｄ図はこの発明によ
るＢｉＣＭＯＳ論理回路の従来のＢｉＣＭＯＳ論理回路
に対する効果を説明するシミュレーションに用いられた
回路構成を示す図であり、第５Ａ図は入力駆動用インバ
ータの構成を示し、第５Ｂ図は従来のＢｉＣＭＯＳイン
バータ回路を示し、第５Ｃ図はこの発明によるＢｉＣＭ
ＯＳインバータ回路を示し、第５Ｄ図はこの発明のさら
に他のＢｉｃＭＯｓインバータ回路の構成を示す。第６
Ａ図および第６Ｂ図は第５Ａ図ないし第５Ｃ図に示すＢ
ｉＣＭＯＳ論理回路の動作特性をシミュレーションによ
り求めた結果を示す図であり、第６Ａ図は出力立下げ時
の動作波形を示し、第６Ｂ図は出力立上げ時の動作波形
を示す図である。第７図は従来のＢｉＣＭＯＳ論理回路
の構成を示す図である。第８図は従来のさらに他のＢｉ
ＣＭＯＳ論理回路の構成を示す論理回路の構成を示す図
である。 図において、Ｑ１は出力駆動用の第１のバイボ−ラトラ
ンジスタ、Ｑ２は出力駆動用の第２のバイポーラトラン
ジスタ、ＭＰＩ，ＭＰ２，ＭＰ３は人力用ＰＭＯＳ｝ラ
ンジスタ、ＭＮ４，ＭＮ５，ＭＮ６は人力用ＮＭＯＳト
ランジスタ、Ｑ３は第１のバイポーラトランジスタのベ
ース電荷引抜き用のバイポーラトランジスタ、ＭＮ７は
第２のバイポーラトランジスタのベースバイアスを与え
るためのインピーダンス手段としてのＮＭＯＳトランジ
スタ、Ｑ４は第１のバイポーラトランジスタのベース電
荷引抜き用のショットキークランプ型バイポーラトラン
ジスタ、Ｒ１は第２のバイポーラトランジスタのベース
バイアス用のインピーダンス手段としての抵抗である。 なお、図中、同一符号は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 少なくとも１個のバイポーラトランジスタと少なくとも
   １個の絶縁ゲート型電界効果トランジスタを有するＢｉ
   ＭＯＳ論理回路であって、 第１の電源電位に結合される第１の導通端子と、出力端
   子に接続される第２の導通端子と、制御端子とを有する
   第１導電型の第１のバイポーラトランジスタと、 前記出力端子に接続される第１の導通端子と、第２の電
   源電位に結合される第２の導通端子と、制御端子とを有
   する前記第１導電型の第２のバイポーラトランジスタと
   、 前記第１の電源電位と前記第１のバイポーラトランジス
   タの前記制御端子との間に配設される少なくとも１個の
   第１導電型の絶縁ゲート型電界効果トランジスタと、前
   記第１導電型の絶縁ゲート型電界効果トランジスタのゲ
   ートへは入力信号が印加され、 前記第２のバイポーラトランジスタの前記第１の導通端
   子と前記制御端子との間に配設される少なくとも１個の
   第２導電型の絶縁ゲート型電界効果トランジスタと、前
   記第２の絶縁ゲート型トランジスタはそのゲートに前記
   入力信号が印加され、前記第２のバイポーラトランジス
   タの前記制御端子と前記第２の導通端子との間に配設さ
   れ、前記第１のバイポーラトランジスタが導通状態のと
   きに前記第２のバイポーラトランジスタの前記制御端子
   電位を前記第２の電源電位に設定するインピーダンス手
   段と、 前記第１のバイポーラトランジスタの前記制御端子と前
   記第２の電源電位との間に配設され、その制御端子が前
   記第２のバイポーラトランジスタの前記制御端子に接続
   される第３のバイポーラトランジスタとを備える、Ｂｉ
   ＭＯＳ論理回路。