JPH0611111B2 - ＢｉＭＯＳ論理回路 - Google Patents
ＢｉＭＯＳ論理回路Info
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- JPH0611111B2 JPH0611111B2 JP62073461A JP7346187A JPH0611111B2 JP H0611111 B2 JPH0611111 B2 JP H0611111B2 JP 62073461 A JP62073461 A JP 62073461A JP 7346187 A JP7346187 A JP 7346187A JP H0611111 B2 JPH0611111 B2 JP H0611111B2
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- Japan
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- transistor
- voltage
- mos
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Links
- 238000010586 diagram Methods 0.000 description 7
- 239000000470 constituent Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000002496 gastric effect Effects 0.000 description 1
- 231100000989 no adverse effect Toxicity 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明はＢｉＭＯＳ論理回路、特に出力段にバイポーラ
トランジスタを用いたＢｉＭＯＳ論理回路に関する。
トランジスタを用いたＢｉＭＯＳ論理回路に関する。
（従来の技術） 近年の論理ＬＳＩの大規模容量化および低消費電力化に
対する要求は非常に大きく、この要求に応えるＣＭＯＳ
の地位は益々高まる傾向にある。このＣＭＯＳの性能も
微細化技術を駆使することにより、近年では著しく向上
してきている。
対する要求は非常に大きく、この要求に応えるＣＭＯＳ
の地位は益々高まる傾向にある。このＣＭＯＳの性能も
微細化技術を駆使することにより、近年では著しく向上
してきている。
しかしながら、このようなＣＭＯＳトランジスタを用い
た回路は、電流駆動能力が小さいため、バイポーラトラ
ンジスタを用いた回路に比べて動作速度が遅いという大
きな欠点がある。電流駆動能力を向上させるために、各
素子の容量を増やすこともできるが、ゲート容量も増大
するためにさほどの効果はなく、素子の占有面積が大き
くなるために集積化に逆行するという弊害を招くことに
なる。
た回路は、電流駆動能力が小さいため、バイポーラトラ
ンジスタを用いた回路に比べて動作速度が遅いという大
きな欠点がある。電流駆動能力を向上させるために、各
素子の容量を増やすこともできるが、ゲート容量も増大
するためにさほどの効果はなく、素子の占有面積が大き
くなるために集積化に逆行するという弊害を招くことに
なる。
このため、出力段にバイポーラトランジスタを用いたＢ
ｉＭＯＳ論理回路が用いられている。第３図はこのよう
なＢｉＭＯＳ論理回路で構成したインバータの一列であ
る。この回路は、ＮＭＯＳ１、２、４、およびＰＭＯＳ
３という４つのＭＯＳトランジスタと、バイポーラトラ
ンジスタ５、６から構成されている。入力端子Ｉに与え
られる入力電圧ＶINの反転信号が出力端子Ｏに出力電圧
ＶOUTとして出力される。バイポーラトランジスタ５、
６のベース電流はＭＯＳトランジスタによって制御さ
れ、バイポーラトランジスタが出力段として用いられて
いる。このため電流駆動能力が向上し、出力波形が急峻
になる速い動作速度を得ることができる。
ｉＭＯＳ論理回路が用いられている。第３図はこのよう
なＢｉＭＯＳ論理回路で構成したインバータの一列であ
る。この回路は、ＮＭＯＳ１、２、４、およびＰＭＯＳ
３という４つのＭＯＳトランジスタと、バイポーラトラ
ンジスタ５、６から構成されている。入力端子Ｉに与え
られる入力電圧ＶINの反転信号が出力端子Ｏに出力電圧
ＶOUTとして出力される。バイポーラトランジスタ５、
６のベース電流はＭＯＳトランジスタによって制御さ
れ、バイポーラトランジスタが出力段として用いられて
いる。このため電流駆動能力が向上し、出力波形が急峻
になる速い動作速度を得ることができる。
第４図は第３図の回路において、入力を２系統にしてＮ
ＡＮＤ回路を構成したものである。２つの入力端子Ｉ
ａ，Ｉｂに与えられる２つの入力電圧ＶINa，ＶINbに基
づいて出力電圧ＶOUTが決定される。入力端子が増えた
ため、トランジスタ１はトランジスタ１ａと１ｂとの２
つのトランジスタによって、また、トランジスタ４はト
ランジスタ４ａと４ｂとの２つのトランジスタによっ
て、それぞれ構成される。
ＡＮＤ回路を構成したものである。２つの入力端子Ｉ
ａ，Ｉｂに与えられる２つの入力電圧ＶINa，ＶINbに基
づいて出力電圧ＶOUTが決定される。入力端子が増えた
ため、トランジスタ１はトランジスタ１ａと１ｂとの２
つのトランジスタによって、また、トランジスタ４はト
ランジスタ４ａと４ｂとの２つのトランジスタによっ
て、それぞれ構成される。
第５図はＢｉＭＯＳ論理回路によるＮＡＮＤ回路の別な
例である。この回路は、第４図の回路におけるトランジ
スタ４ａ，４ｂの機能をダイオード７によって置換えた
ものである。
例である。この回路は、第４図の回路におけるトランジ
スタ４ａ，４ｂの機能をダイオード７によって置換えた
ものである。
（発明が解決しようとする問題点） 上述した従来のＢｉＭＯＳ論理回路の１つの問題点は、
動作速度が遅いという点である。前述のように、出力段
にバイポーラトランジスタを利用することによりＣＭＯ
Ｓ論理回路に比べればＢｉＭＯＳ論理回路の動作速度は
かなり改善されている。しかしながら、入力端子に複数
のＭＯＳゲートが接続されるため、入力容量が大きくな
り、入力信号の波形がなまって動作が緩慢になるのであ
る。たとえば、第３図のインバータでは、入力端子Ｉに
は３つのＭＯＳゲートが接続されており、第４図のＮＡ
ＮＤ回路では６つのＭＯＳゲートが接続されていること
になる。
動作速度が遅いという点である。前述のように、出力段
にバイポーラトランジスタを利用することによりＣＭＯ
Ｓ論理回路に比べればＢｉＭＯＳ論理回路の動作速度は
かなり改善されている。しかしながら、入力端子に複数
のＭＯＳゲートが接続されるため、入力容量が大きくな
り、入力信号の波形がなまって動作が緩慢になるのであ
る。たとえば、第３図のインバータでは、入力端子Ｉに
は３つのＭＯＳゲートが接続されており、第４図のＮＡ
ＮＤ回路では６つのＭＯＳゲートが接続されていること
になる。
もう１つの問題点は、入力端子の数が増えるにしたがっ
て、構成素子数の数がかなり増えるという点である。た
とえば、１入力の第３図に示すインバータでは、４つの
ＭＯＳトランジスタを用いているが、２入力の第４図に
示すＮＡＮＤ回路では、７つのＭＯＳトランジスタが必
要になる。このような素子数の増加は集積化に逆行し好
ましくない。第５図に示す回路のように、ダイオードを
用いることによって、構成素子数の低減を図ることもで
きるが、出力電圧ＶOUTの“Ｌ”レベルがダイオードの
順方向電圧降下ＶＤだけ、理想的な値にくらべてより高
くなり、また、このため応答速度が遅くなるという新た
な問題が生じる。
て、構成素子数の数がかなり増えるという点である。た
とえば、１入力の第３図に示すインバータでは、４つの
ＭＯＳトランジスタを用いているが、２入力の第４図に
示すＮＡＮＤ回路では、７つのＭＯＳトランジスタが必
要になる。このような素子数の増加は集積化に逆行し好
ましくない。第５図に示す回路のように、ダイオードを
用いることによって、構成素子数の低減を図ることもで
きるが、出力電圧ＶOUTの“Ｌ”レベルがダイオードの
順方向電圧降下ＶＤだけ、理想的な値にくらべてより高
くなり、また、このため応答速度が遅くなるという新た
な問題が生じる。
そこで本発明は、構成素子数をより低減し、動作速度を
より向上させることができるＢｉＭＯＳ論理回路を提供
することを目的とする。
より向上させることができるＢｉＭＯＳ論理回路を提供
することを目的とする。
（問題点を解決するための手段） 第１の発明に係わるＢｉＭＯＳ論理回路は、 一端が第１の電源に接続された第１のバイポーラトラン
ジスタと、 一端が前記第１のハイポーラトランジスタの他端に接続
され、他端が第２の電源に接続された第２のバイポーラ
トランジスタと、 前記第１のバイポーラトランジスタの前記他端と前記第
２のバイポーラトランジスタの前記一端との中間節点に
接続された出力端子と、 一端が前記第１のバイポーラトランジスタのベースに接
続され、他端が前記第２の電源に接続され且つゲートが
前記第２のバイポーラトランジスタのベースに接続され
た、この第２のバイポーラトランジスタの前記ベースと
前記他端とのＰＮ接合における順方向電圧と一致する電
圧で動作する第１のＭＯＳトランジスタと、 一端が前記第２のバイポーラトランジスタのベースに接
続され、他端が前記第２の電源に接続され且つゲートが
前記第１のバイポーラトランジスタの前記ベースに接続
された第２のＭＯＳトランジスタと、 一端が前記第１のバイポーラトランジスタの前記ベース
を駆動するための第１の電圧供給源に接続され、他端が
前記第１のバイポーラトランジスタの前記ベースに接続
され且つゲートが入力端子に接続された第３のＭＯＳト
ランジスタと、 一端が前記第２のバイポーラトランジスタの前記ベース
を駆動するための第２の電圧供給源に接続され、他端が
前記第２のバイポーラトランジスタの前記ベースに接続
され且つゲートが入力端子に接続された第４のＭＯＳト
ランジスタと、 を具備する。
ジスタと、 一端が前記第１のハイポーラトランジスタの他端に接続
され、他端が第２の電源に接続された第２のバイポーラ
トランジスタと、 前記第１のバイポーラトランジスタの前記他端と前記第
２のバイポーラトランジスタの前記一端との中間節点に
接続された出力端子と、 一端が前記第１のバイポーラトランジスタのベースに接
続され、他端が前記第２の電源に接続され且つゲートが
前記第２のバイポーラトランジスタのベースに接続され
た、この第２のバイポーラトランジスタの前記ベースと
前記他端とのＰＮ接合における順方向電圧と一致する電
圧で動作する第１のＭＯＳトランジスタと、 一端が前記第２のバイポーラトランジスタのベースに接
続され、他端が前記第２の電源に接続され且つゲートが
前記第１のバイポーラトランジスタの前記ベースに接続
された第２のＭＯＳトランジスタと、 一端が前記第１のバイポーラトランジスタの前記ベース
を駆動するための第１の電圧供給源に接続され、他端が
前記第１のバイポーラトランジスタの前記ベースに接続
され且つゲートが入力端子に接続された第３のＭＯＳト
ランジスタと、 一端が前記第２のバイポーラトランジスタの前記ベース
を駆動するための第２の電圧供給源に接続され、他端が
前記第２のバイポーラトランジスタの前記ベースに接続
され且つゲートが入力端子に接続された第４のＭＯＳト
ランジスタと、 を具備する。
第２の発明に係わるＢｉＭＯＳ論理回路は、 一端が第１の電源に接続された第１のバイポーラトラン
ジスタと、 一端が前記第１のバイポーラトランジスタの他端に接続
され、他端が第２の電源に接続された第２のバイポーラ
トランジスタと、 前記第１のバイポーラトランジスタの前記他端と前記第
２のバイポーラトランジスタの前記一端との中間節点に
接続された出力端子と、 一端が前記第１のバイポーラトランジスタのベースに接
続され、他端が前記第２の電源に接続され且つゲートが
前記第２のバイポーラトランジスタのベースに接続され
た、この第２のバイポーラトランジスタの前記ベースと
前記他端とのＰＮ接合における順方向電圧と一致する電
圧で動作する第１のＭＯＳトランジスタと、 一端が前記第２のバイポーラトランジスタのベースに接
続され、他端が前記第２の電源に接続され且つゲートが
前記第１のバイポーラトランジスタの前記ベースに接続
された第２のＭＯＳトランジスタと、 前記第１のバイポーラトランジスタの前記ベースを駆動
するたえの第の電圧供給源に接続された電圧入力部と、
前記第１のバイポーラトランジスタの前記ベースに接続
された電圧出力部と、複数の入力端子からそれぞれ信号
を入力する複数の信号入力部とを有する第１の切換手段
と、 前記第２のバイポーラトランジスタの前記ベースを駆動
するための第２の電圧供給源に接続された電圧入力部
と、前記第２のバイポーラトランジスタの前記ベースに
接続された電圧出力部と、複数の入力端子からそれぞれ
信号を入力する複数の信号入力部とを有する第２の切換
手段と、 を具備する。
ジスタと、 一端が前記第１のバイポーラトランジスタの他端に接続
され、他端が第２の電源に接続された第２のバイポーラ
トランジスタと、 前記第１のバイポーラトランジスタの前記他端と前記第
２のバイポーラトランジスタの前記一端との中間節点に
接続された出力端子と、 一端が前記第１のバイポーラトランジスタのベースに接
続され、他端が前記第２の電源に接続され且つゲートが
前記第２のバイポーラトランジスタのベースに接続され
た、この第２のバイポーラトランジスタの前記ベースと
前記他端とのＰＮ接合における順方向電圧と一致する電
圧で動作する第１のＭＯＳトランジスタと、 一端が前記第２のバイポーラトランジスタのベースに接
続され、他端が前記第２の電源に接続され且つゲートが
前記第１のバイポーラトランジスタの前記ベースに接続
された第２のＭＯＳトランジスタと、 前記第１のバイポーラトランジスタの前記ベースを駆動
するたえの第の電圧供給源に接続された電圧入力部と、
前記第１のバイポーラトランジスタの前記ベースに接続
された電圧出力部と、複数の入力端子からそれぞれ信号
を入力する複数の信号入力部とを有する第１の切換手段
と、 前記第２のバイポーラトランジスタの前記ベースを駆動
するための第２の電圧供給源に接続された電圧入力部
と、前記第２のバイポーラトランジスタの前記ベースに
接続された電圧出力部と、複数の入力端子からそれぞれ
信号を入力する複数の信号入力部とを有する第２の切換
手段と、 を具備する。
（作用） 本発明に係るＢｉＭＯＳ論理回路によれば、第１および
第２のバイポーラトランジスタをそれぞれ駆動するため
に第１および第２のＭＯＳトランジスタを設け、この第
１および第２のＭＯＳトランジスタのゲートをそれぞれ
第２および第１のバイポーラトランジスタのベースに接
続するようにしたため、入力端子は切替え手段を構成す
るＭＯＳトランジスタのゲートにのみ接続すればよい。
したがって、構成素子数がより低減し、入力容量も低減
するため動作速度の向上を図ることができる。
第２のバイポーラトランジスタをそれぞれ駆動するため
に第１および第２のＭＯＳトランジスタを設け、この第
１および第２のＭＯＳトランジスタのゲートをそれぞれ
第２および第１のバイポーラトランジスタのベースに接
続するようにしたため、入力端子は切替え手段を構成す
るＭＯＳトランジスタのゲートにのみ接続すればよい。
したがって、構成素子数がより低減し、入力容量も低減
するため動作速度の向上を図ることができる。
（実施例） 以下、本発明を図示する実施例に基づいて説明する。第
１図は本発明の一実施例に係るＢｉＭＯＳ論理回路図で
あり、ここではインバータが構成されている。このイン
バータの機能は従来の第３図に示す回路と等価である。
この回路は、一端が接地されたＮＭＯＳからなる第１の
ＭＯＳトランジスタ１０１と、同じく一端が接地された
ＮＭＯＳからなる第２のＭＯＳトランジスタ１０２と、
ＭＯＳトランジスタ１０１の他端にベースが接続された
ＮＰＮ型の第１のバイポーラトランジスタ１０５と、Ｍ
ＯＳトランジスタ１０２の他端にベースが接続された第
２のバイポーラトランジスタ１０６とを備え、バイポー
ラトランジスタ１０５とバイポーラトランジスタ１０６
とは、接地点および電源ＶCCの間に中間節点Ｎにおいて
直列接続され、ＭＯＳトランジスタ１０１のゲートとバ
イポーラトランジスタ１０６のベースとが節点Ｑで接続
され、ＭＯＳトランジスタ１０２のゲートとバイポーラ
トランジスタ１０５のベースとが節点Ｐで接続されてい
る。
１図は本発明の一実施例に係るＢｉＭＯＳ論理回路図で
あり、ここではインバータが構成されている。このイン
バータの機能は従来の第３図に示す回路と等価である。
この回路は、一端が接地されたＮＭＯＳからなる第１の
ＭＯＳトランジスタ１０１と、同じく一端が接地された
ＮＭＯＳからなる第２のＭＯＳトランジスタ１０２と、
ＭＯＳトランジスタ１０１の他端にベースが接続された
ＮＰＮ型の第１のバイポーラトランジスタ１０５と、Ｍ
ＯＳトランジスタ１０２の他端にベースが接続された第
２のバイポーラトランジスタ１０６とを備え、バイポー
ラトランジスタ１０５とバイポーラトランジスタ１０６
とは、接地点および電源ＶCCの間に中間節点Ｎにおいて
直列接続され、ＭＯＳトランジスタ１０１のゲートとバ
イポーラトランジスタ１０６のベースとが節点Ｑで接続
され、ＭＯＳトランジスタ１０２のゲートとバイポーラ
トランジスタ１０５のベースとが節点Ｐで接続されてい
る。
この回路は更に、一端が電源ＶCCに、他端がバイポーラ
トランジスタ１０５のベースに、ゲートが入力端子Ｉ
に、それぞれ接続された第３のＭＯＳトランジスタ１０
３と、一端が中間節点Ｎに、他端がバイポーラトランジ
スタ１０６のベースに、ゲートが入力端子Ｉに、それぞ
れ接続された第４のＭＯＳトランジスタ１０４を有す
る。このＭＯＳトランジスタ１０３および１０４は、入
力端子Ｉに与えられた入力電圧ＶINに基づいて、ＭＯＳ
トランジスタ１０１の他端と電源ＶCCとの間、または、
ＭＯＳトランジスタ１０２の他端と中間節点Ｎとの間、
のうちどちらか一方を接続する切換え手段を構成してい
る。この回路は、中間節点Ｎに接続された出力端子Ｏか
ら入力電圧ＶINに応じた出力電圧ＶOUTを出力する。
トランジスタ１０５のベースに、ゲートが入力端子Ｉ
に、それぞれ接続された第３のＭＯＳトランジスタ１０
３と、一端が中間節点Ｎに、他端がバイポーラトランジ
スタ１０６のベースに、ゲートが入力端子Ｉに、それぞ
れ接続された第４のＭＯＳトランジスタ１０４を有す
る。このＭＯＳトランジスタ１０３および１０４は、入
力端子Ｉに与えられた入力電圧ＶINに基づいて、ＭＯＳ
トランジスタ１０１の他端と電源ＶCCとの間、または、
ＭＯＳトランジスタ１０２の他端と中間節点Ｎとの間、
のうちどちらか一方を接続する切換え手段を構成してい
る。この回路は、中間節点Ｎに接続された出力端子Ｏか
ら入力電圧ＶINに応じた出力電圧ＶOUTを出力する。
この回路のインバータしての動作は次のようになる。い
ま、入力電圧ＶINが“Ｌ”の場合を考えると、ＭＯＳト
ランジスタ１０３はＯＮとなり、バイポーラトランジス
タ１０５はベースに電源ＶCCから電流が流れＯＮとな
る。したがって節点Ｐおよび中間節点Ｎは“Ｈ”とな
り、出力電圧ＶOUTも“Ｈ”となる。このとき、ＭＯＳ
トランジスタ１０２のゲートには“Ｈ”が与えられるた
め、このトランジスタ１０２はＯＮとなり、バイポーラ
トランジスタ１０６のベースを接地するため、トランジ
スタ１０６はＯＦＦとなる。ＭＯＳトランジスタ１０４
はＯＦＦとなり、中間節点Ｎを接地レベルから分離す
る。また、節点Ｑは“Ｌ”であるからＭＯＳトランジス
タ１０１はＯＦＦとなる。
ま、入力電圧ＶINが“Ｌ”の場合を考えると、ＭＯＳト
ランジスタ１０３はＯＮとなり、バイポーラトランジス
タ１０５はベースに電源ＶCCから電流が流れＯＮとな
る。したがって節点Ｐおよび中間節点Ｎは“Ｈ”とな
り、出力電圧ＶOUTも“Ｈ”となる。このとき、ＭＯＳ
トランジスタ１０２のゲートには“Ｈ”が与えられるた
め、このトランジスタ１０２はＯＮとなり、バイポーラ
トランジスタ１０６のベースを接地するため、トランジ
スタ１０６はＯＦＦとなる。ＭＯＳトランジスタ１０４
はＯＦＦとなり、中間節点Ｎを接地レベルから分離す
る。また、節点Ｑは“Ｌ”であるからＭＯＳトランジス
タ１０１はＯＦＦとなる。
次に入力電圧ＶINが、“Ｌ”から“Ｈ”へ変わった場合
を考えると、ＭＯＳトランジスタ１０３はＯＦＦにな
る。逆に、ＭＯＳトランジスタ１０４は、ＯＮとなる。
ここで、上述のように中間節点Ｎの電位は入力電圧ＶIN
が“Ｌ”のときに“Ｈ”であったので、この中間節点Ｎ
の静電容量（負荷容量や寄生容量）には既に電荷が蓄積
されている。したがって、入力電圧ＶINが“Ｈ”に変わ
ってＭＯＳトランジスタ１０４がＯＮすると、この蓄積
電荷がバイポーラトランジスタ１０６のベースに流れ込
む。そして、流れ込んだ蓄積電荷により、このバイポー
ラトランジスタ１０６のベース電圧（すなわち節点Ｑの
電位）は、ベース（Ｐ型）とエミッタ（Ｎ型）とによる
ＰＮ接合の順方向電圧ＶBEまで上昇する。これによって
ＭＯＳトランジスタ１０１がＯＮになり、節点Ｐが接地
レベルまで放電される。これによりバイポーラトランジ
スタ１０５がＯＦＦになる。またＭＯＳトランジスタ１
０２はＯＦＦとなる。したがって、出力電圧ＶOUTはト
ランジスタ１０６によって放電され、出力は“Ｌ”とな
る。なお、以上の動作時には、節点Ｑの電位は、バイポ
ーラトランジスタ１０６のベース（Ｐ型）とエミッタ
（Ｎ型）とによるＰＮ接合の順方向電圧ＶBEに維持され
る。したがって、ＭＯＳトランジスタ１０１としては、
この順方向電圧ＶBEがゲート電圧として供給されたとき
にＯＮするようなものを使用する。
を考えると、ＭＯＳトランジスタ１０３はＯＦＦにな
る。逆に、ＭＯＳトランジスタ１０４は、ＯＮとなる。
ここで、上述のように中間節点Ｎの電位は入力電圧ＶIN
が“Ｌ”のときに“Ｈ”であったので、この中間節点Ｎ
の静電容量（負荷容量や寄生容量）には既に電荷が蓄積
されている。したがって、入力電圧ＶINが“Ｈ”に変わ
ってＭＯＳトランジスタ１０４がＯＮすると、この蓄積
電荷がバイポーラトランジスタ１０６のベースに流れ込
む。そして、流れ込んだ蓄積電荷により、このバイポー
ラトランジスタ１０６のベース電圧（すなわち節点Ｑの
電位）は、ベース（Ｐ型）とエミッタ（Ｎ型）とによる
ＰＮ接合の順方向電圧ＶBEまで上昇する。これによって
ＭＯＳトランジスタ１０１がＯＮになり、節点Ｐが接地
レベルまで放電される。これによりバイポーラトランジ
スタ１０５がＯＦＦになる。またＭＯＳトランジスタ１
０２はＯＦＦとなる。したがって、出力電圧ＶOUTはト
ランジスタ１０６によって放電され、出力は“Ｌ”とな
る。なお、以上の動作時には、節点Ｑの電位は、バイポ
ーラトランジスタ１０６のベース（Ｐ型）とエミッタ
（Ｎ型）とによるＰＮ接合の順方向電圧ＶBEに維持され
る。したがって、ＭＯＳトランジスタ１０１としては、
この順方向電圧ＶBEがゲート電圧として供給されたとき
にＯＮするようなものを使用する。
第２図は本発明に係るＢｉＭＯＳ論胃回路の別な実施例
に係る回路図で、ＮＡＮＤ回路が形成されている。こ回
路の論理動作は第４図または第５図に示す従来の回路と
等価である。この回路は第１図の回路において、入力端
子ＩをＩａとＩｂとの２つにしたもので、図１に示した
ＭＯＳトランジスタ１０３に代えて、互いに並列接続さ
れたＭＯＳトランジスタ１０３ａ，１０３ｂからなる切
換回路が設けられ、また同図に示したＭＯＳトランジス
タ１０４に代えて、互いに直列接続されたＭＯＳトラン
ジスタ１０４ａ，１０４ｂからなる切換回路が設けられ
ている。
に係る回路図で、ＮＡＮＤ回路が形成されている。こ回
路の論理動作は第４図または第５図に示す従来の回路と
等価である。この回路は第１図の回路において、入力端
子ＩをＩａとＩｂとの２つにしたもので、図１に示した
ＭＯＳトランジスタ１０３に代えて、互いに並列接続さ
れたＭＯＳトランジスタ１０３ａ，１０３ｂからなる切
換回路が設けられ、また同図に示したＭＯＳトランジス
タ１０４に代えて、互いに直列接続されたＭＯＳトラン
ジスタ１０４ａ，１０４ｂからなる切換回路が設けられ
ている。
入力電圧ＶINaとＶINbが共に“Ｌ”のとき、ＭＯＳトラ
ンジスタ１０３ａ，１０３ｂがともにＯＮになり、１０
４ａ，１０４ｂはともにＯＦＦとなる。したがって、バ
イポーラトランジスタ１０５がＯＮとなり、出力電圧Ｖ
OUTは“Ｈ”となる。このときＭＯＳトランジスタ１０
２もＯＮとなり、節点Ｑは接地レベルまで放電されてバ
イポーラトランジスタ１０６はＯＦＦになる。またＭＯ
Ｓトランジスタ１０１もＯＦＦとなっている。入力電圧
ＶINaかＶINbのどちらか一方が“Ｈ”になっても、出力
はやはり“Ｈ”のままである。
ンジスタ１０３ａ，１０３ｂがともにＯＮになり、１０
４ａ，１０４ｂはともにＯＦＦとなる。したがって、バ
イポーラトランジスタ１０５がＯＮとなり、出力電圧Ｖ
OUTは“Ｈ”となる。このときＭＯＳトランジスタ１０
２もＯＮとなり、節点Ｑは接地レベルまで放電されてバ
イポーラトランジスタ１０６はＯＦＦになる。またＭＯ
Ｓトランジスタ１０１もＯＦＦとなっている。入力電圧
ＶINaかＶINbのどちらか一方が“Ｈ”になっても、出力
はやはり“Ｈ”のままである。
入力電圧ＶINaとＶINbの両方が“Ｈ”になると、ＭＯＳ
トランジスタ１０３ａ，１０３ｂがともにＯＦＦ、１０
４ａ，１０４ｂがともにＯＮとなる。節点Ｑは出力側か
ら充電され、バイポーラトランジスタ１０６がＯＮにな
り、結局出力は“Ｌ”になる。
トランジスタ１０３ａ，１０３ｂがともにＯＦＦ、１０
４ａ，１０４ｂがともにＯＮとなる。節点Ｑは出力側か
ら充電され、バイポーラトランジスタ１０６がＯＮにな
り、結局出力は“Ｌ”になる。
第６図は本発明に係る回路の応答特性を示すグラフであ
る。同図(a)は入力電圧ＶINが“Ｌ”から“Ｈ”に変化
したときの出力電圧ＶOUTの変化を示す図、同図(b)は入
力電圧ＶINが“Ｈ”から“Ｌ”に変化したときの出力電
圧ＶOUTの変化を示す図である。いずれのグラフも破線
は第３図に示す従来の回路の特性、実線は第１図に示す
本発明に係る回路の特性である。この図から本発明に係
る回路では、入力波形のなまりが減少し、動作速度が向
上していることがわかる。これは入力容量が減少してい
るためである。たとえば、第３図の従来回路では入力端
子Ｉが３つのＭＯＳゲートに接続されているのに対し、
第１図の回路では２つの減っており、また、第４図の従
来回路では６つのＭＯＳゲートに接続されているのに対
し、第２図の回路では４つの減っている。
る。同図(a)は入力電圧ＶINが“Ｌ”から“Ｈ”に変化
したときの出力電圧ＶOUTの変化を示す図、同図(b)は入
力電圧ＶINが“Ｈ”から“Ｌ”に変化したときの出力電
圧ＶOUTの変化を示す図である。いずれのグラフも破線
は第３図に示す従来の回路の特性、実線は第１図に示す
本発明に係る回路の特性である。この図から本発明に係
る回路では、入力波形のなまりが減少し、動作速度が向
上していることがわかる。これは入力容量が減少してい
るためである。たとえば、第３図の従来回路では入力端
子Ｉが３つのＭＯＳゲートに接続されているのに対し、
第１図の回路では２つの減っており、また、第４図の従
来回路では６つのＭＯＳゲートに接続されているのに対
し、第２図の回路では４つの減っている。
また、複数の入力をもつ回路に関しては全構成素子数も
減少する。たとえば、第４図の回路では９個であったの
に対し、第２図の回路では８個になっている。しかも第
５図に示す回路のようにダイオードを用いていないの
で、ダイオードの順方向電圧降下ＶＤに基づく悪影響は
ない。
減少する。たとえば、第４図の回路では９個であったの
に対し、第２図の回路では８個になっている。しかも第
５図に示す回路のようにダイオードを用いていないの
で、ダイオードの順方向電圧降下ＶＤに基づく悪影響は
ない。
以上、入力が１つの例と２つの例について本発明を説明
したが、より多数の入力をもつ回路に本発明を適用しう
るのは言うまでもない。
したが、より多数の入力をもつ回路に本発明を適用しう
るのは言うまでもない。
以上のとおり第１，第２の発明に係るＢｉＭＯＳ論理回
路によれば、第１および第２のバイポーラトランジスタ
をそれぞれ動作させるために第１および第２のＭＯＳト
ランジスタを設け、この第１および第２のＭＯＳトラン
ジスタのゲートをそれぞれ第２および第１のバイポーラ
トランジスタのベースに接続するようにしたことと、こ
の第１のＭＯＳトランジスタとして第２のバイポーラト
ランジスタのベースと他端との順方向電圧の絶対値以下
の電圧で動作するものを使用することとしたため、入力
端子は切換え手段を構成するＭＯＳトランジスタのゲー
トにのみ接続すればよくなるので、入力容量の低減と動
作速度の向上とを図ることができる。
路によれば、第１および第２のバイポーラトランジスタ
をそれぞれ動作させるために第１および第２のＭＯＳト
ランジスタを設け、この第１および第２のＭＯＳトラン
ジスタのゲートをそれぞれ第２および第１のバイポーラ
トランジスタのベースに接続するようにしたことと、こ
の第１のＭＯＳトランジスタとして第２のバイポーラト
ランジスタのベースと他端との順方向電圧の絶対値以下
の電圧で動作するものを使用することとしたため、入力
端子は切換え手段を構成するＭＯＳトランジスタのゲー
トにのみ接続すればよくなるので、入力容量の低減と動
作速度の向上とを図ることができる。
また、第２の発明に係るＢｉＭＯＳ論理回路によれば、
上述のように第１および第２のバイポーラトランジスタ
をそれぞれ動作させるために第１および第２のＭＯＳト
ランジスタを設け、この第１および第２のＭＯＳトラン
ジスタのゲートをそれぞれ第２および第１のバイポーラ
トランジスタのベースに接続するようにしたため、複数
の入力端子をもつＢｉＭＯＳ論理回路のＭＯＳトランジ
スタの数を減少させることができる。
上述のように第１および第２のバイポーラトランジスタ
をそれぞれ動作させるために第１および第２のＭＯＳト
ランジスタを設け、この第１および第２のＭＯＳトラン
ジスタのゲートをそれぞれ第２および第１のバイポーラ
トランジスタのベースに接続するようにしたため、複数
の入力端子をもつＢｉＭＯＳ論理回路のＭＯＳトランジ
スタの数を減少させることができる。
第１図は本発明に係るＢｉＭＯＳ論理回路を用いたイン
バータ回路の一例の回路図、第２図は本発明に係るＢｉ
ＭＯＳ論理回路を用いたＮＡＮＤ回路の一例の回路図、
第３図は従来のインバータ回路の一例の回路図、第４図
および第５図は従来のＮＡＮＤ回路の一例の回路図、第
６図は本発明に係る回路の動作特性を示す図である。 １〜４……ＭＯＳトランジスタ、５，６……バイポーラ
トランジスタ、７……ダイオード、１０１〜１０４……
ＭＯＳトランジスタ、１０５，１０６……バイポーラト
ランジスタ。
バータ回路の一例の回路図、第２図は本発明に係るＢｉ
ＭＯＳ論理回路を用いたＮＡＮＤ回路の一例の回路図、
第３図は従来のインバータ回路の一例の回路図、第４図
および第５図は従来のＮＡＮＤ回路の一例の回路図、第
６図は本発明に係る回路の動作特性を示す図である。 １〜４……ＭＯＳトランジスタ、５，６……バイポーラ
トランジスタ、７……ダイオード、１０１〜１０４……
ＭＯＳトランジスタ、１０５，１０６……バイポーラト
ランジスタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 川口 隆之 神奈川県川崎市川崎区東田町２番地11号 東芝マイコンエンジニアリング株式会社内 (56)参考文献 特開 昭61−198817（ＪＰ，Ａ)
Claims (7)
- 【請求項１】一端が第１の電源に接続された第１のバイ
ポーラトランジスタと、 一端が前記第１のハイポーラトランジスタの他端に接続
され、他端が第２の電源に接続された第２のバイポーラ
トランジスタと、 前記第１のバイポーラトランジスタの前記他端と前記第
２のバイポーラトランジスタの前記一端との中間節点に
接続された出力端子と、 一端が前記第１のバイポーラトランジスタのベースに接
続され、他端が前記第２の電源に接続され且つゲートが
前記第２のバイポーラトランジスタのベースに接続され
た、この第２のバイポーラトランジスタの前記ベースと
前記他端とのＰＮ接合における順方向電圧と一致する電
圧で動作する第１のＭＯＳトランジスタと、 一端が前記第２のバイポーラトランジスタのベースに接
続され、他端が前記第２の電源に接続され且つゲートが
前記第１のバイポーラトランジスタの前記ベースに接続
された第２のＭＯＳトランジスタと、 一端が前記第１のバイポーラトランジスタの前記ベース
を駆動するための第１の電圧供給源に接続され、他端が
前記第１のバイポーラトランジスタの前記ベースに接続
され且つゲートが入力端子に接続された第３のＭＯＳト
ランジスタと、 一端が前記第２のバイポーラトランジスタの前記ベース
を駆動するための第２の電圧供給源に接続され、他端が
前記第２のバイポーラトランジスタの前記ベースに接続
され且つゲートが入力端子に接続された第４のＭＯＳト
ランジスタと、 を具備するＢｉＭＯＳ論理回路。 - 【請求項２】前記第１の電圧供給源が、前記第１の電源
であり、且つ、前記第２の電圧供給源が、電荷が蓄積さ
れた前記中間節点の静電容量である特許請求の範囲第１
項記載のＢｉＭＯＳ論理回路。 - 【請求項３】前記第１，第２のＭＯＳトランジスタがＮ
ＭＯＳで構成され、前記第１，第２のバイポーラトラン
ジスタがＮＰＮ型トランジスタで構成されたことを特徴
とする特許請求の範囲第１項または第２項記載のＢｉＭ
ＯＳ論理回路。 - 【請求項４】一端が第１の電源に接続された第１のバイ
ポーラトランジスタと、 一端が前記第１のバイポーラトランジスタの他端に接続
され、他端が第２の電源に接続された第２のバイポーラ
トランジスタと、 前記第１のバイポーラトランジスタの前記他端と前記第
２のバイポーラトランジスタの前記一端との中間節点に
接続された出力端子と、 一端が前記第１のバイポーラトランジスタのベースに接
続され、他端が前記第２の電源に接続され且つゲートが
前記第２のバイポーラトランジスタのベースに接続され
た、この第２のバイポーラトランジスタの前記ベースと
前記他端とのＰＮ接合における順方向電圧と一致する電
圧で動作する第１のＭＯＳトランジスタと、 一端が前記第２のバイポーラトランジスタのベースに接
続され、他端が前記第２の電源に接続され且つゲートが
前記第１のバイポーラトランジスタの前記ベースに接続
された第２のＭＯＳトランジスタと、 前記第１のバイポーラトランジスタの前記ベースを駆動
するための第の電圧供給源に接続された電圧入力部と、
前記第１のバイポーラトランジスタの前記ベースに接続
された電圧出力部と、複数の入力端子からそれぞれ信号
を入力する複数の信号入力部とを有する第１の切換手段
と、 前記第２のバイポーラトランジスタの前記ベースを駆動
するための第２の電圧供給源に接続された電圧入力部
と、前記第２のバイポーラトランジスタの前記ベースに
接続された電圧出力部と、複数の入力端子からそれぞれ
信号を入力する複数の信号入力部とを有する第２の切換
手段と、 を具備するＢｉＭＯＳ論理回路。 - 【請求項５】前記第１の電圧供給源が、前記第１の電源
であり、且つ、前記第２の電圧供給源が、電荷が蓄積さ
れた前記中間節点の節点容量である特許請求の範囲第４
項のＢｉＭＯＳ論理回路。 - 【請求項６】前記第１の切換手段が、並列に接続された
複数個の第３のＭＯＳトランジスタを有し、これらの第
３のＭＯＳトランジスタの一端が前記電圧入力部に接続
され、他端が電圧出力部に接続され且つゲートがそれぞ
れの前記信号入力部に接続されており、 前記第２の切換手段が、直列に接続された前記第３のＭ
ＯＳトランジスタと同数の第４のＭＯＳトランジスタを
有し、一方の最端部の前記第４のＭＯＳトランジスタの
一端が前記電圧入力部に接続され、他方の最端部の前記
第４のＭＯＳトランジスタの他端が前記電圧出力部に接
続され且つゲートがそれぞれの前記信号入力部に接続さ
れていることを特徴とする特許請求の範囲第４項または
第５項記載のＢｉＭＯＳ論理回路。 - 【請求項７】前記第１，第２のＭＯＳトランジスタがＮ
ＭＯＳで構成され、前記第１，第２のバイポーラトラン
ジスタがＮＰＮ型トランジスタで構成されたことを特徴
とする特許請求の範囲第４項〜第６項のいずれかに記載
のＢｉＭＯＳ論理回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62073461A JPH0611111B2 (ja) | 1987-03-27 | 1987-03-27 | ＢｉＭＯＳ論理回路 |
| US07/106,429 US4804869A (en) | 1987-03-27 | 1987-10-09 | BiMOS logical circuit |
| KR1019880003235A KR900008802B1 (ko) | 1987-03-27 | 1988-03-25 | Bimos 논리회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62073461A JPH0611111B2 (ja) | 1987-03-27 | 1987-03-27 | ＢｉＭＯＳ論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63240125A JPS63240125A (ja) | 1988-10-05 |
| JPH0611111B2 true JPH0611111B2 (ja) | 1994-02-09 |
Family
ID=13518917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62073461A Expired - Lifetime JPH0611111B2 (ja) | 1987-03-27 | 1987-03-27 | ＢｉＭＯＳ論理回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4804869A (ja) |
| JP (1) | JPH0611111B2 (ja) |
| KR (1) | KR900008802B1 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01129451A (ja) * | 1987-11-16 | 1989-05-22 | Fujitsu Ltd | 半導体装置 |
| JP2569113B2 (ja) * | 1988-03-07 | 1997-01-08 | 株式会社日立製作所 | 半導体集積回路装置 |
| JP2550138B2 (ja) * | 1988-03-18 | 1996-11-06 | 株式会社日立製作所 | バイポーラトランジスタと電界効果トランジスタとを有する半導体集積回路装置 |
| JP2553632B2 (ja) * | 1988-05-16 | 1996-11-13 | 松下電器産業株式会社 | バイモス型論理回路 |
| JPH0239719A (ja) * | 1988-07-29 | 1990-02-08 | Fujitsu Ltd | 半導体回路 |
| JPH07120937B2 (ja) * | 1988-11-08 | 1995-12-20 | 日本電気株式会社 | インバータ回路 |
| JPH02159818A (ja) * | 1988-12-13 | 1990-06-20 | Toshiba Corp | 半導体集積回路 |
| US4980578A (en) * | 1988-12-20 | 1990-12-25 | Texas Instruments Incorporated | Fast sense amplifier |
| US4965470A (en) * | 1989-01-30 | 1990-10-23 | Samsung Electronics Co., Ltd. | High integrated Bi-CMOS logic circuit |
| JPH0736507B2 (ja) * | 1989-02-02 | 1995-04-19 | 株式会社東芝 | 半導体論理回路 |
| JPH02214219A (ja) * | 1989-02-14 | 1990-08-27 | Nec Corp | バイポーラｍｏｓ３値出力バッファ |
| US5006730A (en) * | 1989-05-01 | 1991-04-09 | Motorola, Inc. | BIMOS logic gates |
| EP0403075B1 (en) * | 1989-05-15 | 1996-04-17 | Texas Instruments Incorporated | High performance bicmos logic circuit with full output voltage swing |
| US5138195A (en) * | 1989-05-19 | 1992-08-11 | Fujitsu Limited | Bi-CMOS logic circuit having full voltage swing and rapid turn-off |
| JPH0795681B2 (ja) * | 1989-06-13 | 1995-10-11 | 三菱電機株式会社 | ＢｉＭＯＳ論理回路 |
| JPH03121618A (ja) * | 1989-10-04 | 1991-05-23 | Toshiba Corp | 出力回路 |
| US5250856A (en) * | 1989-12-28 | 1993-10-05 | North American Philips Corp. | Differential input buffer-inverters and gates |
| US5107142A (en) * | 1990-10-29 | 1992-04-21 | Sun Microsystems, Inc. | Apparatus for minimizing the reverse bias breakdown of emitter base junction of an output transistor in a tristate bicmos driver circuit |
| US5128562A (en) * | 1990-12-19 | 1992-07-07 | North American Philips Corporation, Signetics Division | Memory element with high metastability-immunity |
| JP2937652B2 (ja) * | 1992-10-01 | 1999-08-23 | 日本電気株式会社 | ＢｉＭＩＳ論理回路 |
| US5355030A (en) * | 1992-12-04 | 1994-10-11 | International Business Machines Corporation | Low voltage BICMOS logic switching circuit |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0783252B2 (ja) * | 1982-07-12 | 1995-09-06 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPS60125015A (ja) * | 1983-12-12 | 1985-07-04 | Hitachi Ltd | インバ−タ回路 |
| JPH0795395B2 (ja) * | 1984-02-13 | 1995-10-11 | 株式会社日立製作所 | 半導体集積回路 |
| JPS625722A (ja) * | 1985-07-01 | 1987-01-12 | Toshiba Corp | インバ−タ回路 |
| JPS62221219A (ja) * | 1986-03-22 | 1987-09-29 | Toshiba Corp | 論理回路 |
-
1987
- 1987-03-27 JP JP62073461A patent/JPH0611111B2/ja not_active Expired - Lifetime
- 1987-10-09 US US07/106,429 patent/US4804869A/en not_active Expired - Lifetime
-
1988
- 1988-03-25 KR KR1019880003235A patent/KR900008802B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR880012014A (ko) | 1988-10-31 |
| US4804869A (en) | 1989-02-14 |
| KR900008802B1 (ko) | 1990-11-29 |
| JPS63240125A (ja) | 1988-10-05 |
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Legal Events
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|---|---|---|---|
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