JP2774165B2

JP2774165B2 - 半導体集積回路

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Publication number: JP2774165B2
Application number: JP1296343A
Authority: JP
Inventors: 雅春木村
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-11-14
Filing date: 1989-11-14
Publication date: 1998-07-09
Anticipated expiration: 2013-07-09
Also published as: JPH03157016A

Description

【発明の詳細な説明】〔目次〕概要産業上の利用分野従来の技術（第８図，第９図）発明が解決しようとする課題課題を解決するための手段（第１図）作用実施例（第２図〜第７図）（ｉ）第１の実施例の説明（第２図，第３図）（ii）第２の実施例の説明（第４図）（iii）第３の実施例の説明（第５図，第６図）（iv）第４の実施例の説明（第７図）発明の効果〔概要〕半導体集積回路、特に複数のMOSトランジスタを直列
接続して構成した論理回路のトランジスタ動作とその集
積化に関し、該直列接続されるトランジスタのサイズを大きくする
ことなく、該トランジスタの遅延を電気回路的に補償
し、消費電力の低減化と高集積化を図ることを目的と
し、第１の回路は、電源線と出力点との間に複数の一導電
型の電界効果トランジスタが直列接続され、かつ、接地
線と前記出力点との間に複数の反対導電型の電界効果ト
ランジスタが並列接続され、前記一導電型の電界効果ト
ランジスタの各ゲートと前記反対導電型の電界効果トラ
ンジスタの各ゲートがそれぞれ接続されて入力点に接続
されるｎ入力論理回路であって、前記ｎ入力論理回路の
電源供給側に第１の補助バッファ回路が設けられ、前記
第１の補助バッファ回路は、ソースが前記電源線に，ド
レインが前記出力点に，ゲートが前記直列接続された一
導電型の電界効果トランジスタの電源供給側にそれぞれ
接続された第１の一導電型の電界効果トランジスタと、
ソースが前記電源線に，ドレインが前記直列接続された
一導電型の電界効果トランジスタの電源供給側に，ゲー
トが前記出力点にそれぞれ接続された第２の一導電型の
電界効果トランジスタから成ることを含み構成し、第２の回路は、前記のｎ入力論理回路であって、前記
ｎ入力論理回路の出力点に第２の補助バッファ回路が設
けられ、前記第２の補助バッファ回路は、ドレインが前
記直列接続された一導電型の電界効果トランジスタの出
力点側に，ソースが前記出力点に，ゲートが前記電源線
にそれぞれ接続された第１の反対導電型の電界効果トラ
ンジスタと、ドレインが前記電源線に，ソースが前記出
力点にゲートが前記直列接続された一導電型の電界効果
トランジスタの出力点側にそれぞれ接続された第２の一
導電型の電界効果トランジスタから成ることを含み構成
し、第３の回路は、電源線と出力点との間に複数の一導電
型の電界効果トランジスタが並列接続され、かつ、接地
線と前記出力点との間に複数の反対導電型の電界効果ト
ランジスタが直列接続され、前記一導電型の電界効果ト
ランジスタの各ゲートと前記反対導電型の電界効果トラ
ンジスタの各ゲートがそれぞれ接続されて入力点に接続
されるｎ入力NAND論理回路であって、前記ｎ入力NAND論
理回路の出力点側に第３の補助バッファ回路が設けら
れ、前記第３の補助バッファ回路は、ドレインが前記直
列接続された反対導電型の電界効果トランジスタのドレ
インに，ソースが前記出力点に，ゲートが前記接地線に
それぞれ接続された第１の一導電型の電界効果トランジ
スタと、ドレインが前記接地線に，ソースが前記出力点
に，ゲートが前記直列接続された反対導電型の電界効果
トランジスタのドレインにそれぞれ接続された第２の一
導電型の電界効果トランジスタから成ることを含み構成
し、第４の回路は、前記ｎ入力論理回路であって、前記ｎ
入力論理回路の接地線側に第４の補助バッファ回路が設
けられ、前記第４の補助バッファ回路は、ソースが前記
接地線に，ドレインが前記直列接続された反対導電型の
電界効果トランジスタの接地線側に，ゲートが一導電型
の電界効果トランジスタのドレインにそれぞれ接続され
た第１の反対導電型の電界効果トランジスタと、ソース
が前記接地線に，ドレインが一導電型の電界効果トラン
ジスタのドレインに，ゲートが前記直列接続された反対
導電型の電界効果トランジスタの接地線側にそれぞれ接
続された第２の反対導電型の電界効果トランジスタから
成ることを含み構成する。

〔産業上の利用分野〕

本発明は、半導体集積回路に関するものであり、更に
詳しく言えば複数のMOSトランジスタを直列接続して構
成した論理回路のトランジスタ動作とその集積化に関す
るものである。

近年、ユーザの機能要求から様々な論理回路が構成さ
れ、該回路を低消費電力、かつ、高速動作を特徴とする
CMOSトランジスタにより製造される。

しかし、ｎ入力論理回路等のように複数のMOSトラン
ジスタを直列接続して構成されたものは、その直列抵抗
やチップ占有面積が問題になることがある。

そこで、直列接続されるトランジスタのサイズを大き
くすることなく、該トランジスタの遅延を電気的に補償
し、消費電力の低減化と高集積化を図ることができる回
路が望まれている。

〔従来の技術〕

第8,第９図は、従来例に係る半導体集積回路の説明図
である。

第８図は、従来例に係る４入力NOR回路の構成図を示
している。

図において、４入力NOR回路は、まず、電源線VDDと出
力点Y3との間に４個のｐ型の電界効果トランジスタ（以
下トランジスタTpという）が直列接続される。また、接
地線GNDと出力点Y3との間に４個のｎ型の電界効果トラ
ンジスタ（以下トランジスタTnという）が並列接続され
る。このトランジスタTpの各ゲートGpと、トランジスタ
Tnの各ゲートGnがそれぞれ接続される。この接続点が入
力点X1〜X4に接続されて成るものである。

第９図は、従来例に係る４入力NOR回路の動作説明図
を示している。

図において、当該回路の機能は、まず、入力信号IN1
〜IN3が全て「Ｌ」レベルで、次に入力IN4が「Ｈ」レベ
ルから「Ｌ」レベルに反転した場合、出力OUTが「Ｌ」
レベルから「Ｈ」レベルに反転する。これにより、４入
力NOR論理演算処理をすることができる。

また、Ｂは波形なまり部分であり、出力信号OUTの立
ち上がりがなまるものである。これは、信号の反転とと
もに、電源線VDDから直列接続されたトランジスタTpを
介して出力点Y3に電流ｉが流れ込むことにより生ずる。
波形なまり部分Ｂは、負荷容量が大きいほど著しい。

〔発明が解決しようとする課題〕

ところで、従来例によればトランジスタ動作の高速化
の要求に対処するため直列接続されるトランジスタTpの
サイズをトランジスタTnのサイズよりも大きく形成した
り、駆動能力を上げるためバイポーラトランジスタを組
合せて論理回路を構成している。

このため、次のような問題を生ずることがる。

．例えば、CMOSインバータの動作速度と同等の二入
力，三入力論理回路を構成しようとした場合、直列接続
されるトランジスタTpのサイズは、４倍,6倍‥‥‥と大
きくする必要がある。

このことは、入力ゲート容量が増大して消費電力の増
加の原因になる。また、トランジスタTpがチップ面積を
大きく占有する。

．さらに、バイポーラトランジスタのサイズは、CMOS
トランジスタに比べて大きく、高集積化の妨げとなる。

本発明は、かかる従来例の問題点に鑑みて創作された
ものであり、直列接続されるトランジスタのサイズを大
きくすることなく、該トランジスタの遅延を電気回路的
に補償し、消費電力の低減化と高集積化を図ることを可
能とする半導体集積回路の提供を目的とする。

〔課題を解決するための手段〕

第１図（ａ）〜（ｄ）は、本発明に係る半導体集積回
路の原理図を示している。

第１の回路は、電源線VDDと出力点Y1との間に複数の
一導電型の電界効果トランジスタTpが直列接続され、か
つ、接地線GNDと前記出力点Y1との間に複数の反対導電
型の電界効果トランジスタTnが並列接続され、前記一導
電型の電界効果トランジスタTpの各ゲートGpと前記反対
導電型の電界効果トランジスタTnの各ゲートGnがそれぞ
れ接続されて入力点X1〜Xnに接続されるｎ入力NOR論理
回路であって、前記ｎ入力NOR論理回路の電源供給側に
第１の補助バッファ回路１が設けられ、前記第１の補助
バッファ回路１は、ソースS1が前記電源線VDDに，ドレ
インD1が前記出力点Y1に，ゲートG1が前記直列接続され
た一導電型の電界効果トランジスタTpの電源供給側にそ
れぞれ接続された第１の一導電型の電界効果トランジス
タTp1と、ソースS2が前記電源線VDDに，ドレインD2が前
記直列接続された一導電型の電界効果トランジスタTpの
電源供給側に，ゲートG2が前記出力点Y1にそれぞれ接続
された第２の一導電型の電界効果トランジスタTp2から
成ることを特徴とし、第２の回路は、前記ｎ入力NOR論理回路であって、前
記ｎ入力NOR論理回路の出力点Y1に第２の補助バッファ
回路２が設けられ、前記第２の補助バッファ回路２は、
ドレインD1が前記直列接続された一導電型の電界効果ト
ランジスタTpの出力点Y1側に，ソースS1が前記出力点Y1
に，ゲートG1が前記電源線VDDにそれぞれ接続された第
１の反対導電型の電界効果トランジスタTn1と、ドレイ
ンD2が前記電源線VDDに，ソースS2が前記出力点Y1に，
ゲートG2が前記直列接続された一導電型の電界効果トラ
ンジスタTpの出力点Y1側にそれぞれ接続された第２の一
導電型の電界効果トランジスタTn2から成ることを特徴
とし、第３の回路は、電源線VDDと出力点Y2との間に複数の
一導電型の電界効果トランジスタTpが並列接続され、か
つ、接地線GNDと前記出力点Y2との間に複数の反対導電
型の電界効果トランジスタTnが直列接続され、前記一導
電型の電界効果トランジスタTpの各ゲートGpと前記反対
導電型の電界効果トランジスタTnの各ゲートGnがそれぞ
れ接続されて入力点X1〜Xnに接続されるｎ入力NAND論理
回路であって、前記ｎ入力NAND論理回路の出力点Y2側に
第３の補助バッファ回路３が設けられ、前記第３の補助
バッファ回路３は、ドレインD3が前記直列接続された反
対導電型の電界効果トランジスタTnのドレインDnに，ソ
ースS3が前記出力点Y2に、ゲートG3が前記接地線GNDに
それぞれ接続された第１の一導電型の電界効果トランジ
スタTp3と、ドレインD4が前記接地線GNDに，ソースS4が
前記出力点Y2に，ゲートG4が前記直列接続された反対導
電型の電界効果トランジスタTnのドレインDnにそれぞれ
接続された第２の一導電型の電界効果トランジスタTp4
から成ることを特徴とし、第４の回路は、前記ｎ入力NAND論理回路であって、前
記ｎ入力NAND論理回路の接地線GND側に第４の補助バッ
ファ回路４が設けられ、前記第４の補助バッファ回路４
は、ソースS3が前記接地線GNDに，ドレインD3が前記直
列接続された反対導電型の電界効果トランジスタTnの接
地線GND側に，ゲートG4が一導電型の電界効果トランジ
スタTpのドレインDpにそれぞれ接続された第１の反対導
電型の電界効果トランジスタTn3と、ソースS4が前記接
地線GNDに，ドレインD4が一導電型の電界効果トランジ
スタTpのドレインDpに，ゲートG4が前記直列接続された
反対導電型の電界効果トランジスタTnの接地線GND側に
それぞれ接続された第２の反対導電型の電界効果トラン
ジスタTn4から成ることを特徴とし、上記目的を達成す
る。

〔作用〕

本発明の第１の回路によれば、ｎ入力NOR論理回路の
電源供給側に第１の補助バッファ回路１が設けられてい
る。

例えば、入力点Xnを除く入力点X1〜Xn−１がすべて
「Ｌ」レベルで、入力点Xnが「Ｈ」レベルから「Ｌ」レ
ベルに反転した場合、出力点Y1の論理電圧は該補助バッ
ファ回路１の一導電型の電界効果トランジスタTp1に流
れる電流に基づいて決定される。このため、従来例のよ
うな直列接続された一導電型の電界効果トランジスタTp
による遅延の影響を極力抑制することが可能となる。

これにより、CMOSプロセスのみで高性能、かつ、低消
費電力の多入力NOR論理回路装置を製造することができ
る。

また、第２の回路によれば、ｎ入力NOR論理回路の出
力点Y1に第２の補助バッファ回路２が設けられている。

例えば、第１の回路のように信号が反転した場合、出
力点Y1の論理電圧は該補助バッファ回路１の反対導電型
の電界効果トランジスタTn2に流れる電流に基づいて決
定される。このため、第１の回路と同様に従来例のよう
な直列接続された一導電型の電界効果トランジスタTpに
よる遅延の影響を極力抑制することが可能となる。

これにより、第１の回路と同様にCMOSプロセスのみで
高性能、かつ、低消費電力の多入力NOR論理回路装置を
製造することができる。

さらに、第３の回路によれば、ｎ入力NAND論理回路の
出力点Y2側に第３の補助バッファ回路３が設けられてい
る。

例えば、入力点Xnを除く入力点X1〜Xn−１がすべて
「Ｈ」レベルで、入力点Xnが「Ｌ」レベルから「Ｈ」レ
ベルに反転した場合、出力点Y2の論理電圧は該補助バッ
ファ回路３の一導電型の電界効果トランジスタTp4に流
れる電流に基づいて決定される。このため、従来例のよ
うな直列接続された反対導電型の電界効果トランジスタ
Tnによる遅延の影響を極力抑制することが可能となる。

これにより、CMOSプロセスのみで高性能、かつ、低消
費電力の多入力NAND論理回路装置を製造することができ
る。

また、第４の回路によれば、ｎ入力NAND論理回路の接
地線GND側に補助バッファ回路４が設けられている。

例えば、第３の回路のように信号が反転した場合、出
力点Y2の論理電圧は該補助バッファ回路４の反対導電型
の電界効果トランジスタTn4に流れる電流に基づいて決
定される。このため、第３の回路と同様に従来例のよう
な直列接続された反対導電型の電界効果トランジスタTn
による遅延の影響を極力抑制することが可能となる。

これにより、第３の回路と同様にCMOSプロセスのみで
高性能、かつ、低消費電力の多入力NAND論理回路装置を
製造することができる。

〔実施例〕

次に図を参照しながら本発明の実施例について説明を
する。

第２〜６図は、本発明の実施例に係る半導体集積回路
を説明する図である。

（ｉ）第１の実施例の説明第２図は、本発明の第１の実施例に係る４入力NOR回
路の構成図を示している。

図において、第１の４入力NOR回路は、まず電源線VDD
と出力点Y1との間に４個のｐチャネル型のMOSトランジ
スタ（以下トランジスタTpという）が直列接続される。
また、接地線GNDと出力点Y1との間に４個のｎチャネル
型のMOSトランジスタ（以下トランジスタTnという）が
並列接続される。次に、トランジスタTpの各ゲートGpと
トランジスタTnの各ゲートGnがそれぞれ接続される。こ
の接続点が入力点X1〜X4に接続される。

これまでは、従来例と同様であるが、本発明の４入力
NOR回路は、該回路の電源供給側に第１の補助バッファ
回路１の一実施例となる第１の電流バッファ回路11が設
けられる。

第１の電流バッファ回路11は、トランジスタTp1,Tp2
から成る。トランジスタTp1は、そのソースS1が電源線V
DDに，ドレインD1が出力点Y1に，ゲートG1が直列接続さ
れたトランジスタTpの電源供給側にそれぞれ接続され
る。

トランジスタTp2は、そのソースS2が電源線VDDに，ド
レインD2が直列接続されたトランジスタTpの電源供給側
に，ゲートG2が出力点Y1にそれぞれ接続される。

第３図は、本発明の第１の実施例に係る４入力NOR回
路の動作説明図を示している。

図において、第１の４入力NOR回路は、まず、入力点X
1〜X3の入力信号IN1〜IN3がすべて「Ｌ」レベルで、入
力点X4の入力信号IN4が「Ｈ」レベルであると仮定す
る。この場合の出力信号OUTは、「Ｌ」レベルである。

次に、入力点X4の入力信号IN4が「Ｈ」レベルから
「Ｌ」レベルに反転すると、トランジスタTpがすべて
「ON」し、トランジスタTnはすべて「OFF」する。これ
により、P1点は「Ｌ」レベルに推移し、トランジスタTp
1が「ON」して出力点Y1を「Ｈ」レベルに立ち上げる。

その後、出力点Y1が「Ｈ」レベルに推移することで、
P1点も「Ｈ」レベルになり、トランジスタTp1,Tp2がカ
ットオフして出力信号OUTが「Ｈ」レベルになる。

ここで、図中のＡは強制動作部分であり、第１の電流
バッファ回路11により改善される部分である。これによ
り、従来例のような直列接続されたトランジスタTpによ
る遅延を原因とする波形なまりを極力抑制することがで
きる。

このようにして、本発明の第１の回路によれば、４入
力NOR回路の電源供給側に第１の電流バッファ回路１が
設けられている。

このため、従来例のような直列接続されたトランジス
タTpによる遅延の影響を極力抑制することが可能とな
る。

これにより、CMOSプロセスのみで高性能、かつ、低消
費電力の４入力NOR論理回路装置を製造することができ
る。

（ii）第２の実施例の説明第４図は、本発明の第２の実施例に係る４入力NOR回
路の構成図である。

図において、第２の４入力NOR回路は第１の回路と異
なり、該回路の出力点Y1に第２の電流バッファ回路12が
設けられるものである。

すなわち、第２の電流バッファ回路12は、ドレインD1
が直列接続されたトランジスタTpの出力点Y1側に，ソー
スS1が出力点Y1に，ゲートG1が電源線VDDにそれぞれ接
続された第１のトランジスタTn1と、ドレインD2が電源
線VDDに，ソースS2が出力点Y1に，ゲートG2が直列接続
されたトランジスタTpの出力点Y1側にそれぞれ接続され
た第２のトランジスタTn2から成る。

このようにして、第２の回路によれば、４入力NOR回
路の出力点Y1に第２の電流バッファ回路12が設けられて
いる。

例えば、第１の回路のように信号が反転した場合、出
力点Y1の論理電圧は該電流バッファ回路12のトランジス
タTn2に流れる電流に基づいて決定される。このため、
第１の回路と同様に従来例のような直列接続されたトラ
ンジスタTpによる遅延の影響を極力抑制することが可能
となる。

（iii）第３の実施例の説明第５図は、本発明の第３の実施例に係る４入力NAND回
路の構成図である。

図において、第１の４入力NAND回路は、まず、電源線
VDDと出力点Y2との間に４個のトランジスタTpが並列接
続される。また、接地線GNDと出力点Y2との間に４個の
トランジスタTnが直列接続される。次に、トランジスタ
Tpの各ゲートGpとトランジスタTnの各ゲートGnをそれぞ
れ接続する。この接続点を、入力点X1〜X4に接続する。

これまでは、従来例と同様であるが、本発明の４入力
NAND回路は、該回路の電源供給側に第３の補助バッファ
回路３の一実施例となる第３の電流バッファ回路13が設
けられる。

第３の電流バッファ回路13は、第１のトランジスタTp
3と第２のトランジスタTp4から成る。

第１のトランジスタTp3は、そのドレインD3がトラン
ジスタTnのドレインDnに，ソースS3が出力点Y2に，ゲー
トG3が接地線GNDにそれぞれ接続される。

第２のトランジスタTp4は、そのドレインD4が接地線G
NDに，ソースS4が出力点Y2に，ゲートG4が直列接続され
たトランジスタTnのドレインDnにそれぞれ接続される。

第６図は、本発明の第３の実施例に係る４入力NAND回
路の動作説明図を示している。

図において、第３の４入力NAND回路は、まず、入力点
X1〜X3の入力信号IN1〜IN3がすべて「Ｈ」レベルで、入
力点X4の入力信号IN4が「Ｌ」レベルであると仮定す
る。この場合の出力信号OUTは、「Ｈ」レベルである。

次に、入力点X4の入力信号IN4が「Ｌ」レベルから
「Ｈ」レベルに反転すると、トランジスタTnがすべて
「ON」し、トランジスタTpはすべて「OFF」する。これ
により、P2点は「Ｌ」レベルに推移し、トランジスタTp
4が「ON」して出力点Y2を「Ｌ」レベルに立ち下げる。

その後、出力点Y2が「Ｌ」レベルに推移することで、
P2点も「Ｌ」レベルになり、トランジスタTp3,Tp4がカ
ットオフして出力信号OUTが「Ｌ」レベルになる。

ここで、図中のＡは強制動作部分であり、第１の電流
バッファ回路13により改善される部分である。これによ
り、従来例のような直列接続されたトランジスタTpによ
る遅延を原因とする波形なまりを極力抑制することがで
きる。

このようにして、本発明の第３の回路によれば、４入
力NAND回路の出力点Y2側に第３の電流バッファ回路13が
設けられている。

このため、従来例のような直列接続されたトランジス
タTnによる遅延の影響を極力抑制することが可能とな
る。

（iv）第４の実施例の説明第７図は、本発明の第４の実施例に係る４入力NAND回
路の構成図である。

図において、第４の４入力NAND回路は第３の回路と異
なり、該回路の接地線GND側に第４の電流バッファ回路1
4が設けられるものである。

すなわち、第４の電流バッファ回路14は、第１のトラ
ンジスタTn3と第２のトランジスタTn4から成る。第１の
トランジスタTn3は、そのソースS3が接地線GNDに，ドレ
インD3が直列接続されたトランジスタTnの接地線GND側
に，ゲートG4がトランジスタTpのドレインDpにそれぞれ
接続される。

第２のトランジスタTn4は、そのソースS4が接地線GND
に，ドレインD4がトランジスタTpのドレインDpに，ゲー
トG4が直列接続されたトランジスタTnの接地線GND側に
それぞれ接続される。

このようにして、本発明の第４の回路によれば、４入
力NAND回路の接地線GND側に第４の電流バッファ回路14
が設けられている。

例えば、第３の回路のように信号が反転した場合、出
力点Y2の論理電圧は該電流バッファ回路14のトランジス
タTn4に流れる電流に基づいて決定される。このため、
第３の回路と同様に従来例のような直列接続されたトラ
ンジスタTnによる遅延の影響を極力抑制することが可能
となる。

なお、表１は本発明者の試算に基づく従来例と本発明
とに係る４入力NOR回路のチップ占有面積の比較表であ
る。

〔発明の効果〕以上説明したように、本発明によればｎ入力論理回路
の電源線，接地線又は出力側に電流バッファ回路が設け
られているので、直列接続されたトランジスタの遅延を
電気的に補償することができる。

このため、従来例のように直列接続されるｐチャネル
型のトランジスタのサイズを大きくすることなく、CMOS
インバータの動作速度と同等の４入力論理回路を構成す
ることが可能となる。また、CMOSプロセスのみにより、
小中負荷容量のｎ入力論理回路を形成すること、及び該
トランジスタの入力ゲート容量の増加を抑制することが
できることから、消費電力の低減化と高集積化を図るこ
とが可能となる。

これにより、高性能、かつ低電力消費の半導体集積回
路装置の製造に寄与するところが大きい。

【図面の簡単な説明】

第１図は、本発明に係る半導体集積回路の原理図、第２図は、本発明の第１の実施例に係る４入力NOR回路
の構成図、第３図は、本発明の第１の実施例に係る４入力NOR回路
の動作説明図、第４図は、本発明の第２の実施例に係る４入力NOR回路
の構成図、第５図は、本発明の第３の実施例に係る４入力NAND回路
の構成図、第６図は、本発明の第３の実施例に係る４入力NAND回路
の動作説明図、第７図は、本発明の第４の実施例に係る４入力NAND回路
の構成図、第８図は、従来例に係る４入力NOR回路の構成図、第９図は、従来例に係る４入力NOR回路の動作説明図で
ある。（符号の説明）１……第１の補助バッファ回路、２……第２の補助バッファ回路、３……第３の補助バッファ回路、４……第４の補助バッファ回路、 Tp,Tp1〜Tp4……一導電型の電界効果トランジスタ、 Tn,Tn1〜Tn4……反対導電型の電界効果トランジスタ、 GND……接地線、 VDD……電源線、 Y1,Y2……出力点、 X1〜Xn……入力点、 S1〜S4……ソース、 Dp,D1〜D4……ドレイン、 Gp,Gn,G1〜G4……ゲート。

Claims

(57)【特許請求の範囲】

【請求項１】電源線（VDD）と出力点（Y1）との間に複
数の一導電型の電界効果トランジスタ（Tp）が直列接続
され、かつ、接地線（GND）と前記出力点（Y1）との間
に複数の反対導電型の電界効果トランジスタ（Tn）が並
列接続され、前記一導電型の電界効果トランジスタ（Tp）の各ゲート
（Gp）と前記反対導電型の電界効果トランジスタ（Tn）
の各ゲート（Gn）がそれぞれ接続されて入力点（X1〜X
n）に接続されるｎ入力論理回路であって、前記ｎ入力論理回路の電源供給側に第１の補助バッファ
回路（１）が設けられ、前記第１の補助バッファ回路（１）は、ソース（S1）が
前記電源線（VDD）に，ドレイン（D1）が前記出力点（Y
1）に，ゲート（G1）が前記直列接続された一導電型の
電界効果トランジスタ（Tp）の電源供給側にそれぞれ接
続された第１の一導電型の電界効果トランジスタ（Tp
1）と、ソース（S2）が前記電源線（VDD）に，ドレイン（D2）
が前記直列接続された一導電型の電界効果トランジスタ
（Tp）の電源供給側に，ゲート（G2）が前記出力点（Y
1）にそれぞれ接続された第２の一導電型の電界効果ト
ランジスタ（Tp2）から成ることを特徴とする半導体集
積回路。
【請求項２】請求項１記載のｎ入力論理回路であって、前記ｎ入力論理回路の出力点（Y1）に第２の補助バッフ
ァ回路（２）が設けられ、前記第２の補助バッファ回路（２）は、ドレイン（D1）
が前記直列接続された一導電型の電界効果トランジスタ
（Tp）の出力点（Y1）側に，ソース（S1）が前記出力点
（Y1）に，ゲート（G1）が前記電源線（VDD）にそれぞ
れ接続された第１の反対導電型の電界効果トランジスタ
（Tn1）と、ドレイン（D2）が前記電源線（VDD）に，ソース（S2）
が前記出力点（Y1）に，ゲート（G2）が前記直列接続さ
れた一導電型の電界効果トランジスタ（Tp）の出力点
（Y1）側にそれぞれ接続された第２の一導電型の電界効
果トランジスタ（Tn2）からなることを特徴とする半導
体集積回路。
【請求項３】電源線（VDD）と出力点（Y2）との間に複
数の一導電型の電界効果トランジスタ（Tp）が並列接続
され、かつ、接地線（GND）と前記出力点（Y2）との間
に複数の反対導電型の電界効果トランジスタ（Tn）が直
列接続され、前記一導電型の電界効果トランジスタ（Tp）の各ゲート
（Gp）と前記反対導電型の電界効果トランジスタ（Tn）
の各ゲート（Gn）がそれぞれ接続されて入力点（X1〜X
n）に接続されるｎ入力論理回路であって、前記ｎ入力論理回路の出力点（Y2）側に第３の補助バッ
ファ回路（３）が設けられ、前記第３の補助バッファ回路（３）は、ドレイン（D3）
が前記直列接続された反対導電型の電界効果トランジス
タ（Tn）のドレイン（Dn）に，ソース（S3）が前記出力
点（Y2）に，ゲート（G3）が前記接地線（GND）にそれ
ぞれ接続された第１の一導電型の電界効果トランジスタ
（Tp3）と、ドレイン（D4）が前記接地線（GND），ソース（S4）が
前記出力点（Y2）に，ゲート（G4）が前記直列接続され
た反対導電型の電界効果トランジスタ（Tn）のドレイン
（Dn）にそれぞれ接続された第１の一導電型の電界効果
トランジスタ（Tp4）からなることを特徴とする半導体
集積回路。
【請求項４】請求項３記載のｎ入力論理回路であって、前記ｎ入力論理回路の接地線（GND）側に第４の補助バ
ッファ回路（４）が設けられ、前記第４の補助バッファ回路（４）は、ソース（S3）が
前記接地点（GND）に，ドレイン（D3）が前記直列接続
された反対導電型の電界効果トランジスタ（Tn）の接地
線（GND）側に，ゲート（G4）が一導電型の電界効果ト
ランジスタ（Tp）のドレイン（Dp）にそれぞれ接続され
た第１の反対導電型の電界効果トランジスタ（Tn3）
と、ソース（S4）が前記接地線（GND）に，ドレイン（D4）
が一導電型の電界効果トランジスタ（Tp）のドレイン
（Dp）に，ゲート（G4）が前記直列接続された反対導電
型の電界効果トランジスタ（Tn）の接地線（GND）側に
それぞれ接続された第２の反対導電型の電界効果トラン
ジスタ（Tn4）から成ることを特徴とする半導体集積回
路。