JPH0813001B2 - トランスミッション型論理回路 - Google Patents
トランスミッション型論理回路Info
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- JPH0813001B2 JPH0813001B2 JP62078576A JP7857687A JPH0813001B2 JP H0813001 B2 JPH0813001 B2 JP H0813001B2 JP 62078576 A JP62078576 A JP 62078576A JP 7857687 A JP7857687 A JP 7857687A JP H0813001 B2 JPH0813001 B2 JP H0813001B2
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- channel
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- transistors
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、論理積、論理和回路を構成するのに適した
トランスミッション型論理回路に関するもので、特に高
速性、コンパクト性が要求される論理回路に使用される
ものである。
トランスミッション型論理回路に関するもので、特に高
速性、コンパクト性が要求される論理回路に使用される
ものである。
（従来の技術） 従来、論理積、論理和回路は、例えばダイナミック型
のNMOSで構成すると第８図のようになり、（同図（ａ）
は論理積回路、同図（ｂ）は論理和回路）ディプリーシ
ョン型NMOSを含むNMOSで構成すると第９図のようにな
り、（同図（ａ）は論理積回路、同図（ｂ）は論理和回
路）さらに、相補型MOSで構成すると第10図のようにな
る。（同図（ａ）は論理積回路、同図（ｂ）は論理和回
路） （発明が解決しようとする問題点） 前項で述べた従来技術はいずれも、入力信号φ１、φ
２、…、φｎがトランジスタのゲートに入力するため、
すべての入力信号の入力容量が大きく、特にφoutが大
きい負荷を駆動しなければならない場合には、入力容量
増大に伴う信号遅延は無視できないものとなる。CMOS構
造で論理回路を構成する場合は特に入力容量が大きくな
り、トランジスタ数も多くなり、集積度を上げる上で不
利となる。さらに、従来の論理回路は、高電位、低電位
の二種類の電源電圧Vcc、Vssを必要とするので、これら
二種類の電源を回路ブロックまで引き回すのに要する空
間は、集積度向上を妨げるし、チップ上の電源Vcc、Vss
が引き込まれていないスペースを利用することも不可能
である。
のNMOSで構成すると第８図のようになり、（同図（ａ）
は論理積回路、同図（ｂ）は論理和回路）ディプリーシ
ョン型NMOSを含むNMOSで構成すると第９図のようにな
り、（同図（ａ）は論理積回路、同図（ｂ）は論理和回
路）さらに、相補型MOSで構成すると第10図のようにな
る。（同図（ａ）は論理積回路、同図（ｂ）は論理和回
路） （発明が解決しようとする問題点） 前項で述べた従来技術はいずれも、入力信号φ１、φ
２、…、φｎがトランジスタのゲートに入力するため、
すべての入力信号の入力容量が大きく、特にφoutが大
きい負荷を駆動しなければならない場合には、入力容量
増大に伴う信号遅延は無視できないものとなる。CMOS構
造で論理回路を構成する場合は特に入力容量が大きくな
り、トランジスタ数も多くなり、集積度を上げる上で不
利となる。さらに、従来の論理回路は、高電位、低電位
の二種類の電源電圧Vcc、Vssを必要とするので、これら
二種類の電源を回路ブロックまで引き回すのに要する空
間は、集積度向上を妨げるし、チップ上の電源Vcc、Vss
が引き込まれていないスペースを利用することも不可能
である。
本発明は、上記従来技術の問題点を解決するためにな
されたものである。つまり、従来MOSトランジスタのゲ
ート電位をコントロールして、論理回路を構成していた
のに対し、本発明では、MOSトランジスタのドレインま
たはソース、バイポーラトランジスタのエミッタまたは
コレクタにも入力信号を入力して、トランスミッション
型の論理回路を形成することにより、従来よりも素子数
が少なく、電源も必要とせず、より高速な論理回路を構
成するものである。
されたものである。つまり、従来MOSトランジスタのゲ
ート電位をコントロールして、論理回路を構成していた
のに対し、本発明では、MOSトランジスタのドレインま
たはソース、バイポーラトランジスタのエミッタまたは
コレクタにも入力信号を入力して、トランスミッション
型の論理回路を形成することにより、従来よりも素子数
が少なく、電源も必要とせず、より高速な論理回路を構
成するものである。
［発明の構成］ （問題点を解決するための手段と作用） 上記本発明の目的を達成するために、従来の論理演算
は、入力信号をすべてMOSトランジスタのゲートに入力
して、トランジスタのオン、オフに基づき、電源Vcc、V
ssからのチャージの流入、あるいは流出により、出力信
号を出していたのに対し、本発明では、入力信号自身が
出力信号へのチャージを荷う方式、つまりトランスミッ
ション方式の論理ゲート回路を用い、電源を使用するこ
となく、論理積動作あるいは論理和動作を行えるように
している。
は、入力信号をすべてMOSトランジスタのゲートに入力
して、トランジスタのオン、オフに基づき、電源Vcc、V
ssからのチャージの流入、あるいは流出により、出力信
号を出していたのに対し、本発明では、入力信号自身が
出力信号へのチャージを荷う方式、つまりトランスミッ
ション方式の論理ゲート回路を用い、電源を使用するこ
となく、論理積動作あるいは論理和動作を行えるように
している。
（実施例） 第１図は、本発明の実施例である論理積（アンド）ゲ
ートである。この例では、ｎ個の入力信号φ１、φ２、
…、φｎに対して出力信号Ｘを持つ論理積ゲートであ
る。またｎ−１個のＮチャネルMOSトランジスタMN62〜M
N6nと、ｎ−１個のＰチャネルMOSトランジスタMP62〜NP
6nより成っている。
ートである。この例では、ｎ個の入力信号φ１、φ２、
…、φｎに対して出力信号Ｘを持つ論理積ゲートであ
る。またｎ−１個のＮチャネルMOSトランジスタMN62〜M
N6nと、ｎ−１個のＰチャネルMOSトランジスタMP62〜NP
6nより成っている。
即ち上記（ｎ−１）組のＮチャネルMOSトランジスタ
およびＰチャネルMOSトランジスタを有し、それぞれの
組ではＮ、ＰチャネルMOSトランジスタのチャネル導電
路を一端が共通、また他端およびゲートが共通である。
ＮチャネルMOSトランジスタMN62〜MN6nは直列接続さ
れ、この直列回路の一端および前記各トランジスタのゲ
ートが論理入力となり、前記直列回路の他端Ｘが論理出
力端となっている。この論理回路の特徴は、このゲート
回路内に、電源を一つも持っていない点である。
およびＰチャネルMOSトランジスタを有し、それぞれの
組ではＮ、ＰチャネルMOSトランジスタのチャネル導電
路を一端が共通、また他端およびゲートが共通である。
ＮチャネルMOSトランジスタMN62〜MN6nは直列接続さ
れ、この直列回路の一端および前記各トランジスタのゲ
ートが論理入力となり、前記直列回路の他端Ｘが論理出
力端となっている。この論理回路の特徴は、このゲート
回路内に、電源を一つも持っていない点である。
この論理ゲートの動作は以下の通りである。ｎ個の入
力信号がすべてVccであれば、ｎ−１個のＮチャネルMOS
トランジスタMN62〜MN6nがすべてオンし、φ１からのチ
ャージが出力Ｘへ転送され、出力は高レベル状態にな
る。逆に、ｎ個の入力信号のうちに、少なくとも１個Vs
sがあれば、出力Ｘは低レベル状態となる。何故なら
ば、出力信号Ｘ側から見て初めてVssとなる入力信号を
φｉ（２≦ｉ≦ｎ）とすれば、MP6i、MN6i+1、…、MN6n
を通してφｉからのチャージが出力Ｘへ転送されること
になり、出力Ｘは低レベルになる。φ１のみがVss、φ
２〜φｎが全でVccの時は、トランジスタMN62〜MN6nを
通してφ１からのチャージが、出力Ｘへ転送されること
になり、やはり出力Ｘは低レベルになる。
力信号がすべてVccであれば、ｎ−１個のＮチャネルMOS
トランジスタMN62〜MN6nがすべてオンし、φ１からのチ
ャージが出力Ｘへ転送され、出力は高レベル状態にな
る。逆に、ｎ個の入力信号のうちに、少なくとも１個Vs
sがあれば、出力Ｘは低レベル状態となる。何故なら
ば、出力信号Ｘ側から見て初めてVssとなる入力信号を
φｉ（２≦ｉ≦ｎ）とすれば、MP6i、MN6i+1、…、MN6n
を通してφｉからのチャージが出力Ｘへ転送されること
になり、出力Ｘは低レベルになる。φ１のみがVss、φ
２〜φｎが全でVccの時は、トランジスタMN62〜MN6nを
通してφ１からのチャージが、出力Ｘへ転送されること
になり、やはり出力Ｘは低レベルになる。
第２図は、本発明の異なる実施例である論理和（オ
ア）ゲートである。この例は、第１図同様ｎ個の入力信
号φ１〜φｎに対し、出力信号Ｙを持つ論理和ゲートで
あり、また論理ゲート内に電源を一つも持っていない。
各トランジスタの導電型は第１図とは逆である。
ア）ゲートである。この例は、第１図同様ｎ個の入力信
号φ１〜φｎに対し、出力信号Ｙを持つ論理和ゲートで
あり、また論理ゲート内に電源を一つも持っていない。
各トランジスタの導電型は第１図とは逆である。
この論理ゲートの動作は以下の通りである。ｎ個の入
力信号が全てVssであれば、ｎ−１個のＰチャネルMOSト
ランジスタMP72〜MP7nが全てオンし、φ１からのチャー
ジが出力Ｙへ転送され、出力Ｙは低レベルとなる。逆
に、ｎ−１個の入力信号の内に、少なくとも１個のVcc
のものがあれば、出力信号Ｙは高レベル状態になる。何
故ならば、出力信号Ｙの側から見て、はじめてVccとな
る入力信号をφｉ（２≦ｉ≦ｎ）とすれば、トランジス
タMN7i、MP7i+1〜MP7nを通して、φｉからのチャージが
出力信号Ｙへ転送されるので、出力信号Ｙは高レベル状
態となる。
力信号が全てVssであれば、ｎ−１個のＰチャネルMOSト
ランジスタMP72〜MP7nが全てオンし、φ１からのチャー
ジが出力Ｙへ転送され、出力Ｙは低レベルとなる。逆
に、ｎ−１個の入力信号の内に、少なくとも１個のVcc
のものがあれば、出力信号Ｙは高レベル状態になる。何
故ならば、出力信号Ｙの側から見て、はじめてVccとな
る入力信号をφｉ（２≦ｉ≦ｎ）とすれば、トランジス
タMN7i、MP7i+1〜MP7nを通して、φｉからのチャージが
出力信号Ｙへ転送されるので、出力信号Ｙは高レベル状
態となる。
第３図は、本発明の異なる実施例である論理積（アン
ド）ゲートである。この例は、第１図と同様に、ｎ個の
入力信号φ１〜φｎに対して、出力信号Ｘを持つ論理積
ゲートであるが、第１図と異なる点は、ダイオード接続
のＰチャネルトランジスタMP62〜MP6nが、それぞれダイ
オードD82〜D8nに置き換えられた点である。この論理ゲ
ートは、第１図の論理ゲートと同様に、論理ゲート内に
電源を用いていない。
ド）ゲートである。この例は、第１図と同様に、ｎ個の
入力信号φ１〜φｎに対して、出力信号Ｘを持つ論理積
ゲートであるが、第１図と異なる点は、ダイオード接続
のＰチャネルトランジスタMP62〜MP6nが、それぞれダイ
オードD82〜D8nに置き換えられた点である。この論理ゲ
ートは、第１図の論理ゲートと同様に、論理ゲート内に
電源を用いていない。
この論理ゲートの動作原理は、第１図の動作原理と同
じである。すなわち、ｎ個の入力信号φ１〜φｎがすべ
てVccであれば、MN82〜MN8nのｎ−１個のＮチャネルMOS
トランジスタが全てオンし、φ１からのチャージが出力
信号Ｘへ転送されて、出力Ｘは高レベル状態となる。逆
に、φ１〜φｎのうちに少なくとも１個のVssがあれ
ば、出力信号Ｘは低レベル状態となる。何故ならば、出
力信号Ｘの側から見て初めてVssとなる入力信号をφｉ
（２≦ｉ≦ｎ）とすれば、ダイオードD8i、トランジス
タMN8i+1〜MN8nを通してφｉからのチャージが出力信号
Ｘへ転送され、出力信号Ｘは低レベルとなる。φ１のみ
がVssで、φ２〜φｎがすべてVccのときには、トランジ
スタMN82〜MN8nを通して、φ１からのチャージが出力Ｘ
へ転送されるので、やはり出力信号Ｘは低レベルとな
る。
じである。すなわち、ｎ個の入力信号φ１〜φｎがすべ
てVccであれば、MN82〜MN8nのｎ−１個のＮチャネルMOS
トランジスタが全てオンし、φ１からのチャージが出力
信号Ｘへ転送されて、出力Ｘは高レベル状態となる。逆
に、φ１〜φｎのうちに少なくとも１個のVssがあれ
ば、出力信号Ｘは低レベル状態となる。何故ならば、出
力信号Ｘの側から見て初めてVssとなる入力信号をφｉ
（２≦ｉ≦ｎ）とすれば、ダイオードD8i、トランジス
タMN8i+1〜MN8nを通してφｉからのチャージが出力信号
Ｘへ転送され、出力信号Ｘは低レベルとなる。φ１のみ
がVssで、φ２〜φｎがすべてVccのときには、トランジ
スタMN82〜MN8nを通して、φ１からのチャージが出力Ｘ
へ転送されるので、やはり出力信号Ｘは低レベルとな
る。
第４図は、本発明の異なる実施例である論理和（オ
ア）ゲートである。この例は、第２図と同様に、ｎ個の
入力信号φ１〜φｎに対し、出力信号Ｙを持つ論理和ゲ
ートであるが、第２図のものと異なる点は、第２図のダ
イオード接続のＮチャネルMOSトランジスタMN72〜MN7n
を、ダイオードD92〜D9nに置き換えた点である。この論
理ゲートも第２図と同様に内部に電源を持っていない。
ア）ゲートである。この例は、第２図と同様に、ｎ個の
入力信号φ１〜φｎに対し、出力信号Ｙを持つ論理和ゲ
ートであるが、第２図のものと異なる点は、第２図のダ
イオード接続のＮチャネルMOSトランジスタMN72〜MN7n
を、ダイオードD92〜D9nに置き換えた点である。この論
理ゲートも第２図と同様に内部に電源を持っていない。
この論理ゲートは、第２図と同様の動作をする。即
ち、ｎ個の入力信号φ１〜φｎがすべてVssであれば、
トランジスタMP92〜MN9nを通して、φ１からのチャージ
が出力Ｙへ転送され、出力信号Ｙは低レベル状態とな
る。逆に、φ１〜φｎの中に少なくとも１個Vccが存在
すれば、出力信号Ｙは高レベル状態になる。何故なら
ば、出力信号Ｙの側から見て初めてVccとなる入力信号
をφｉ（２≦ｉ≦ｎ）とすれば、ダイオードD9i、トラ
ンジスタMP9i+1〜MP9nを通して、φｉからのチャージが
出力Ｙへ転送され、出力信号Ｙは高レベル状態になる。
φ１のみVccで、φ２〜φｎがすべてVssの時は、トラン
ジスタMP92〜MP9nを通して、φ１からのチャージが出力
Ｙへ転送されるので、やはり出力信号Ｙは高レベルとな
る。
ち、ｎ個の入力信号φ１〜φｎがすべてVssであれば、
トランジスタMP92〜MN9nを通して、φ１からのチャージ
が出力Ｙへ転送され、出力信号Ｙは低レベル状態とな
る。逆に、φ１〜φｎの中に少なくとも１個Vccが存在
すれば、出力信号Ｙは高レベル状態になる。何故なら
ば、出力信号Ｙの側から見て初めてVccとなる入力信号
をφｉ（２≦ｉ≦ｎ）とすれば、ダイオードD9i、トラ
ンジスタMP9i+1〜MP9nを通して、φｉからのチャージが
出力Ｙへ転送され、出力信号Ｙは高レベル状態になる。
φ１のみVccで、φ２〜φｎがすべてVssの時は、トラン
ジスタMP92〜MP9nを通して、φ１からのチャージが出力
Ｙへ転送されるので、やはり出力信号Ｙは高レベルとな
る。
第５図は、本発明の異なる実施例である論理積（アン
ド）ゲートである。この例は、第１図、第３図と同様に
ｎ個の入力信号φ１〜φｎに対し、出力Ｘを持つ論理ゲ
ートであるが、第３図と異なる点は、ＮチャネルMOSト
ランジスタMN82〜MN8nが、それぞれNPNバイポーラトラ
ンジスタNPN102〜NPN10nに置き換えられた点である。こ
の論理ゲートは、同様に電源を用いていない。動作原理
は、第１図、第３図のそれと同様である。
ド）ゲートである。この例は、第１図、第３図と同様に
ｎ個の入力信号φ１〜φｎに対し、出力Ｘを持つ論理ゲ
ートであるが、第３図と異なる点は、ＮチャネルMOSト
ランジスタMN82〜MN8nが、それぞれNPNバイポーラトラ
ンジスタNPN102〜NPN10nに置き換えられた点である。こ
の論理ゲートは、同様に電源を用いていない。動作原理
は、第１図、第３図のそれと同様である。
第６図は、本発明の異なる実施例である論理和（オ
ア）ゲートである。この例は、第２図、第４図と同様に
ｎ個の入力信号φ１〜φｎに対し、出力Ｙを持つ論理和
ゲートだが、第４図のものと異なる点は、ＰチャネルMO
SトランジスタMP92〜MP9nをそれぞれPNP型バイポーラト
ランジスタPNP112〜PNP11nで置き換えた点である。この
論理ゲートも同様に内部に電源を持っていない。動作原
理は、第２図、第４図のそれと同様である。
ア）ゲートである。この例は、第２図、第４図と同様に
ｎ個の入力信号φ１〜φｎに対し、出力Ｙを持つ論理和
ゲートだが、第４図のものと異なる点は、ＰチャネルMO
SトランジスタMP92〜MP9nをそれぞれPNP型バイポーラト
ランジスタPNP112〜PNP11nで置き換えた点である。この
論理ゲートも同様に内部に電源を持っていない。動作原
理は、第２図、第４図のそれと同様である。
また、今までは論理積ゲートあるいは論理和ゲート単
独の実施例のみ述べてきたが、これらを組み合わせた任
意の論理演算に対しても、同様にトランスミッション型
の演算ゲートを形成することができる。第７図は、本発
明の他の実施例である論理演算Ｘ＝（φ１×φ２）＋φ
３である。この実施例は第１図のタイプの論理積ゲート
と第２図のタイプの論理和ゲートを組み合わせたもの
で、従来CMOS構成では12素子を要していたが、４素子
で、上記演算を実現している。他のタイプの論理積ゲー
ト、論理和ゲートを組み合わせても、同様にトランスミ
ッション型論理ゲートが実現できること勿論である。
独の実施例のみ述べてきたが、これらを組み合わせた任
意の論理演算に対しても、同様にトランスミッション型
の演算ゲートを形成することができる。第７図は、本発
明の他の実施例である論理演算Ｘ＝（φ１×φ２）＋φ
３である。この実施例は第１図のタイプの論理積ゲート
と第２図のタイプの論理和ゲートを組み合わせたもの
で、従来CMOS構成では12素子を要していたが、４素子
で、上記演算を実現している。他のタイプの論理積ゲー
ト、論理和ゲートを組み合わせても、同様にトランスミ
ッション型論理ゲートが実現できること勿論である。
以上の回路にあっては、次の３つの利点が挙げられ
る。
る。
従来の論理ゲートに比べて高速演算が可能。
素子数が従来のゲートに比べて非常に少なくて済
む。
む。
電源線は全く必要としない。
上記の理由の一つは、従来に比べて入力信号の入力
容量が減るからである。多入力論理ゲートを使用する
際、φ１〜φｎの全てが同一のタイミングで入力される
場合は稀で、大体はこれらのうち１つの信号のみが他よ
りも遅く入力されてきて、演算スピードを律速してい
る。（クリティカルパス）この信号をφ１（ゲート入力
でなく、ドレイン、コレクタに入力している信号）とし
て使用すれば、ゲート容量が付加されず、非常に高速に
ゲートをくぐることができる。勿論、クリティカルパス
は設計の段階で分かっている。またのもう一つの理由
は、従来の論理積、和ゲートは必ず、NAND＋NOT、NOR＋
NOTと２段のゲートからなっており、１段分本発明の方
が速いという点である。
容量が減るからである。多入力論理ゲートを使用する
際、φ１〜φｎの全てが同一のタイミングで入力される
場合は稀で、大体はこれらのうち１つの信号のみが他よ
りも遅く入力されてきて、演算スピードを律速してい
る。（クリティカルパス）この信号をφ１（ゲート入力
でなく、ドレイン、コレクタに入力している信号）とし
て使用すれば、ゲート容量が付加されず、非常に高速に
ゲートをくぐることができる。勿論、クリティカルパス
は設計の段階で分かっている。またのもう一つの理由
は、従来の論理積、和ゲートは必ず、NAND＋NOT、NOR＋
NOTと２段のゲートからなっており、１段分本発明の方
が速いという点である。
上記については、ｎ入力の場合、従来は、２（ｎ＋
１）個の素子が必要だったのに対し、本発明では２（ｎ
−１）個の素子で済む。確かにｎの値を大きくして行け
ば、両者の比は１に近づくが、通常は、第７図のように
２入力あるいは３入力の論理積、和の組み合わせから成
るので、素子数は大幅に減ることになる。
１）個の素子が必要だったのに対し、本発明では２（ｎ
−１）個の素子で済む。確かにｎの値を大きくして行け
ば、両者の比は１に近づくが、通常は、第７図のように
２入力あるいは３入力の論理積、和の組み合わせから成
るので、素子数は大幅に減ることになる。
上記も、重要な効果で、本発明を用いると、チップ
内に至る所に演算ゲートを設けることができ、チップ上
の面積利用に貢献することができる。従来は、太いVc
c、Vssの電源線の間に、論理演算用の素子領域を形成し
ていた。従って、その他の配線領域パッドとパッドの間
の領域には、たとえ空間が空いていても、Vcc、Vss線が
走っていないという理由のために、空いたままにしてお
かざるを得なかったが、本発明により、この様な無駄な
空間を無くすことが可能となり、ひいてはチップサイズ
の現象につなげることができる。
内に至る所に演算ゲートを設けることができ、チップ上
の面積利用に貢献することができる。従来は、太いVc
c、Vssの電源線の間に、論理演算用の素子領域を形成し
ていた。従って、その他の配線領域パッドとパッドの間
の領域には、たとえ空間が空いていても、Vcc、Vss線が
走っていないという理由のために、空いたままにしてお
かざるを得なかったが、本発明により、この様な無駄な
空間を無くすことが可能となり、ひいてはチップサイズ
の現象につなげることができる。
なお本発明でいうMOSトランジスタは、一端、他端が
ソースにもドレインにもなり得るので、本発明でいうMO
Sトランジスタの一端は「ソース又はドレイン」という
言葉を使う。また本発明でいうバイポーラトランジスタ
は、一端、他端がエミッタにもコレクタにもなり得るの
で、本発明でいうバイポーラトランジスタの一端は「エ
ミッタ又はコレクタ」という言葉を使う。また本発明
は、例えば第５図および第６図において、ダイオードD
102、…、D112…をMOSトランジスタMP、…、MN、…に置
き換えてもよい等、本発明は種々の応用が可能である。
ソースにもドレインにもなり得るので、本発明でいうMO
Sトランジスタの一端は「ソース又はドレイン」という
言葉を使う。また本発明でいうバイポーラトランジスタ
は、一端、他端がエミッタにもコレクタにもなり得るの
で、本発明でいうバイポーラトランジスタの一端は「エ
ミッタ又はコレクタ」という言葉を使う。また本発明
は、例えば第５図および第６図において、ダイオードD
102、…、D112…をMOSトランジスタMP、…、MN、…に置
き換えてもよい等、本発明は種々の応用が可能である。
［発明の効果］ 以上説明したごとく本発明によれば、従来の論理ゲー
トに比べて高速演算が可能であり、素子数が従来に比べ
て非常に少なく、また、電源を全く使用することなく、
論理積動作あるいは論理和動作を行えるなどの利点を有
したトランスミッション型論理回路が提供できるもので
ある。
トに比べて高速演算が可能であり、素子数が従来に比べ
て非常に少なく、また、電源を全く使用することなく、
論理積動作あるいは論理和動作を行えるなどの利点を有
したトランスミッション型論理回路が提供できるもので
ある。
第１図ないし第７図は本発明の各実施例の回路図、第８
図ないし第10図は従来の論理回路図である MN62〜MN8n……ＮチャネルMOSトランジスタ、MP72〜MP
9n……ＰチャネルMOSトランジスタ、D82〜D11n……ダイ
オード、 NPN102〜NPN10n……NPNバイポーラトランジスタ、PNP
112〜PNP11n……PNPバイポーラトランジスタ、MP、MN…
…ダイオード接続された整流素子。
図ないし第10図は従来の論理回路図である MN62〜MN8n……ＮチャネルMOSトランジスタ、MP72〜MP
9n……ＰチャネルMOSトランジスタ、D82〜D11n……ダイ
オード、 NPN102〜NPN10n……NPNバイポーラトランジスタ、PNP
112〜PNP11n……PNPバイポーラトランジスタ、MP、MN…
…ダイオード接続された整流素子。
Claims (6)
- 【請求項１】ｎ組のＮチャネルMOSトランジスタ及びＰ
チャネルMOSトランジスタを有し、それぞれの組では、
Ｎチャネル、ＰチャネルMOSトランジスタのチャネル導
電路の一端が共通接続される共にゲートが共通接続さ
れ、前記ＰチャネルMOSトランジスタのチャネル導電路
の他端は各組独立にＮチャネル、ＰチャネルMOSトラン
ジスタのゲートの共通接続点に接続し、前記各Ｎチャネ
ルMOSトランジスタは直列接続され、この直列回路の一
端及び前記各組のＮチャネル、ＰチャネルMOSトランジ
スタのゲートの共通接続点が論理信号入力端となり、前
記直列回路の他端が論理信号出力端となることを特徴と
するトランスミッション型論理回路。 - 【請求項２】ｎ組のＰチャネルMOSトランジスタ及びＮ
チャネルMOSトランジスタを有し、それぞれの組では、
Ｐチャネル、ＮチャネルMOSトランジスタのチャネル導
電路の一端が共通接続される共にゲートが共通接続さ
れ、前記ＮチャネルMOSトランジスタのチャネル導電路
の他端は各組独立にＰチャネル、ＮチャネルMOSトラン
ジスタのゲートの共通接続点に接続し、前記各Ｐチャネ
ルMOSトランジスタは直列接続され、この直列回路の一
端及び前記各組のＰチャネル、ＮチャネルMOSトランジ
スタのゲートの共通接続点が論理信号入力端となり、前
記直列回路の他端が論理信号出力端となることを特徴と
するトランスミッション型論理回路。 - 【請求項３】ｎ組のＮチャネルMOSトランジスタ及びダ
イオードを有し、それぞれの組では、ＮチャネルMOSト
ランジスタのチャネル導電路の一端とダイオードのアノ
ードとが共通接続される共にＮチャネルMOSトランジス
タのゲートとダイオードのカソードとが共通接続され、
前記各ＮチャネルMOSトランジスタは直列接続され、こ
の直列回路の一端及び前記各組のＮチャネルMOSトラン
ジスタのゲートとダイオードのカソードとの共通接続点
が論理信号入力端となり、前記直列回路の他端が論理信
号出力端となることを特徴とするトランスミッション型
論理回路。 - 【請求項４】ｎ組のＰチャネルMOSトランジスタ及びダ
イオードを有し、それぞれの組では、ＰチャネルMOSト
ランジスタのチャネル導電路の一端とダイオードのカソ
ードとが共通接続される共にＰチャネルMOSトランジス
タのゲートとダイオードのアノードとが共通接続され、
前記各ＰチャネルMOSトランジスタは直列接続され、こ
の直列回路の一端及び前記各組のＰチャネルMOSトラン
ジスタのゲートとダイオードのアノードとの共通接続点
が論理信号入力端となり、前記直列回路の他端が論理信
号出力端となることを特徴とするトランスミッション型
論理回路。 - 【請求項５】ｎ組のNPNバイポーラトランジスタ及びダ
イオードを有し、それぞれの組では、NPNバイポーラト
ランジスタのコレクタ・エミッタ間導電路の一端とダイ
オードのアノードとが共通接続される共にNPNバイポー
ラトランジスタのベースとダイオードのカソードとが共
通接続され、前記各NPNバイポーラトランジスタは直列
接続され、この直列回路の一端及び前記各組のNPNバイ
ポーラトランジスタのベースとダイオードのカソードと
の共通接続点が論理信号入力端となり、前記直列回路の
他端が論理信号出力端となることを特徴とするトランス
ミッション型論理回路。 - 【請求項６】ｎ組のPNPバイポーラトランジスタ及びダ
イオードを有し、それぞれの組では、PNPバイポーラト
ランジスタのエミッタ・コレクタ間導電路の一端とダイ
オードのカソードとが共通接続される共にPNPバイポー
ラトランジスタのベースとダイオードのアノードとが共
通接続され、前記各PNPバイポーラトランジスタは直列
接続され、この直列回路の一端及び前記各組のPNPバイ
ポーラトランジスタのベースとダイオードのアノードと
の共通接続点が論理信号入力端となり、前記直列回路の
他端が論理信号出力端となることを特徴とするトランス
ミッション型論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62078576A JPH0813001B2 (ja) | 1987-03-31 | 1987-03-31 | トランスミッション型論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62078576A JPH0813001B2 (ja) | 1987-03-31 | 1987-03-31 | トランスミッション型論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63245124A JPS63245124A (ja) | 1988-10-12 |
| JPH0813001B2 true JPH0813001B2 (ja) | 1996-02-07 |
Family
ID=13665728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62078576A Expired - Lifetime JPH0813001B2 (ja) | 1987-03-31 | 1987-03-31 | トランスミッション型論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0813001B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5036145A (ja) * | 1973-08-02 | 1975-04-05 | ||
| JPS5662427A (en) * | 1979-10-26 | 1981-05-28 | Pioneer Electronic Corp | Logic circuit |
-
1987
- 1987-03-31 JP JP62078576A patent/JPH0813001B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63245124A (ja) | 1988-10-12 |
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