JPH0566743B2 - - Google Patents
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- JPH0566743B2 JPH0566743B2 JP60003238A JP323885A JPH0566743B2 JP H0566743 B2 JPH0566743 B2 JP H0566743B2 JP 60003238 A JP60003238 A JP 60003238A JP 323885 A JP323885 A JP 323885A JP H0566743 B2 JPH0566743 B2 JP H0566743B2
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- nmosfet
- bipolar transistor
- pmosfet
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11896—Masterslice integrated circuits using combined field effect/bipolar technology
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- Engineering & Computer Science (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
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- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は小型にして動作速度が速く、消費電力
の小さいバイポーラ・CMOS複合型のマスタス
ライス集積回路装置に関するものである。
の小さいバイポーラ・CMOS複合型のマスタス
ライス集積回路装置に関するものである。
（発明の概要）
本発明は、それぞれ複数のnMOSFET、
pMOSFET及びnpnバイポーラトランジスタ群か
らなる基本論理関数実現用セルが未配線の状態で
同一基板上にアレイ上に配列され、前記素子間及
びセル間の後処理配線により所定の回路機能を実
現しうるマスタスライス集積回路装置において、
ゲート電極に信号入力端子が接続されている少な
くとも１個以上のnMOSFETと、直列に接続さ
れた第１及び第２のnpnバイポーラトランジスタ
と、前記第１のnpnバイポーラトランジスタのコ
レクタとエミツタ間に縦列接続された
pMOSFETとnMOSFETと、前記第２のnpnバイ
ポーラトランジスタのコレクタとエミツタ間に縦
列に接続された２個のnMOSFETと、前記縦列
接続されたpMOSFETとnMOSFETとの接続点
と前記第１のnpnバイポーラトランジスタのベー
スとを接続し、前記２個のnMOSFETの接続点
と第２のnpnバイポーラトランジスタのベースと
を接続し、前記第１のnpnバイポーラトランジス
タのエミツタと前記第２のnpnバイポーラトラン
ジスタのコレクタとの接続点を出力端子とする出
力回路と、ゲート電極が接続された一対の
nMOSFETとpMOSFETと、１個のクロツク端
子と、１個の電源端子及び１個のグランド端子と
を夫々のセルが具備することにより、入力数当た
りの必要素子数を減少し、出力は全てバイポーラ
トランジスタとCMOSトランジスタの複合形反
転バツフアを介して駆動するようにして入力数増
に伴う負荷駆動能力の低下を防ぐことのできるダ
イナミツク型論理回路を実現しうるようにしたも
のである。
pMOSFET及びnpnバイポーラトランジスタ群か
らなる基本論理関数実現用セルが未配線の状態で
同一基板上にアレイ上に配列され、前記素子間及
びセル間の後処理配線により所定の回路機能を実
現しうるマスタスライス集積回路装置において、
ゲート電極に信号入力端子が接続されている少な
くとも１個以上のnMOSFETと、直列に接続さ
れた第１及び第２のnpnバイポーラトランジスタ
と、前記第１のnpnバイポーラトランジスタのコ
レクタとエミツタ間に縦列接続された
pMOSFETとnMOSFETと、前記第２のnpnバイ
ポーラトランジスタのコレクタとエミツタ間に縦
列に接続された２個のnMOSFETと、前記縦列
接続されたpMOSFETとnMOSFETとの接続点
と前記第１のnpnバイポーラトランジスタのベー
スとを接続し、前記２個のnMOSFETの接続点
と第２のnpnバイポーラトランジスタのベースと
を接続し、前記第１のnpnバイポーラトランジス
タのエミツタと前記第２のnpnバイポーラトラン
ジスタのコレクタとの接続点を出力端子とする出
力回路と、ゲート電極が接続された一対の
nMOSFETとpMOSFETと、１個のクロツク端
子と、１個の電源端子及び１個のグランド端子と
を夫々のセルが具備することにより、入力数当た
りの必要素子数を減少し、出力は全てバイポーラ
トランジスタとCMOSトランジスタの複合形反
転バツフアを介して駆動するようにして入力数増
に伴う負荷駆動能力の低下を防ぐことのできるダ
イナミツク型論理回路を実現しうるようにしたも
のである。
（従来技術及び発明が解決しようとする問題点）
従来のこの種装置は第６図に示すようなセル構
成を有していた。第６図において、１０はセル、
２０はマスタスライス集積回路装置チツプ、３０
はチツプ入出力回路及び端子、４０はセル列、５
０は配線用チヤネル領域、１０１ａ〜１０１ｂは
セルの信号入力端子、１０２はセルの出力端子、
１０５は電源端子、１０６はグランド端子、１１
１及び１１２は論理構成用nMOSFETのソース
またはドレイン端子、１１８及び１１９は同じく
論理構成用pMOSFETのソースまたはドレイン
端子、１３０及び１３１は抵抗代替用
nMOSFETのドレイン及びnpnバイポーラトラン
ジスタのベース端子、１２０及び１２２は抵抗代
替用nMOSFETのゲート端子、Q1a〜Q1bは論理
構成用pMOSFET、Q2a〜Q2bは論理構成用
nMOSFET、Q2c〜Q2dは抵抗代替用nMOSFET、
Q3a〜Q3bはnpnバイポーラトランジスタである。
これ等のセル構成素子の各端子及びセル入出力端
子・電源・グランド端子間を所定の配線にするこ
とにより第７図イ，ロに示すように、トーテムポ
ール接続された２個のnpnバイポーラトランジス
タで出力が駆動され、論理機能はcMOS形式で実
現されるような複合論理回路を構成できる。この
種回路は定常状態時には電力消費がなく、負荷駆
動能力も純粋CMOSに比べて極めて大きいため、
配線容量負荷が大きくなり易いマスタスライス
LSIを低電力で高速に動作させることが可能とな
る。しかしながら、第７図から解かる通り、１セ
ルで実現できるのは２入力の論理機能までであ
る。すなわち従来例ではそれぞれ２個のｐ型とｎ
型の相補のトランジスタを入力トランジスタとし
て用い、低電力化及び貫通電流の防止を行つてい
る。従つてｐ型とｎ型という２種類の導電型の違
いを基礎として２入力を入れるため１セル内に２
入力以上を入れることができない。３入力以上の
論理を実現するためには、２個以上のセルを使う
必要があり、集積度が低下する欠点がある。ま
た、入力数が多くなればなる程、MOSFETの縦
続接続個数が多くなり、出力段のnpnバイポーラ
トランジスタのベースに流し込む電流が低下し、
負荷駆動能力が低下し、遅延時間も大幅に遅くな
る欠点がある。
成を有していた。第６図において、１０はセル、
２０はマスタスライス集積回路装置チツプ、３０
はチツプ入出力回路及び端子、４０はセル列、５
０は配線用チヤネル領域、１０１ａ〜１０１ｂは
セルの信号入力端子、１０２はセルの出力端子、
１０５は電源端子、１０６はグランド端子、１１
１及び１１２は論理構成用nMOSFETのソース
またはドレイン端子、１１８及び１１９は同じく
論理構成用pMOSFETのソースまたはドレイン
端子、１３０及び１３１は抵抗代替用
nMOSFETのドレイン及びnpnバイポーラトラン
ジスタのベース端子、１２０及び１２２は抵抗代
替用nMOSFETのゲート端子、Q1a〜Q1bは論理
構成用pMOSFET、Q2a〜Q2bは論理構成用
nMOSFET、Q2c〜Q2dは抵抗代替用nMOSFET、
Q3a〜Q3bはnpnバイポーラトランジスタである。
これ等のセル構成素子の各端子及びセル入出力端
子・電源・グランド端子間を所定の配線にするこ
とにより第７図イ，ロに示すように、トーテムポ
ール接続された２個のnpnバイポーラトランジス
タで出力が駆動され、論理機能はcMOS形式で実
現されるような複合論理回路を構成できる。この
種回路は定常状態時には電力消費がなく、負荷駆
動能力も純粋CMOSに比べて極めて大きいため、
配線容量負荷が大きくなり易いマスタスライス
LSIを低電力で高速に動作させることが可能とな
る。しかしながら、第７図から解かる通り、１セ
ルで実現できるのは２入力の論理機能までであ
る。すなわち従来例ではそれぞれ２個のｐ型とｎ
型の相補のトランジスタを入力トランジスタとし
て用い、低電力化及び貫通電流の防止を行つてい
る。従つてｐ型とｎ型という２種類の導電型の違
いを基礎として２入力を入れるため１セル内に２
入力以上を入れることができない。３入力以上の
論理を実現するためには、２個以上のセルを使う
必要があり、集積度が低下する欠点がある。ま
た、入力数が多くなればなる程、MOSFETの縦
続接続個数が多くなり、出力段のnpnバイポーラ
トランジスタのベースに流し込む電流が低下し、
負荷駆動能力が低下し、遅延時間も大幅に遅くな
る欠点がある。
（問題点を解決するための手段）
本発明はこれらの欠点を除去するために提案さ
れたもので、入力数当りの必要素子数を減少し、
出力は全てバイポーラとcMOSの複合形反転バツ
フアを介して駆動するようにして、入力数増に伴
う負荷駆動能力の低下を防ぐことのできるダイナ
ミツク型論理回路を実現しうるようなセル構成を
与えたマスタスライス集積回路装置を提供するこ
とを目的とする。
れたもので、入力数当りの必要素子数を減少し、
出力は全てバイポーラとcMOSの複合形反転バツ
フアを介して駆動するようにして、入力数増に伴
う負荷駆動能力の低下を防ぐことのできるダイナ
ミツク型論理回路を実現しうるようなセル構成を
与えたマスタスライス集積回路装置を提供するこ
とを目的とする。
本発明の特徴とする点はnMOSFETの１種類
を用い、いくつでも入力数を増加しうるようにし
た点にある。
を用い、いくつでも入力数を増加しうるようにし
た点にある。
このようにnMOSFETのみで入力トランジス
タを構成する場合の解決すべき問題点としては、 (イ) ｐ、ｎ両型を用いる場合は、打ち消し合つて
貫通電流が生じなかつたが、nMOSFETのみ
を用いた場合は、これが発生する。これを解決
するためプリチヤージ、デイスジヤージ及びク
ロツク端子を設け、ダイナミツク動作を行わし
めるようにした。
タを構成する場合の解決すべき問題点としては、 (イ) ｐ、ｎ両型を用いる場合は、打ち消し合つて
貫通電流が生じなかつたが、nMOSFETのみ
を用いた場合は、これが発生する。これを解決
するためプリチヤージ、デイスジヤージ及びク
ロツク端子を設け、ダイナミツク動作を行わし
めるようにした。
(ロ) 入力数が多くなるほどnMOSFETの縦列接
続個数が多くなり、そのため入力段における抵
抗分が増加するので、出力段のnpnバイポーラ
トランジスタのベース流入電流が減少する。こ
れに対しては入力段と出力段を分離し出力段を
インバータで構成し、入力数増加の影響を受け
ないようにした、 点にある。
続個数が多くなり、そのため入力段における抵
抗分が増加するので、出力段のnpnバイポーラ
トランジスタのベース流入電流が減少する。こ
れに対しては入力段と出力段を分離し出力段を
インバータで構成し、入力数増加の影響を受け
ないようにした、 点にある。
（実施例）
次に本発明の実施例を説明する。なお実施例は
一つの例示であつて、本発明の精神を逸脱しない
範囲で、種々の変更あるいは改良を行いうること
は云うまでもない。
一つの例示であつて、本発明の精神を逸脱しない
範囲で、種々の変更あるいは改良を行いうること
は云うまでもない。
第１図は本発明の集積回路装置の第１の実施例
であつて、図においてQ1a，Q2aはバイポーラト
ランジスタQ3a及びQ3bのベース電流供給用
pMOSFETとnMOSFET、Q1b，Q2bはプリチヤ
ージ、デイスチヤージ用pMOSFETと
nMOSFET、Q2c〜Q2fは論理機能実現用
nMOSFET、１０１ａ〜１０１ｄは信号入力端
子、１０３はクロツク信号入力端子、１０４は
FETQ1b，Q2bのゲート端子、１１１〜１１５は
nMOSFETQ2c，Q2d，Q2e，Q2fのソースまたは
ドレイン端子、１１６〜１１７はデイスチヤージ
用nMOSFETのソースまたはドレイン端子、１
１８〜１１９はブリチヤージ用pMOSFETのソ
ースまたはドレイン端子、１２１，１２３は夫々
バイポーラトランジスタQ3b，Q3aのベース電流
供給用pMOSFET、nMOSFETのゲート端子、
１２４は第１のnpnバイポーラトランジスタのコ
レクタとベース電流供給用pMOSFETQ1aのソー
スへの共通端子、１２５は第２のnpnバイポーラ
トランジスタのエミツタ端子である。このような
構成になつているから、第３図に示すように、素
子の端子及びセル入出力端子間の配線を施すこと
により、ダイナミツク型論理回路を構成すること
ができる。
であつて、図においてQ1a，Q2aはバイポーラト
ランジスタQ3a及びQ3bのベース電流供給用
pMOSFETとnMOSFET、Q1b，Q2bはプリチヤ
ージ、デイスチヤージ用pMOSFETと
nMOSFET、Q2c〜Q2fは論理機能実現用
nMOSFET、１０１ａ〜１０１ｄは信号入力端
子、１０３はクロツク信号入力端子、１０４は
FETQ1b，Q2bのゲート端子、１１１〜１１５は
nMOSFETQ2c，Q2d，Q2e，Q2fのソースまたは
ドレイン端子、１１６〜１１７はデイスチヤージ
用nMOSFETのソースまたはドレイン端子、１
１８〜１１９はブリチヤージ用pMOSFETのソ
ースまたはドレイン端子、１２１，１２３は夫々
バイポーラトランジスタQ3b，Q3aのベース電流
供給用pMOSFET、nMOSFETのゲート端子、
１２４は第１のnpnバイポーラトランジスタのコ
レクタとベース電流供給用pMOSFETQ1aのソー
スへの共通端子、１２５は第２のnpnバイポーラ
トランジスタのエミツタ端子である。このような
構成になつているから、第３図に示すように、素
子の端子及びセル入出力端子間の配線を施すこと
により、ダイナミツク型論理回路を構成すること
ができる。
第３図イにおいて論理回路を構成するための
nMOSFET Q2c〜Q2eは互に並列に接続されて４
入力NOR回路を構成する。この入力信号回路の
一方の端子ａと電源線１０５との間に
pMOSFETT Q1bのソース・ドレインが接続さ
れ、他方の端子ｂとアース線との間には
nMOSFET Q2bが接続され、pMOSFET Q1bと
nMOSFET Q2bのゲート端子にはクロツク信号
入力端子１０３が接続されている。また入力信号
回路の一方の端子ａとpMOSFET Q1bのドレイ
ンとの接続点はノード２００を形成する。
nMOSFET Q2c〜Q2eは互に並列に接続されて４
入力NOR回路を構成する。この入力信号回路の
一方の端子ａと電源線１０５との間に
pMOSFETT Q1bのソース・ドレインが接続さ
れ、他方の端子ｂとアース線との間には
nMOSFET Q2bが接続され、pMOSFET Q1bと
nMOSFET Q2bのゲート端子にはクロツク信号
入力端子１０３が接続されている。また入力信号
回路の一方の端子ａとpMOSFET Q1bのドレイ
ンとの接続点はノード２００を形成する。
次に動作について説明する。
クロツク信号入力線１０３よりのクロツク信号
がロウレベルの場合、pMOSFET Q1bがオン、
nMOSFET Q2bがオフであるのでノード２００
はハイレベルである。次にクロツク信号がハイレ
ベルの場合は、pMOSFET Q1bはオフ、
nMOSFET Q2bがオンであるので、nMOSFET
Q2c〜Q2fのゲートのいずれかにハイレベルの入力
信号が与えられると、このnMOSFETはオンと
なり、ノード２００はロウレベルとなる。
nMOSFET Q2c〜Q2fのゲートがいずれもロウレ
ベルの場合ノード２００は電源および接地とも切
り離され、このノードの容量によりハイレベルが
保持されるため、これらの回路はダイナミツク動
作をなすものである。npnバイポーラトランジス
タQ3a，Q3b及びこれらのベース、コレクタ及び
エミツタに接続されているpMOSFET及び
nMOSFETの動作によりノード２００がハイレ
ベルの場合は出力端子１０２はロウレベルであ
り、逆にノード２００がロウレベルの場合は出力
端子１０２はハイレベルが現われ、いわゆるイン
バータ作用をなすものである。
がロウレベルの場合、pMOSFET Q1bがオン、
nMOSFET Q2bがオフであるのでノード２００
はハイレベルである。次にクロツク信号がハイレ
ベルの場合は、pMOSFET Q1bはオフ、
nMOSFET Q2bがオンであるので、nMOSFET
Q2c〜Q2fのゲートのいずれかにハイレベルの入力
信号が与えられると、このnMOSFETはオンと
なり、ノード２００はロウレベルとなる。
nMOSFET Q2c〜Q2fのゲートがいずれもロウレ
ベルの場合ノード２００は電源および接地とも切
り離され、このノードの容量によりハイレベルが
保持されるため、これらの回路はダイナミツク動
作をなすものである。npnバイポーラトランジス
タQ3a，Q3b及びこれらのベース、コレクタ及び
エミツタに接続されているpMOSFET及び
nMOSFETの動作によりノード２００がハイレ
ベルの場合は出力端子１０２はロウレベルであ
り、逆にノード２００がロウレベルの場合は出力
端子１０２はハイレベルが現われ、いわゆるイン
バータ作用をなすものである。
第３図において、Q2c〜Q2fなるnMOSFETは４
入力NORを具現しているが、これ等の接続を変
えれば４入力の種々の論理関数（NOR、AND−
NOR、OR−NAND）を実現できる。
nMOFSFETの数を増加することにより多入力論
理回数を形成することができる。第３図の回路は
バイポーラCMOS複合型反転バツフア付きの
CMOSダイナミツク論理回路であり、その特徴
は、入力数増当りの必要素子数増は１であり、多
入力時の素子数増加が少くてすむ。また、出力段
のバイポーラトランジスタの駆動能力を決めるベ
ース電流注入用MOSFETのドレイン電流の大き
さ即ちバイポーラトランジスタのベースに供給す
る電流は入力数が増えることには無関係であるた
め、入力数が増えても負荷駆動能力には変化がな
い。すなわち、論理設計が著しく易しくなる。
入力NORを具現しているが、これ等の接続を変
えれば４入力の種々の論理関数（NOR、AND−
NOR、OR−NAND）を実現できる。
nMOFSFETの数を増加することにより多入力論
理回数を形成することができる。第３図の回路は
バイポーラCMOS複合型反転バツフア付きの
CMOSダイナミツク論理回路であり、その特徴
は、入力数増当りの必要素子数増は１であり、多
入力時の素子数増加が少くてすむ。また、出力段
のバイポーラトランジスタの駆動能力を決めるベ
ース電流注入用MOSFETのドレイン電流の大き
さ即ちバイポーラトランジスタのベースに供給す
る電流は入力数が増えることには無関係であるた
め、入力数が増えても負荷駆動能力には変化がな
い。すなわち、論理設計が著しく易しくなる。
第２図は本発明の第２の実施例であつて、第１
図のQ2g，Q2hが抵抗R1b，R1aに置き換わつてお
り、チヤネル幅／チヤネル長の比が他の
MOSFETの１／10以下であるnMOSFET Q21と
pMOSFET Q1cが追加されている。１２６，１
２７はそれぞれQ2i，Q1cのソースまたはドレイン
端子である。この場合、nMOSFET Q2bと
nMOSFET Qi，pMOSFET Q1bとpMOSFET
Q1cとは接続されているが、特に接続されている
必要はない。このような構成をとれば、第３図ロ
に示すようにプリチヤージ用pMOSFET Q1bと
並列にpMOSFET Q1cを接続し、この
MOSFFET Q1cのゲートをグランドに接続する
ことによつて、情報保持ノード２００がハイレベ
ル時に、そのレベルを永久に保持させることが可
能となり、本ダイナミツク回路を同期型のスタテ
イツク回路に換えることができる。また
pMOSFET Q1cのチヤネル幅／チヤネル長の比
が他のMOSFETの１／10以下であるため、この
FETのソースとドレイン間の抵抗を大きくして、
ソースとドレイン間に流れる、いわゆる貫通電流
を小にして、消費電力を小とすることができる。
また第４図に示すように、Ｄタイプラツチも容易
に構成できる。第４図において、pMOSFET
Q1c及びnMOSFET Q2iはラツチデータを永久に
保持するための帰還インバータを構成するのに使
用されている。このように、本発明によれば、従
来のセル構成では２個以上のセルが必要であつた
Ｄタイプラツチを１個のセルで構成することがで
きる。
図のQ2g，Q2hが抵抗R1b，R1aに置き換わつてお
り、チヤネル幅／チヤネル長の比が他の
MOSFETの１／10以下であるnMOSFET Q21と
pMOSFET Q1cが追加されている。１２６，１
２７はそれぞれQ2i，Q1cのソースまたはドレイン
端子である。この場合、nMOSFET Q2bと
nMOSFET Qi，pMOSFET Q1bとpMOSFET
Q1cとは接続されているが、特に接続されている
必要はない。このような構成をとれば、第３図ロ
に示すようにプリチヤージ用pMOSFET Q1bと
並列にpMOSFET Q1cを接続し、この
MOSFFET Q1cのゲートをグランドに接続する
ことによつて、情報保持ノード２００がハイレベ
ル時に、そのレベルを永久に保持させることが可
能となり、本ダイナミツク回路を同期型のスタテ
イツク回路に換えることができる。また
pMOSFET Q1cのチヤネル幅／チヤネル長の比
が他のMOSFETの１／10以下であるため、この
FETのソースとドレイン間の抵抗を大きくして、
ソースとドレイン間に流れる、いわゆる貫通電流
を小にして、消費電力を小とすることができる。
また第４図に示すように、Ｄタイプラツチも容易
に構成できる。第４図において、pMOSFET
Q1c及びnMOSFET Q2iはラツチデータを永久に
保持するための帰還インバータを構成するのに使
用されている。このように、本発明によれば、従
来のセル構成では２個以上のセルが必要であつた
Ｄタイプラツチを１個のセルで構成することがで
きる。
第３図の実施例では４入力OR回路が１セルで
実現できているが、従来のセル構成では４入力
NOR（またはOR）回路を作るのに２個のセルが
必要となる。一方、本発明のセルサイズは従来の
セルサイズの２〜３割増であるため、４入力論理
では約４割の面積を縮小できる。
実現できているが、従来のセル構成では４入力
NOR（またはOR）回路を作るのに２個のセルが
必要となる。一方、本発明のセルサイズは従来の
セルサイズの２〜３割増であるため、４入力論理
では約４割の面積を縮小できる。
第５図は本発明の他の実施例を示すもので、セ
ル列Ａとセル列Ｂとの間の配線チヤネル領域に、
あらかじめnMOSFETを複数個配置しておけば、
４入力以上の多入力論理に対しても、これ等の
nMOSFETを利用することにより、１個のセル
幅内で実現することが可能となる。
ル列Ａとセル列Ｂとの間の配線チヤネル領域に、
あらかじめnMOSFETを複数個配置しておけば、
４入力以上の多入力論理に対しても、これ等の
nMOSFETを利用することにより、１個のセル
幅内で実現することが可能となる。
本発明実施例において、論理機能を実現する
nMOSFETが４個に限定されているが、この個
数は本発明の本質を決めるものではない。
nMOSFETが４個に限定されているが、この個
数は本発明の本質を決めるものではない。
また、本発明において、出力段用の第１のnpn
バイポーラトランジスタQ3aとそのベース電流供
給用pMOSFET Q1aを前者のベースと後者のド
レインを共通化し、かつ第２のnpnバイポーラト
ランジスタQ3bとそのベース電流供給用
nMOSFET Q2aを前者のコレクタと後者のドレ
インを共通化できるような製造方法とレイアウト
を採用すればセルサイズはさらに小型化できる。
バイポーラトランジスタQ3aとそのベース電流供
給用pMOSFET Q1aを前者のベースと後者のド
レインを共通化し、かつ第２のnpnバイポーラト
ランジスタQ3bとそのベース電流供給用
nMOSFET Q2aを前者のコレクタと後者のドレ
インを共通化できるような製造方法とレイアウト
を採用すればセルサイズはさらに小型化できる。
（発明の効果）
以上説明したように、本発明によれば小型にし
て、高速かつ低消費電力な多入力の論理回路が容
易に実現できるようなセル構成を有しているか
ら、大規模・高速のマスタスライスLSIを実現で
きる効果を有するものである。
て、高速かつ低消費電力な多入力の論理回路が容
易に実現できるようなセル構成を有しているか
ら、大規模・高速のマスタスライスLSIを実現で
きる効果を有するものである。
第１図及び第２図は本発明のセル構成実施例、
第３図は本発明のセルにより実現可能なバイポー
ラCMOS複合型ダイナミツク理論回路、第４図
は本発明のセルにより実現可能なＤタイプラツチ
回路図、第５図は本発明の他の実施例を示し、第
６図は従来のバイポーラCMOS複合型マスタス
ライス半導体装置のチツプ構成とセル構成図、第
７図は従来のセルにより実現可能なバイポーラ
CMOS複合型論理回路を示す。 １０……セル、２０……チツプ、３０……チツ
プ入出力回路及び端子、４０……セル列、５０…
…配線チヤネル領域、１０１ａ〜１０１ｄ……信
号入力端子、１０２……セルの出力端子、１０３
……クロツク入力端子、１０４……プリチヤー
ジ、デイスチヤージ用MOSFETのゲート端子、
１０５……電源端子、１０６……グランド端子、
１１１〜１１７，１２６……nMOSFETのソー
スまたはドレイン端子、１１８，１１９，１２７
……pMOSFETのソースまたはドレイン端子、
１２０，１２２……抵抗代替用nMOSFETゲー
ト端子、１２１……ベース電流供給用
nMOSFETゲート端子、１２３……ベース電流
供給用pMOSFETゲート端子、１２４……出力
段電源供給端子、１２５……出力段グランド端
子、１３０，１３１……npnトランジスタベース
端子、２００……ノード、Q1a，Q1b……
pMOSFET、Q2a〜Q2g……nMOSFET、Q3……
npnバイポーラトランジスタ、R1a，R1b……抵
抗。
第３図は本発明のセルにより実現可能なバイポー
ラCMOS複合型ダイナミツク理論回路、第４図
は本発明のセルにより実現可能なＤタイプラツチ
回路図、第５図は本発明の他の実施例を示し、第
６図は従来のバイポーラCMOS複合型マスタス
ライス半導体装置のチツプ構成とセル構成図、第
７図は従来のセルにより実現可能なバイポーラ
CMOS複合型論理回路を示す。 １０……セル、２０……チツプ、３０……チツ
プ入出力回路及び端子、４０……セル列、５０…
…配線チヤネル領域、１０１ａ〜１０１ｄ……信
号入力端子、１０２……セルの出力端子、１０３
……クロツク入力端子、１０４……プリチヤー
ジ、デイスチヤージ用MOSFETのゲート端子、
１０５……電源端子、１０６……グランド端子、
１１１〜１１７，１２６……nMOSFETのソー
スまたはドレイン端子、１１８，１１９，１２７
……pMOSFETのソースまたはドレイン端子、
１２０，１２２……抵抗代替用nMOSFETゲー
ト端子、１２１……ベース電流供給用
nMOSFETゲート端子、１２３……ベース電流
供給用pMOSFETゲート端子、１２４……出力
段電源供給端子、１２５……出力段グランド端
子、１３０，１３１……npnトランジスタベース
端子、２００……ノード、Q1a，Q1b……
pMOSFET、Q2a〜Q2g……nMOSFET、Q3……
npnバイポーラトランジスタ、R1a，R1b……抵
抗。
Claims (1)
- 【特許請求の範囲】 １ それぞれ複数のnMOSFET、pMOSFET及
びnpnバイポーラトランジスタ群からなる基本論
理関数実現用セルが未配線の状態で同一基板上に
アレイ上に配列され、前記素子間及びセル間の後
処理配線により所定の回路機能を実現しうるマス
タスライス集積回路装置において、 ゲート電極に信号入力端子が接続されている少
なくとも１個以上のnMOSFETと、直列に接続
された第１及び第２のnpnバイポーラトランジス
タと、前記第１のnpnバイポーラトランジスタの
コレクタとエミツタ間に縦列接続された
pMOSFETとnMOSFETと、前記第２のnpnバイ
ポーラトランジスタのコレクタとエミツタ間に縦
列に接続された２個のnMOSFETと、前記縦列
接続されたpMOSFETとnMOSFETとの接続点
と前記第１のnpnバイポーラトランジスタのベー
スとを接続し、前記２個のnMOSFETの接続点
と第２のnpnバイポーラトランジスタのベースと
を接続し、前記第１のnpnバイポーラトランジス
タのエミツタと前記第２のnpnバイポーラトラン
ジスタのコレクタとの接続点を出力端子とする出
力回路と、ゲート電極が接続された一対の
nMOSFETとpMOSFETと、１個のクロツク端
子と、１個の電源端子及び１個のグランド端子と
を夫々のセルが具備することを特徴とするマスタ
スライス集積回路装置。 ２ 第１項記載のマスタスライス集積回路装置に
おいて、第１及び第２のnpnバイポーラトランジ
スタのベース端子とエミツタ端子間に接続された
MOSFETを抵抗に変えたことを特徴とするマス
タスライス集積回路装置。 ３ 第１項記載のセル列とセル列の間隙に複数の
nMOSFETを配置したことを特徴とするマスタ
スライス集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60003238A JPS61163651A (ja) | 1985-01-14 | 1985-01-14 | マスタスライス集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60003238A JPS61163651A (ja) | 1985-01-14 | 1985-01-14 | マスタスライス集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61163651A JPS61163651A (ja) | 1986-07-24 |
| JPH0566743B2 true JPH0566743B2 (ja) | 1993-09-22 |
Family
ID=11551872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60003238A Granted JPS61163651A (ja) | 1985-01-14 | 1985-01-14 | マスタスライス集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61163651A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01256149A (ja) * | 1988-04-06 | 1989-10-12 | Hitachi Ltd | ゲートアレイ集積回路 |
| US5119160A (en) * | 1990-11-19 | 1992-06-02 | Hall John H | Clocked CBICMOS integrated transistor structure |
-
1985
- 1985-01-14 JP JP60003238A patent/JPS61163651A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61163651A (ja) | 1986-07-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |