JPH02246367A

JPH02246367A - 半導体集積回路装置

Info

Publication number: JPH02246367A
Application number: JP1068907A
Authority: JP
Inventors: Tsutomu Hatano; 波田野　勤
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-03-20
Filing date: 1989-03-20
Publication date: 1990-10-02

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野コ本発明は、複数のＭｏ８）ランジスタおよびバイポーラ
トランジスタを含む基本セルを単位として各種内部回路
を構成する半導体集積回路装置に関し、特に、その基本
セルの構成に関する。

［従来の技術］本発明の対象は、半導体基板内にＭｏ９）ランジスタと
バイポーラトランジスタとを有する基本セルが複数個配
置された所謂Ｂ　ｉＣＭＯＳ型半導体集積回路装置であ
る。

第３図（ａ）は、従来の基本セルを用い、内部回路とし
て２人力ＮＡＮＤ回路を構成した場合のレイアウト図で
あり、第３図（ｂ）はその等価回路図である。第３図（
ａ）、（ｂ）において、１はＰチャネルＭＯ３）ランジ
スタ（以下、ＰＭＯ８と記す）を示し、２．３はＮチャ
ネルＭＯＳトランジスタ（以下、ＮＭＯ３と記す）、４
はＮＰＮ形バイポーラトランジスタ（以下、ＮＰＮと記
す）、５は抵抗を表わす、また、第３図（ａ）において
、実線の配線６は第１層配線を、破線の配線９は第２層
配線を表わし、７は半導体領域ある・いはゲート電極と
のコンタクト、８は第１層配線と第２層配線との間のス
ルーホールを表わす、第３図（ａ）から明らかなように
、ＮＰＮ４へベース電流を供給するＰＭＯＳ１とＮ　Ｍ
　ＯＳ　２とは、回路が高速動作できるように他のトラ
ンジスタよりゲート幅が大きくなされている。

このようなり　ｉ　ＣＭＯ３回路は、バイポーラトラン
ジスタの高駆動能力性とＭｏ３形トランジスタの低消費
電力性、高集積性の長所を併せ持つ論理回路として、特
に情報処理分野で多く使用されるようになっている。

第４図はＢ　ｉＣＭＯ３回路の遅延時間（１−＋）の負
荷容量（Ｃｔ　）依存性を示すグラフである。

同図には同一基本セル内のＰＭＯＳおよびＮＭｏ８で構
成したＣＭＯ３２人力ＮＡＮＤ回路のｔ。

も合わせて示している。第４図に示されるようにＣｔ、
＜ＣｔｏにおいてはＣＭＯ８回路の方がｔｐｄが短＜、
ＣＬ＞ＣＬＯにおいてはＢｉＣＭＯ３回路の方がｊｐｄ
が短い、負荷容量は、ＣＬ＝α・Ｆｏ＋β・１：（α、βは係数）で近似され
、ファンアウト（Ｆｏ）、配線長（Ｊ）に依存するため
、一般に基本セル群で構成されるフリップフロップ等の
ファンクションブロック（以下、ＦＢと記す）内では配
線長が短いのでＣＭＯ５向路のみで構成し、配線長が長
くなるＦＢの出力部にのみＢｉＣＭＯ３回路を用いる場
合が多い。

［発明が解決しようとする問題点コ上述したように、従来のＢ　ｉ　０ＭＯ８の基本セルで
は、動作を高速化するためにＮＰＮヘベース電流を供給
するＰＭＯＳおよびＮＭｏ３のゲート幅は長くなされて
いるが、このトランジスタはＭＯＳトランジスタのみを
使用してＦＢを組む場合には不必要にゲート幅の長いも
のとなっている。

而して前述したように同−ＦＢ内はＣＭＯＳのみで構成
した方が遅延時間が短くなるのであるからそこではＢｉ
ＣＭＯ８を構成する必要はなく、したがって、そこでは
不必要に大きなトランジスタが存在していることになる
。そのため、従来の集積回路装置では十分の数のＭｏ３
）ランジスタを収納することができず、１チツプ内に構
成できる論理回路等の大きさが制限を受けていた。

［問題点を解決するための手段］本発明の半導体集積回路装置は、基本セルのＭＯＳトラ
ンジスタの大きさくゲート幅）を、ＦＢ内の回路を駆動
するのに必要な程度に極力小さなものとし、ＦＢ内で回
路を構成する場合にはこのＭｏ３）ランジスタをそのま
ま用い、そしてこのＭｏ３）ランジスタによってＮＰＮ
ヘベース電流を供給する場合には複数のＭＯＳ）ランジ
スタを並列接続することによって電流供給能力を高めた
ものである。すなわち、本発明における集積回路装置の
基本セルでは、従来例のものと比較して、Ｍｏ３）ラン
ジスタの寸法が小さく、かつＭＯＳトランジスタの数が
多い。

［実施例］次に、本発明の実施例について、図面を参照して説明す
る。

第１図（ａ＞は、本発明の一実施例の基本セルを用い２
人力ＮＡＮＤ回路を構成した場合のレイアウト図であり
、第１図（ｂ）は、その等価回路図である。これらの図
において、第３図の従来例の部分と共通する部分には同
一の参照番号が付されている。この実施例では、第３図
（ａ）の従来例と比較してＭＯＳトランジスタのゲート
幅（Ｗ）が２分の１の大きさになっており、そして、第
３図（ｂ）に示す回路と同一機能を果たすのにベース電
流供給回路にあっては従来例回路で１個のトランジスタ
を用いていたところを２個の並列接続トランジスタで置
き替えている。ただし、ベースに蓄積された電荷を引抜
く作用を果たすＮＭｏ８３については、この実施例でも
従来例と同様の構成になっている。

近年ＭＯＳトランジスタは、微細化の進展に伴いますま
すゲート長（Ｌ）が短かくなって駆動能力が高まってい
るので（Ｍｏ８）ランジスタの電流供給能力は、Ｗ／Ｌ
に例する）、ゲート幅を従来の１／２に短縮しても配線
長の短かいＦＢを構成するには十分であり、この結果、
単位面積当りのトランジスタ数が増加し、より大規模な
論理回路を１チツプ内に集積することが可能となる。

方、ＦＢｒｒＲの配線は論理回路が大規模化することに
よって長くなる傾向にあり、本発明のセル構成によるＢ
　ｉ　ＣＭＯ３回路が必要となる。第１図においては、
ＭＯＳトランジスタを２個並列接続してバイポーラトラ
ンジスタに接続しているが、負荷容量によっては、３個
並列、４個並列のＭＯＳトランジスタによってバイポー
ラトランジスタを駆動することもできる。

第２図（ａ）は、本発明の他の実施例の基本セルを用い
、デュアルポートのＳＲＡＭを構成した場合のレイアウ
ト図であって、第２図（ｂ）は、その等価回路図である
。第２図（ａ）では、実線が第１層配線６を、波線が第
２層配線９を示しており、また丸は、半導体領域あるい
はゲート電極に対するコンタクト７を、三角は、第１層
配線と第２層配線の間のスルーホールを表わしている。

この実施例では、先の実施例に対し、ＮＭＯ３ＩＯが付
加されており、そして、この回路では基本セル内に設け
られたＮＰＮ４と抵抗５が使用されていない、ＳＲＡＭ
においては、従来の論理回路用のＭＯＳ）ランジスタで
はゲート幅（Ｗ）が大きすぎて、メモリ規模を大きくす
ることができなかったが、本実施例のように基本セルを
構成することにより、従来比約２倍のメモリサイズをと
ることが可能となる。

［発明の効果コ以上説明したように、本発明は、Ｂ　ｉ　ＣＭＯＳ集積
回路装置において、論理回路用基本セル内のＭＯＳ）ラ
ンジスタを細分化して配置し、バイポーラトランジスタ
のベース電流供給用にＭＯＳ）ランジスタを用いる際に
は、前記ＭＯ３）ランジスタを並列接続して実効ゲート
幅を従来と同程度に保ち、一方、論理を構成する際ある
いはＳＲＡＭセルを構成する際には、細分化したＭＯＳ
）ランジスタをそのまま用いるものであるので、本発明
によれば、Ｂ　ｉＣＭＯＳの有する高速性を損なうこと
なく、チップ内により大規模な論理回路やメモリを組み
込むことが可能となる。

【図面の簡単な説明】

第１図（ａ）、第２図（ａ）は、それぞれ、本発明の実
施例の基本セルを用いて構成した回路のレイアウト図、
第１図（ｂ）、第２図（ｂ）は、それぞれ、第１図（ａ
）、第２図（ａ＞の等価回路図、第３図（ａ）は、従来
例の基本セルを使用して構成した回路のレイアウト図、
第３図（ｂ）は、その等価回路図、第４図は、遅延時間
の負荷容量依存性を示すグラフである。１・・・ＰチャネルＭＯＳトランジスタ、　２．３・・
・ＮチャネルＭＯＳ）ランジスタ、　４・・・ＮＰＮバ
イポーラトランジスタ、　５・・・抵抗、　６・・・第
１層配線、　７・・・コンタクト、　８・・・スルーホ
ール、　９・・・第２層配線、　１０・・・Ｎチャネル
ＭＯＳトランジスタ。

Claims

【特許請求の範囲】

複数のＮチャネルＭＯＳトランジスタ、複数のＰチャネ
ルＭＯＳトランジスタおよび二個の直列接続されるバイ
ポーラトランジスタを含む単位セルが複数個配置されて
いる半導体集積回路装置において、少なくとも一つの単
位セルにおいてはそれぞれのバイポーラトランジスタは
ゲートが共通に接続された並列接続ＭＯＳトランジスタ
によつてベース電流が供給されていることを特徴とする
半導体集積回路装置。