JPH1187665A

JPH1187665A - 半導体集積回路

Info

Publication number: JPH1187665A
Application number: JP24280797A
Authority: JP
Inventors: Tsuneo Shinohara; 恒夫篠原
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1997-09-08
Filing date: 1997-09-08
Publication date: 1999-03-30

Abstract

(57)【要約】【課題】２対のトランジスタから成るＣＭＯＳ基本セ
ルによりインバータを構成する場合、ＰＭＯＳよりＮＭ
ＯＳの方がキャリア移動度が速いため、立ち上がり速度
と立ち下がり速度を等しくするとＮＭＯＳが余ってしま
う。【解決手段】余っているＮＭＯＳ３０２を２つのＰＭ
ＯＳ３００、３０１と並列に接続し、ＰＭＯＳ３００、
３０１及びＮＭＯＳ３０３ゲート入力に対し反転した信
号をＮＭＯＳ３０２ゲートに入力する。このため、立ち
上がり速度と立ち下がり速度を等しくしつつ、余ってい
るＮＭＯＳ３０２を有効に活用することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
関し、特にマスタスライス方式において有効な半導体集
積回路に関する。

【０００２】

【従来の技術】マスタスライス方式半導体集積回路にお
いては、半導体基板上へのトランジスタ素子形成工程ま
でを完了しておき、最後の配線パターンを変更すること
により求められる機能を実現する。

【０００３】マスタスライス方式半導体集積回路は、図
１３(a)に示すように、Ｐチャネル型ＭＯＳトランジス
タ（以下、ＰＭＯＳと略す）1300及びＮチャネル型ＭＯ
Ｓトランジスタ（以下、ＮＭＯＳと略す）1301を有する
基本セルが、図１３(b)に示すゲート電極1310、Ｐ型拡
散領域1311、ゲート電極1312及びＮ型拡散領域1313のレ
イアウトで、予め半導体基板上に行方向及び列方向に複
数配列されている。この基本セル上にインバータを構成
する１つの従来例を図６（基本セル上のインバータ構成
例１）に示す。インバータを構成するトランジスタ600
〜603は、基本セルが有するＰＭＯＳ及びＮＭＯＳであ
って、ＣＭＯＳ構成となっている。説明を簡単にするた
めに、基本セルを１ヶ使用してインバータを構成する場
合のみを示している。600〜603の各トランジスタのゲー
ト電極610〜613はコンタクト孔614〜617を介して入力信
号線に接続される。コンタクト孔はＰＭＯＳあるいはＮ
ＭＯＳのソース、ドレインあるいはゲートと配線を接続
するためのものである。ドレイン電極はコンタクト孔62
2,623を介して出力信号線に、ＰＭＯＳソース電極はコ
ンタクト孔618,620を介して電源電位線に、ＮＭＯＳソ
ース電極はコンタクト孔619,621を介して接地線に、そ
れぞれ接続することにより反転動作を行う。例えば入力
信号に"1"レベルが入力された場合、すなわち電源電位
が入力された場合、ＮＭＯＳ602,603が導通しＰＭＯＳ6
00,601が非導通になるために、ＮＭＯＳ602,603のソー
ス電位である接地電位が出力信号線に伝わる。このこと
により、入力信号レベル"1"の反転したレベル"0"を出力
することができる。同様に入力信号に"0"レベルが入力
された場合、すなわち接地電位が入力された場合、ＰＭ
ＯＳ600,601が導通しＮＭＯＳ602,603が非導通になるた
めにＰＭＯＳ600,601のソース電位である電源電位が出
力信号線にそれぞれ伝わる。このことにより、入力信号
レベル"0"の反転レベルである"1"レベルを出力すること
ができる。また駆動する負荷が重い場合は、基本セルを
増やし使用するトランジスタの数を増やしてインバータ
を構成する。

【０００４】つぎに、基本セル上にインバータセルを構
成する別の従来例を図７（基本セル上のインバータ構成
例２）に示す。一般的にＰＭＯＳよりＮＭＯＳの方がキ
ャリア移動度が速いため、ＰＭＯＳとＮＭＯＳのサイズ
がほぼ同程度の場合、ＰＭＯＳとＮＭＯＳを同数ずつ使
用してインバータを構成すると、出力信号レベルが"1"
から"0"に遷移する時間（立ち下がり時間）は、レベル"
0"から"1"に遷移する時間（立ち上がり時間）より速く
なる。通常ＰＭＯＳとＮＭＯＳの移動度の比は1:2であ
るので立ち上がり時間は立ち下がり時間のほぼ２倍程度
になる。このように出力波形の立ち上がり時間と立ち下
がり時間が異なると、次段に続く回路の動作速度がイン
バータ出力によって異なってしまうため設計しづらく、
またスキュー、ジッタ等の誤動作発生要因になることも
ある。図７に示す従来例は、基本セルを使用してインバ
ータの出力波形の立ち上がり時間と立ち下がり時間を同
程度にするために、使用するＰＭＯＳとＮＭＯＳの数を
調整したもので、ＰＭＯＳ２ヶに対してＮＭＯＳ１ヶ使
用したＣＭＯＳ構成となっている。図７は、説明を簡単
にするために１ヶの基本セル上で構成する場合を示して
いる。トランジスタ700〜702のゲート電極710〜712は、
コンタクト孔713〜715を介して入力信号線に、ドレイン
電極はコンタクト孔719,720を介して出力信号線に、Ｐ
ＭＯＳソース電極はコンタクト孔716,717を介して電源
電位線に、ＮＭＯＳソース電極はコンタクト孔718を介
して接地線に、それぞれ接続することにより反転動作を
行う。例えば入力信号に"1"レベルが入力された場合Ｎ
ＭＯＳ702が導通し、ＰＭＯＳ700,701が非導通になるた
めにＮＭＯＳ702のソース電位である接地電位を出力信
号線に伝える。入力信号に"0"レベルが入力された場合
はＰＭＯＳ700,701が導通しＮＭＯＳ702が非導通にな
り、ＰＭＯＳ700,701のソース電位である電源電位を出
力信号線にそれぞれ伝える。また駆動する負荷が重い場
合は、ＰＭＯＳとＮＭＯＳの数の比を2:1にしたまま、
使用するトランジスタの数を負荷に応じて増加してイン
バータを構成する。

【０００５】一方、出力信号線に"1"レベルを出力する
能力を増加させたい場合がある。例えば出力負荷が接地
線と接続された抵抗器であるような場合、抵抗器の両端
の電位差を0[V]にするときには抵抗器に接続された接地
線から0[V]を伝えることができるので、バッファとして
使用するインバータはＮＭＯＳの能力よりＰＭＯＳの能
力を増加させた方が効率がよい、というような場合であ
る。このような場合に使用するインバータを図８（基本
セル上のインバータ構成例３）に示す。説明を簡単にす
るために図７に示したインバータにＰＭＯＳを１ヶのみ
追加したＣＭＯＳ構成を示した。一般的にはＰＭＯＳと
ＮＭＯＳの使用数の比をＮ：１（Ｎは３以上）にすれ
ば"1"レベルを出力する能力を増加したインバータを構
成できる。トランジスタ800〜803のゲート電極810〜813
はコンタクト孔816〜819を介して入力信号線に、ドレイ
ン電極はコンタクト孔820〜822を介して出力信号線に、
ＰＭＯＳソース電極はコンタクト孔823〜825を介して電
源電位線に、ＮＭＯＳソース電極はコンタクト孔826を
介して接地線に、それぞれ接続することにより反転動作
を行う。例えば入力信号に電源電位"1"レベルが入力さ
れた場合ＮＭＯＳ803が導通し、ＰＭＯＳ800〜802が非
導通になるためにＮＭＯＳ803のソース電位である接地
電位を出力信号線に伝える。入力信号に"0"レベルが入
力された場合はＰＭＯＳ800〜802が導通しＮＭＯＳ803
が非導通になり、ＰＭＯＳ800〜802のソース電位である
電源電位を出力信号線にそれぞれ伝える。図８に示した
インバータの"1"レベルを出力する能力は図６、図７に
示したインバータの"1"レベルを出力する能力のほぼ1.5
倍である。

【０００６】図９及び図１０に、マスタスライス方式半
導体集積回路において、重い負荷を駆動しかつ出力波形
の立ち上がり時間と立ち下がり時間がぼぼ等しくなるよ
うに構成した従来のインバータを示す。ＰＭＯＳ901〜9
12とＮＭＯＳ913〜918によるＣＭＯＳ構成とされてい
る。900は出力負荷である。ＭＯＳトランジスタを使用
して重い負荷を駆動するためには、使用するトランジス
タのサイズを負荷を駆動するために十分な大きさにする
方法と、負荷を駆動するためにトランジスタ数を増やし
てそれらのトランジスタを並列に接続する方法とがある
が、マスタスライス方式半導体集積回路においては、使
用するトランジスタのサイズは決まっているので、負荷
の大きさによってトランジスタ数を増やして並列に接続
する方法が用いられる。図９及び図１０に示したインバ
ータセルは図７に示したインバータセルを６ヶ並列に接
続して構成したものであり、基本セルを６ヶ使用して構
成される。出力負荷に"1"レベルを出力する場合、出力
負荷はＰＭＯＳ901〜912によって駆動されるため、同じ
負荷を図７に示したセルにより駆動する場合に比べて、
駆動能力は６倍になる。同様に出力負荷に"0"レベルを
出力する場合、出力負荷はＮＭＯＳ913〜918によって駆
動されるため、同じ負荷を図７に示したセルにより駆動
する場合に比べて、駆動能力は６倍になる。図９及び図
１０に示すインバータセルの"1"を出力する能力と"0"を
出力する能力の両方とも、図７に示したセルの６倍にな
っているため、図７に示したセルと同様に図９及び図１
０のインバータセルの出力波形の立ち上がり時間と立ち
下がり時間はほぼ等しくなるように調整されている。

【０００７】図１１はコンパレータ、フリップフロップ
等の互いに反転した２つの信号を出力する回路にバッフ
ァとして図７に示したインバータを接続した従来例であ
り、図１２は同様な２つの信号を出力する回路の出力に
図８に示したインバータを接続したものである。レイア
ウトは１つのインバータに関して図７、図８に示してあ
るので省略する。

【０００８】図１１に示す回路構成はマスタスライス方
式半導体集積回路において、フリップフロップ回路、コ
ンパレータ回路（比較器）等の互いに反転したレベルの
信号を出力する回路において、重い負荷を駆動しかつ出
力信号線の出力波形の立ち上がり時間と立ち下がり時間
がほぼ同程度になるようにバッファとしてインバータを
接続して構成したものであり、ＰＭＯＳ1100,1101,110
3,1104とＮＭＯＳ1102,1105によるＣＭＯＳ構成とされ
ている。フリップフロップ回路、コンパレータ回路（比
較器）等の回路の出力Ｑが"1"レベルを、ＱＢが"0"レベ
ルを出力した場合ＮＭＯＳ1102が導通し、そのソース電
位である接地線電位が出力信号線１に伝わり、ＰＭＯＳ
1103,1104が導通してそのソース電位である電源電位が
出力信号線２に伝わる。また出力Ｑが"0"レベルを、Ｑ
Ｂが"1"レベルを出力した場合ＰＭＯＳ1100,1101がオン
してそのソース電位である電源電位が出力信号線１に伝
わり、ＮＭＯＳ1105がオンしてそのソース電位である接
地線電位が出力信号線２に伝わる。

【０００９】図１２に示す回路構成はマスタスライス方
式半導体集積回路において、フリップフロップ回路、コ
ンパレータ回路（比較器）等の互いに反転したレベルの
信号を出力する回路において、重い負荷を駆動しかつ出
力信号線に"1"レベルを出力する能力を増加させるため
にＰＭＯＳとＮＭＯＳの数を調整したバッファインバー
タを接続して構成したもので、ＰＭＯＳ1200〜1202,120
4〜1206とＮＭＯＳ1203,1207によるＣＭＯＳ構成とされ
ている。回路図１１は出力信号線に"1"レベルを出力す
る時にＰＭＯＳ２ヶを使用するが回路図１２はＰＭＯＳ
を３ヶ使用しているため"1"レベルを出力する能力は回
路図１２は回路図１１の1.5倍になっている。図１１、
図１２においては説明を簡単にするために使用するＰＭ
ＯＳ、ＮＭＯＳを最小限使用した場合について示してい
る。

【００１０】

【発明が解決しようとする課題】ゲートアレイ方式半導
体集積回路においては、基本セル上に配置されるＰＭＯ
ＳとＮＭＯＳのトランジスタサイズは予め決まってい
る。このような方式の半導体集積回路において、重い負
荷を駆動する必要がありかつ出力波形の立ち上がり時間
と立ち下がり時間を同程度になるように調整したインバ
ータを構成しようとすると、負荷駆動能力を上昇させる
必要があるため図７に示したインバータ構成を複数個並
列に接続することになる。このためＮＭＯＳに余剰が生
じてしまい、無駄な領域が生じてしまうため利用効率が
下がり、チップ面積が増加してしまう。図９及び図１０
に示した従来例では、ゲート電極1000〜1005で構成する
ことのできるＮＭＯＳ６ヶ分の未使用トランジスタが生
じている。

【００１１】また、負荷に応じて駆動能力を変えようと
して出力部にバッファとしてインバータセルを複数並列
に接続する場合がある。このような場合において負荷
に"1"レベルを出力する能力を増加しようとすると図１
２に示したようにインバータのＰＭＯＳの数を増やす必
要がある。しかし、このような場合、図８(b)に示した
ようにゲート電極814,815で構成されるＮＭＯＳ部が余
剰となっしまい、図１２においてはトータルとしてＮＭ
ＯＳ４ヶが余剰となる。その結果チップ面積も増加して
しまう。

【００１２】

【課題を解決するための手段】本発明の半導体集積回路
は、ＣＭＯＳを有するものであって、該ＣＭＯＳのＰＭ
ＯＳと並列に少なくとも１つのＮＭＯＳが接続されてい
るものである。また、前記ＣＭＯＳのＰＭＯＳは該ＣＭ
ＯＳのＮＭＯＳよりも数が多いものであることが、全体
として素子数を少なくすることができるので好ましい。
さらに、前記ＣＭＯＳ及び並列接続ＮＭＯＳがインバー
タを構成するものであることが、その立ち上がりの特性
と立ち下がりの特性が同じインバータを構成できるので
好ましい。

【００１３】また、互いに反転した２つの信号を出力す
る回路の出力にバッファとして前記インバータが接続さ
れていることが、ＰＭＯＳとＮＭＯＳのゲートに直接に
前段からの反転信号を入力することができ、構成を簡素
化できるので好ましい。前記半導体集積回路がマスタス
ライス方式のものであることが、余剰のＮＭＯＳをなく
し全体としてセル面積を縮小することができるので、好
ましい。

【００１４】本発明によれば、インバータ機能等のＣＭ
ＯＳを構成するために余剰であったＮＭＯＳをＰＭＯＳ
と並列に接続することでＰＭＯＳ側の駆動能力を高め、
ＰＭＯＳ数を削減することができ、同等の機能を維持し
つつセル面積を縮小しコスト削減を実行できる。

【００１５】

【発明の実施の形態】図１は本発明の第１の実施の形態
である。図２は図１に対するレイアウトの一例で基本セ
ル上に構成されている。図１に示されているように本実
施の形態はＣＭＯＳトランジスタ102〜115、ＮＭＯＳ11
6,117及びインバータ100により構成される。本実施の形
態においてはインバータ100は基本セル１ヶ200〜203を
使用して構成する場合の一例を示しているが、ＰＭＯ
Ｓ，ＮＭＯＳともに１ヶずつのみ使用した半ゲート（１
ゲートは１基本セルのこと）による構成にしてもよい。
入力信号線はＰＭＯＳ102〜109、ＮＭＯＳ110〜115の各
々のゲート電極及びインバータ100の入力に接続され
る。ＰＭＯＳ102〜109のソース電極は電源電位に接続さ
れドレイン電極は出力端子に接続される。インバータ10
0の出力はコンタクト孔、１層配線、１層配線と２層配
線を接続するスルーホール及び２層配線によってＮＭＯ
Ｓ116,117のゲート電極204,205に接続される。ＮＭＯＳ
116,117のドレイン電極はコンタクト孔、１層配線、１
層配線と２層配線を接続するスルーホール、２層配線に
よって電源電位に接続され、ソース電極は出力端子に接
続される。このように図１に示したインバータ構成は、
未使用であるＮＭＯＳをソースフォロワ構成にするもの
である。入力信号線に"1"レベルが入力された場合ＮＭ
ＯＳ110〜115が導通し、ＰＭＯＳ102〜109及びＮＭＯＳ
116,117が非導通となって、ＮＭＯＳ110〜115のソース
電位である接地電位"0"レベルが出力信号線に伝わる。
この場合"0"レベルを出力するためにＮＭＯＳ６ヶを使
用しているので、図８の従来例に示したインバータが"
0"レベルを出力するときと同じである。入力信号線に接
地電位"0"レベルが入力された場合、ＰＭＯＳ102〜109
が導通しＮＭＯＳ110〜115が非導通となり、ＰＭＯＳ10
2〜109のソース電位である電源電位が出力信号線に伝わ
る。同時にインバータ100の入力にも接地電位"0"レベル
が入力されるため、インバータセルの反転動作により、
電源電位"1"レベルを出力しＮＭＯＳ116,117が導通す
る。ＮＭＯＳ116,117のソース電極すなわち出力線が電
源電位からＮＭＯＳ116,117のしきい値だけ低い電圧に
なった時点でＮＭＯＳ116,117は非導通となる。ＮＭＯ
ＳとＰＭＯＳのサイズがほぼ同じ程度であれば、ＮＭＯ
Ｓの駆動能力はＰＭＯＳの駆動能力のほぼ２倍であるか
ら、電源電圧よりＮＭＯＳ116,117のしきい値電圧分低
い電圧を出力するまでの時間は、ＰＭＯＳ102〜109に４
ヶのＰＭＯＳを追加しＰＭＯＳ１２ヶにより出力された
場合すなわち図９及び図１０の従来例と等しい。出力信
号線が電源電圧からＮＭＯＳ116,117のしきい値電圧分
低い電圧から電源電圧まで変化する時間は、出力負荷が
ＰＭＯＳ８ヶにより駆動されるので、図９及び図１０従
来例に示したインバータを使用した場合より遅くなる。
しかし、接地電位から電源電圧よりＮＭＯＳ116,117の
しきい値電圧分低い電圧を出力するまでの時間に比べ
て、電源電圧からＮＭＯＳ116,117のしきい値電圧分低
い電位から電源電圧まで変化する時間は短いので、"1"
レベルを出力する時間は図９及び図１０従来例と図１本
実施の形態とで大きな差はない。よって本実施の形態に
おいても出力波形の立ち上がり時間と立ち下がり時間は
ほぼ等しくなるように調整される。また、図１に示すよ
うな構成にすると、インバータ100を配置するために基
本セルを１ヶ又は基本セルの半分を使用し、ＰＭＯＳ10
2〜109の８ヶとＮＭＯＳ110〜117の８ヶを配置するため
に４ヶの基本セルを使用することになるのでトータルと
して５ヶ又は４．５ヶの基本セルを使用することにな
る。図９及び図１０に示すように従来技術においては６
ヶ使用することになるため、従来技術に比べ基本セルを
１ヶ又は１．５ヶ削減することが可能になる。

【００１６】図３は本発明の第２の実施の形態を説明す
る図である。図４及び図５は図３に対するレイアウトで
配線、層間接続孔等の構成方法は一例である。図３に示
されているように本実施の形態はコンパレータ、フリッ
プフロップ回路等互いに反転する２つの信号を出力する
回路とバッファインバータを構成するＣＭＯＳトランジ
スタ300,301,303,304,305,307、ＮＭＯＳ302,306により
構成される。本実施の形態においては図１３に示した基
本セル１ヶを使用して構成する場合の一例を示している
が基本セルを複数使用してトランジスタ数を増やして構
成してもよい。互いに反転する２つの信号を出力する回
路からの出力Ｑ、ＱＢはトランジスタ300〜307のゲート
電極に接続される。ＰＭＯＳ300,301,304,305のソース
電極は電源電位に接続され、ドレイン電極は出力端子に
接続される。ＮＭＯＳ303,307のソース電極は接地線に
接続され、ドレイン電極は出力端子に接続される。ＮＭ
ＯＳ302,306のソース電極は出力信号線に接続され、ド
レイン電極は電源電位線と接続される。

【００１７】フリップフロップ等互いに反転した信号を
出力する回路を前段の回路とする。前段の回路の出力Ｑ
が"1"レベル、ＱＢが"0"レベルをそれぞれ出力した場
合、トランジスタ300,301,302,307は非導通となりトラ
ンジスタ303,304,305,306が導通し、出力信号線１は"0"
レベルを出力信号線２は"1"レベルをそれぞれ出力す
る。前段の回路の出力Ｑが"0"レベル、ＱＢが"1"レベル
を出力した場合、トランジスタ303,304,305,306が非導
通となり、トランジスタ300,301,302,307が導通して出
力信号線１は"1"レベルを出力信号線２は"0"レベルを出
力する。ＮＭＯＳ302,306は、ソース電極すなわち出力
線が電源電位からＮＭＯＳ302,306のしきい値電圧だけ
低い電圧になった時点で非導通となる。すなわち、出力
信号線に"1"レベルを出力する場合には、出力信号線を
電源電位からＮＭＯＳ302,306のしきい値電圧だけ低い
電圧まではＰＭＯＳ２ヶとＮＭＯＳ１ヶで駆動し、電源
電位からＮＭＯＳ302,306のしきい値電圧だけ低い電圧
から電源電圧まではＰＭＯＳ２ヶで駆動する。

【００１８】図１１に示した従来例の場合と比較する。
図１１に示した従来例においては"0"レベルの状態から"
1"レベルになるまでＰＭＯＳ２ヶのみにより駆動するの
で、本実施の形態は従来技術に比較して出力信号線に"
1"レベルを出力する能力が増加している。出力信号線
に"0"レベルを出力する能力はＮＭＯＳ303又はＮＭＯＳ
307により駆動されるため図１１の構成方法と同じであ
る。また、図３と図１１とを比較するとセルの面積は同
じである。

【００１９】図１２に示した従来例の場合と比較する。
本実施の形態においては、ＮＭＯＳとＰＭＯＳのサイズ
がほぼ同じ程度であれば、ＮＭＯＳの駆動能力はＰＭＯ
Ｓの駆動能力のほぼ２倍であるから、電源電圧よりＮＭ
ＯＳ302,306のしきい値電圧分低い電圧を出力するまで
の時間は、ＰＭＯＳ300,301又は304,305にそれぞれ２ヶ
のＰＭＯＳを追加した場合すなわちＰＭＯＳ４ヶにより
出力された場合に等しい。これはＰＭＯＳ３ヶで駆動す
る従来例図１２に示した回路よりも"1"レベルを出力す
る能力は高い。電源電圧からＮＭＯＳ302,306のしきい
値電圧分だけ低い電圧から電源電圧まで変化する時間
は、出力信号線はＰＭＯＳ２ヶのみによって駆動される
ため図１２従来例に比べて遅くなる。しかし、接地電位
から電源電圧よりＮＭＯＳ302,306のしきい値電圧分低
い電圧を出力するまでの時間に比べて、電源電圧からＮ
ＭＯＳ302,306のしきい値電圧分低い電圧から電源電圧
まで変化する時間は短いので、トータルとして"1"レベ
ルを出力する時間は図１２従来例に比べて図３本実施の
形態の方が速くなるように調整される。出力信号線に"
0"レベルを出力する能力はＮＭＯＳ303又はＮＭＯＳ307
により駆動されるため図１２の構成方法と同じである。
また、本実施の形態図３に示すような構成にすると、バ
ッファインバータ１ヶを構成するために１ゲート（＝１
基本セル）使用すればよく、１．５ゲート使用する図１
２と比較しトータルとして１ゲート分削減することがで
きる。また、本実施の形態においては説明を簡単にする
ために１ゲートを使用してバッファインバータを構成す
る場合について示したが、出力負荷がより重い場合は負
荷に応じて使用するＰＭＯＳ、ＮＭＯＳの数を複数並列
に接続して駆動能力を増加してインバータを構成する。

【００２０】

【発明の効果】したがって、本発明によれば半導体集積
回路において、インバータ機能等のＣＭＯＳを構成する
ために余剰であったＮＭＯＳを使用してＰＭＯＳ数を削
減することができ、同等の機能を維持しつつセル面積を
縮小しコスト削減を実行できるという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の回路図。

【図２】本発明の第１の実施の形態のレイアウト図。

【図３】本発明の第２の実施の形態の回路図。

【図４】本発明の第２の実施の形態の第１のレイアウト
図。

【図５】本発明の第２の実施の形態の第２のレイアウト
図。

【図６】従来の基本セル上のインバータ構成１を説明す
る図。

【図７】従来の基本セル上のインバータ構成２を説明す
る図。

【図８】従来の基本セル上のインバータ構成３を説明す
る図。

【図９】従来のマスタスライス方式インバータの回路
図。

【図１０】従来のマスタスライス方式インバータのレイ
アウト図。

【図１１】互いに反転した２つの信号を出力する回路に
バッファとしてインバータを接続した従来例を説明する
図。

【図１２】互いに反転した２つの信号を出力する回路に
バッファとしてインバータを接続した従来例を説明する
図。

【図１３】従来の基本セルを説明する図。

【符号の説明】

１００インバータ１０１コンデンサ１０２〜１０９ＰＭＯＳ１１０〜１１７ＮＭＯＳ２００〜２０５ゲート電極３００、３０１、３０４、３０５ＰＭＯＳ３０２、３０３、３０６、３０７ＮＭＯＳ６００、６０１ＰＭＯＳ６０２、６０３ＮＭＯＳ６１０〜６１３ゲート電極６１４〜６２３コンタクト孔７００、７０１ＰＭＯＳ７０２ＮＭＯＳ７１０〜７１２ゲート電極７１３〜７１９コンタクト孔８００〜８０２ＰＭＯＳ８０３ＮＭＯＳ８１０〜８１５ゲート電極８１６〜８２６コンタクト孔９００コンデンサ９０１〜９１２ＰＭＯＳ９１３〜９１８ＮＭＯＳ１０００〜１００５ゲート電極１１００、１１０１、１１０３、１１０４ＰＭＯＳ１１０２、１１０５ＮＭＯＳ１２００〜１２０２、１２０４〜１２０６ＰＭＯＳ１２０３、１２０７ＮＭＯＳ１３００ＰＭＯＳ１３０１ＮＭＯＳ１３１０、１３１２ゲート電極１３１１Ｐ型拡散領域１３１３Ｎ型拡散領域

Claims

【特許請求の範囲】

【請求項１】ＣＭＯＳを有する半導体集積回路におい
て、該ＣＭＯＳのＰチャネル型ＭＯＳトランジスタと並
列に少なくとも１つのＮチャネル型ＭＯＳトランジスタ
が接続されていることを特徴とする半導体集積回路。
【請求項２】前記ＣＭＯＳのＰチャネル型ＭＯＳトラ
ンジスタは該ＣＭＯＳのＮチャネル型ＭＯＳトランジス
タよりも数が多いことを特徴とする請求項１記載の半導
体集積回路。
【請求項３】前記ＣＭＯＳ及び並列接続Ｎチャネル型
ＭＯＳトランジスタがインバータを構成するものである
ことを特徴とする請求項１又は２記載の半導体集積回
路。
【請求項４】互いに反転した２つの信号を出力する回
路の出力にバッファとして前記インバータが接続されて
いることを特徴とする請求項３記載の半導体集積回路。
【請求項５】前記インバータの立ち上がり時間と立ち
下がり時間がほぼ同じ速さであることを特徴とする請求
項３又は４記載の半導体集積回路。
【請求項６】前記半導体集積回路がマスタスライス方
式のものであることを特徴とする請求項１乃至５いずれ
かに記載の半導体集積回路。