JP2012195934A - スイッチング回路およびスイッチング回路を用いた撮像装置 - Google Patents
スイッチング回路およびスイッチング回路を用いた撮像装置 Download PDFInfo
- Publication number
- JP2012195934A JP2012195934A JP2012040531A JP2012040531A JP2012195934A JP 2012195934 A JP2012195934 A JP 2012195934A JP 2012040531 A JP2012040531 A JP 2012040531A JP 2012040531 A JP2012040531 A JP 2012040531A JP 2012195934 A JP2012195934 A JP 2012195934A
- Authority
- JP
- Japan
- Prior art keywords
- pchmosfet
- nchmosfet
- impedance
- resistor
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
- H03K17/0412—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit
- H03K17/04123—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
- H03K17/6874—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor in a symmetrical configuration
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
- H04N25/745—Circuitry for generating timing or clock signals
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Studio Devices (AREA)
- Electronic Switches (AREA)
Abstract
【解決手段】論理バッファとPchMOSとNchMOSのゲート間にフェライトビーズとダイオードの並列接続を挿入し、MOSがターンオフする方向にダイオードが接続されているスイッチング回路において、PchMOSのドレインソース間導通抵抗が2オーム以上あり、PchMOSのドレインとNchMOSのドレインとが1オーム以上の抵抗で接続され、PchMOSのドレインと容量負荷間に、スイッチング基本波周波数におけるインピーダンスがスイッチング基本波周波数における前記容量性負荷のインピーダンスの1/2より低いインピーダンスのフェライトビーズを直列接続する。
【選択図】図1
Description
CMG電圧振幅が高い高電子増倍時は水平変調度と水平解像度が低下するので、EM−CCDを冷却してCMG電圧振幅を最小限にする(非特許文献4参照)。水平変調度と水平解像度が低下するのはCMG電圧振幅が高い高電子増倍時はCMGの矩形波特性が劣化し、水平転送が不完全になるためと推定される。また、過大光量により垂直転送路へ漏れこんだ電荷が、蓄積部転送路、水平転送路へ次々と溢れだして行くブルーミングと称される状態も起こる。
そこで、フェライトビーズを用い、相補のMOSFETが同時導通するのを低減する回路も考案された(特許文献3参照)。
また、撮像装置のEM−CCDのCMGを駆動する回路に本発明のスイッチング回路を適用する場合には、スイッチング回路からEM−CCDの出力信号への飛び込みを低減しながらスイッチング回路の負荷容量のCMGの矩形波特性を改善する事を目的とする。
前記PchMOSFETとNchMOSFETのドレインソース間導通抵抗が1オーム以上あり、前記PchMOSFETの並列個数がNchMOSFETの並列個数のおおよそ倍以上とする(ことにより、ドレインソース間導通抵抗を前記NchMOSFETのQ2のドレインソース間導通抵抗と概略揃える)こと、の一方を特徴とするスイッチング回路である。
前記PchMOSFETのドレインソース間導通抵抗が2オーム以上あり、前記PchMOSFETのドレインと前記NchMOSFETのドレインとが1オーム以上の抵抗で接続され、前記PchMOSFETのドレインと容量負荷間に、スイッチング基本波周波数におけるインピーダンスがスイッチング基本波周波数における前記容量性負荷のインピーダンスのおおよそ1/2より低いインダクタと容量と抵抗との並列接続したものと抵抗との直列接続したもので近似の等価回路として表せるインピーダンス体を直列接続し、前記論理バッファ出力と前記PchMOSFETと前記NchMOSFETのゲート電極との間に直列に挿入された導通終了方向のダイオードに並列に、前記Pchスイッチング素子と前記NchMOSFETのタ−ンオフ期間周波数におけるインピーダンスが前記PchMOSFETと前記NchMOSFETのゲート電極インピーダンスのおおよそ2倍より高いインダクタと容量と抵抗との並列接続したものと抵抗との直列接続したもので近似の等価回路として表せるインピーダンス体とスイッチング基本波周波数におけるインピーダンスが前記PchMOSFETと前記NchMOSFETのゲート電極インピーダンスのおおよそ1/2より低い抵抗を直列接続すること、
前記PchMOSFETとNchMOSFETのドレインソース間導通抵抗が1オーム以上あり、前記PchMOSFETの並列個数がNchMOSFETの並列個数のおおよそ倍以上として、(ドレインソース間導通抵抗を前記NchMOSFETのQ2のドレインソース間導通抵抗と概略揃えて、)前記論理バッファと前記PchMOSFETとNchMOSFETのゲート間にインピーダンス体と抵抗の直列接続とダイオードの並列接続を挿入すること、
前記PchMOSFETとNchMOSFETのドレインソース間導通抵抗が1オーム以上あり、前記PchMOSFETの並列個数がNchMOSFETの並列個数のおおよそ倍以上として、(ドレインソース間導通抵抗を前記NchMOSFETのQ2のドレインソース間導通抵抗と概略揃えて、)前記PchMOSFETとNchMOSFETのゲートに交流的または直接に接続された交流的ゲート点と、接地点と交流的または直接に接続された交流的接地点との間にゲート容量負荷間に、前記PchMOSFETとNchMOSFETのゲートーソース間容量よりも大きい入力容量を接続し、スイッチング基本波周波数におけるインピーダンスがスイッチング基本波周波数における前記ゲートーソース間容量と前記入力容量との合計値のインピーダンスのおおよそ1/2より低いインダクタと容量と抵抗との並列接続したものと抵抗との直列接続したもので近似の等価回路として表せるインピーダンス体と、インダクタと容量と抵抗との並列接続したものと抵抗との直列接続したものと、抵抗と、の少なくとも一方を前記論理バッファと前記PchMOSFETとNchMOSFETのゲート間のダイオードに並列接続したことと、の一方を特徴とするスイッチング回路である。
また、上記のスイッチング回路において、前記インピーダンス体がフェライトビーズであることを特徴とするスイッチング回路である。
さらに、上記の撮像装置において、(前記PchMOSFETのドレインソース間導通抵抗が高いことを許容し、)前記PchMOSFETとNchMOSFETとは外形概略1.2mm×1.2mm以下であり、前記PchMOSFETとNchMOSFETを前記EM−CCDのCMG端子から前記EM−CCDの端子間隔(1.778mm)の概略3倍以下の近くにガードシールドパターンと配置することと、前記PchMOSFETとNchMOSFETとは外形概略1.0mm×0.6mm以下であり、前記PchMOSFETとNchMOSFETを前記EM−CCDのCMG端子から前記EM−CCDの端子間隔と概略同等以下の近くに配置することと、の一方を特徴とする撮像装置である。
また、撮像装置のEM−CCDのCMGを駆動する回路に本発明のスイッチング回路を適用する場合には、スイッチング回路からEM−CCDの出力信号への飛び込みを低減しながらスイッチング回路の負荷容量のCMGの矩形波特性を改善し、CMGの電圧振幅減衰を減少して、撮像装置の感度向上になる。
また、CMG電圧の矩形波特性を改善すれば、CMG電圧振幅が高い高電子増倍時の水平変調度と水平解像度の低下が改善され、映像信号処理部5での輪郭強調量を少なくできるので、画面上の雑音が低減し、AFE4の増幅度を上げることができ、実効的な感度が向上する。
また、PchMOSFETのドレインソース間導通抵抗が高いことを許容し、小型化品のMOSFETでかつターンオフを高速化するため入力容量とゲートチャージ電荷の少ないMOSFETを選択して、EM−CCDのCMGにMOSFETを近接配置して、CMG駆動回路からEM−CCDの出力信号への飛び込みを低減しながら、負荷容量のCMG電圧振幅の減衰を防ぎ、対称性等の矩形波特性を改善したことである。
したがって、例えば74ACなら、図1、図2、図3、図4、図5、図6において、VccH=6Vで、Vf(Forward Voltage of diode:順方向降下電圧)=0.6Vで、Vg1はVH+2Vf=VH+1.2VでVH−VccH+2Vf=VH−4.8Vとなり、Vg2はVL+VccH−3Vf=VL−4.2VでVL−3Vf=VL−1.8Vとなる。
そのため、図4において、Q1のドレイン電圧Vd1の波形は、立ち上がりは、ターンオフを高速化するため入力容量とゲートチャージ電荷の少ないPchMOSFETQ1のドレイン抵抗が例えば約3.2Ωと高い分なまりが大きい上に、立下りは例えば2.2Ωの抵抗R1でなまりが大きい。それに対し、Q2のドレイン電圧Vd2の波形は、立ち上がりも立下りもNchMOSFETドレイン抵抗が例えば約1.2Ω程度と比較的低い分なまりが少ない。そして、Vd1とフェライトビーズZ2で接続されている負荷容量CMGの電圧Vcmgの波形は、立ち上がりはPchMOSFETのドレイン抵抗でなまり、立下りは抵抗R1でなまり、立ち上がりと立下りとが均等になまり、フェライトビーズZ2でさらになまる。その結果、ターンオフを高速化するため入力容量とゲートチャージ電荷の少なくPchMOSFETQ1のドレイン抵抗が例えば約8Ωと高いMOSFETを選択しても、負荷容量電圧Vcmgの波形のなまりがバランスする。そして、CMG駆動回路の貫通電流からEM−CCDの出力信号への飛び込みと負荷容量CMGの駆動電圧からEM−CCDの出力信号への飛び込みを低減しながら、負荷容量CMGの電圧Vcmgの対称性の矩形波特性を改善しEM−CCDの感度がさらに向上する。ターンオフを高速化するため入力容量とゲートチャージ電荷の更に少ないPchMOSFETQ1のドレイン抵抗が例えば約8Ωで5.1Ωの抵抗R1でNchMOSFETドレイン抵抗が例えば約3Ω程度でも良い。
つまり、図1において、フェライトビーズZ5とZ6または抵抗R5とR6とで導通開始(ターンオン)方向の高周波数成分のインピーダンスは高く維持され、Q1のPchMOSFETとQ2のNchMOSFETとのターンオンの遅延は維持される。さらに、図5の導通開始(ターンオン)方向のダイオードD10とD13の順方向降下電圧がなくなり、導通時のMOSFETゲートーソース電圧を大きく確保し導通時のMOSFETのQ1とQ2のドレインソース間導通抵抗が下がり、CMG電圧の矩形波特性を改善しEM−CCDがさらに感度が向上する。
at fturn-on)。また、NchMOSFETよりもチャージ電荷や入力容量の大きいPchMOSFETのQ1とQ3を並列化したのを補正するため、R5よりR6が十分大きい(R5≪R6)。そのため、Q1のゲートもQ2のゲートもコンデンサC1とC2を介して、ターンオフ時にはSBDのD11とD12とでIC3からチャージ電荷Qgで駆動され、ターンオフ遅延はほとんどなくなる。ターンオン時にはSBDのD10とD13とフェライトビーズZ5とZ6と抵抗R5とR6とで高周波数成分の駆動は制限され、ターンオンは遅延し、貫通電流が非常に少なくなる。また、負荷容量CMGの電圧Vcmgのターンオンの高周波数成分も制限される。
そのため、図5において、Q1のドレイン電圧Vd1とQ2のドレイン電圧Vd2と負荷容量CMGの電圧Vcmgの波形は等しく、立ち上がりは、ターンオフを高速化するため入力容量とゲートチャージ電荷の少ないPchMOSFETQ1とQ3の並列でドレイン抵抗が例えば3.2Ωの半分の1.6Ωと比較的低くても、抵抗R5とフェライトビーズZ5とで、なまりが2段階となる。立ち下がりは、NchMOSFETQ2のドレイン抵抗が例えば1.2Ωと比較的低くても、抵抗R6とフェライトビーズZ6とで、なまりが2段階となる。その結果、CMG駆動回路の貫通電流からEM−CCDの出力信号への飛び込みと負荷容量CMGの駆動電圧からEM−CCDの出力信号への飛び込みを低減しながら、負荷容量CMGの電圧Vcmgの振幅の減衰と遅延とを防ぎ、対称性と波形なまりとデューティー比との矩形波特性を改善しEM−CCDの感度がさらに向上する。ターンオフを高速化するため入力容量とゲートチャージ電荷の更に少ないPchMOSFETQ1とQ3のドレイン抵抗が例えば約8ΩでNchMOSFETドレイン抵抗が例えば約3Ω程度でも良い。
そのため、図6において、Q1のドレイン電圧Vd1とQ2のドレイン電圧Vd2と負荷容量CMGの電圧Vcmgの波形は等しく、立ち上がりは、PchMOSFETQ1とQ3の並列でドレイン抵抗が例えば3.2Ωの半分の1.6Ωと比較的低くても、抵抗R5と容量C5とによるスローターンオンとなり、ターンオン時のみなまりが大きくなる。立ち下がりは、NchMOSFETQ2のドレイン抵抗が例えば0.8Ωと比較的低くても、抵抗R6と容量C6とによるスローターンオンとなり、ターンオン期間のみなまりが大きくなる。その結果、CMG駆動回路の貫通電流からEM−CCDの出力信号への飛び込みと負荷容量CMGの駆動電圧からEM−CCDの出力信号への飛び込みを低減しながら、負荷容量CMGの電圧Vcmgの振幅の減衰と遅延とを防ぎ、対称性と波形なまりとデューティー比との矩形波特性を改善しEM−CCDの感度がさらに向上する。ターンオフを高速化するため入力容量とゲートチャージ電荷の更に少ないPchMOSFETQ1とQ3のドレイン抵抗が例えば約8ΩでNchMOSFETドレイン抵抗が例えば約3Ω程度でも良い。
その結果、高感度動作のためにCMGの電圧振幅を大きくしてMOSFETのドレイン電流が増加し、よりQgが増加しても、Q1とQ2との同時オン期間の貫通電流が無視できるまで少なくなり、CMGの電圧振幅と矩形波形が確保され、感度低下がなくなり、実効感度が改善される。また、貫通電流が少ない分電力損失が低減し、発熱と温度上昇とが低減し、さらに感度が向上する。
その結果、図5と図6とのVcmgの立ち上がりも立ち下がりも同等となり対称性が改善される。
例えば、非特許文献7と8の外形1.2mm×1.2mmまたは非特許文献11と12の外形1.0mm×0.6mmでドレインソース間導通抵抗はPchゲートソース間4V約8Ωで、Nchゲートソース間3V約3Ωと小型化したMOSFETのQ1とQ2(図1と図2)またはQ1とQ2とQ3(図3)をEM−CCDのCMG端子からEM−CCDの端子間隔(1.778mm)の概略3倍以下の近くに配置すれば、Q1のドレイン電圧Vd1とQ2のドレイン電圧Vd2と負荷容量CMGの電圧Vcmgのプリント板の配線パターンの範囲がEM−CCDの4番ピンのCMGと5番ピンのReset gate(RST)との端子間隔と比較して同等程度まで小さくなる。そのため、CMGへのプリント板の配線パターンとRSTへのリセットパルスのプリント板の配線パターンとの間に交流的に接地されたパターンを配置して飛び込みを低減するいわゆるガードシールド(Guard shield)パターンと併用すれば、4番ピンのCMGへのプリント板の配線パターンから5番ピンのRSTへのプリント板の配線パターンを介し10番ピンの出力(Output signal:OUT)への飛び込みを低減し、CMG電圧振幅のスパイクやMOSFETのドレイン間の貫通電流のスパイクからプリント板の配線を介して、EM−CCDの出力信号への飛び込みと負荷容量のEM−CCDのCMGからEM−CCDの出力信号への飛び込みを低減することができる。外形1.0mm×0.6mmのMOSFETをEM−CCDのCMG端子からEM−CCDの端子間隔と概略同等以下の近くに配置にすれば、ガードシールドパターンの必要性も低減する。その結果、スパイクの飛び込みを考慮しなくて済む分、矩形波特性をさらに改善し、容量負荷CMGの電圧振幅減衰をさらに減少し、さらに感度が向上する。
図1にのみ、Guard shieldとRSTとOUTを図示したが、図示しない図2と図3でもCMGとRSTとOUT間にGuard shieldを配置しても良い。また、MOSFETをEM−CCDのCMG端子からEM−CCDの端子間隔と概略同等以下の近くに配置して、図1でも図示しない図2と図3でもGuard shieldを省略しても良い。
その結果、EM−CCDを用いた撮像装置の感度がより向上し、光の波長より分解能の高い近接場光顕微鏡の観察や、生きた細胞の蛍光の動画観察や、半導体の動作時の発光動画観察や、曇天や雨天の夜間の可視光または近赤外光での監視などの、超低照度にまで用途が拡張される。さらに、CMG電圧振幅が高い高電子増倍時の水平解像度と水平変調度の低下が改善され、超低照度での高い解像度と高い変調度が必要な、開放口径比が暗く解像度と変調度が低下している超高倍率ズームレンズの望遠端での超遠距離監視などにまで用途が拡張される。
5:映像信号処理部、6:CPU、7:タイミング発生部(TG)、
8:垂直転送駆動部、9:水平転送駆動部、10:CMG駆動部
IC1、IC2、IC3、IC4:反転論理CMOS集積回路(Inv IC)、
Q1:PchMOSFET、 Q2:NchMOSFET、
D1〜D9:ダイオード、D10〜D13:ショットキダイオード、
C1,C2:容量、CMG:EM−CCDの電子増倍水平転送電極、
Z1〜Z6:フェライトビーズ、R1〜R8:抵抗、
6V,5.5V,5V:論理電源、VH,VL:電源、
Vi:IC1、IC2、IC3、の入力波形、
Vout1:IC1の出力波形、Vout2:IC2の出力波形、
Vout3:IC3の2/6〜6/6の出力波形、
Vg1:PchMOSFETのQ1のゲート電圧波形、
Vg2:NchMOSFETのQ2のゲート電圧波形、
Vd1:PchMOSFETのQ1のドレイン電圧波形、
Vd2:NchMOSFETのQ2のドレイン電圧波形、
Vcmg:負荷容量CMGに印加される出力電圧波形、
Claims (4)
- 電源電圧が6Vを超え、負荷を駆動し、Pch金属酸化膜形電界効果トランジスタ(以下MOSFET)とNchMOSFETと論理バッファとを用い、前記論理バッファと前記PchMOSFETとNchMOSFETのゲート間にインピーダンス体または抵抗またはインピーダンス体と抵抗の直列接続とダイオードの並列接続を挿入し、前記PchMOSFETとNchMOSFETがターンオフする方向にダイオードが接続されているスイッチング回路において、
前記PchMOSFETがターンオフする方向に接続されているダイオードの直列個数を前記NchMOSFETがターンオフする方向に接続されているダイオードの直列個数を前記PchMOSFETがターンオフする方向に接続されているダイオードの直列個数より少なくし、前記インピーダンス体または抵抗と並列接続されているダイオードをショットキーバリアダイオードとし、前記論理バッファを論理バッファで駆動された6並列接続の論理バッファとし、
電圧波形の立上がりの傾斜と立下りの傾斜とを同等にする手段を追加したことを特徴とするスイッチング回路である。 - 請求項1のスイッチング回路において、前記CMG電圧波形の立上がりの傾斜と立下りの傾斜とを同等にする手段として、
前記PchMOSFETのドレインソース間導通抵抗が2オーム以上あり、前記PchMOSFETのドレインと前記NchMOSFETのドレインとが1オーム以上の抵抗で接続され、前記PchMOSFETのドレインと容量負荷間に、スイッチング基本波周波数におけるインピーダンスがスイッチング基本波周波数における前記容量性負荷のインピーダンスのおおよそ1/2より低いインダクタと容量と抵抗との並列接続したものと抵抗との直列接続したもので近似の等価回路として表せるインピーダンス体を直列接続したことと、
前記論理バッファ出力と前記PchMOSFETと前記NchMOSFETのゲート電極との間に直列に挿入された導通終了方向のダイオードに並列に、前記Pchスイッチング素子と前記NchMOSFETのタ−ンオフ期間周波数におけるインピーダンスが前記PchMOSFETと前記NchMOSFETのゲート電極インピーダンスのおおよそ2倍より高いインダクタと容量と抵抗との並列接続したものと抵抗との直列接続したもので近似の等価回路として表せるインピーダンス体とスイッチング基本波周波数におけるインピーダンスが前記PchMOSFETと前記NchMOSFETのゲート電極インピーダンスのおおよそ1/2より低い抵抗を直列接続すること、
前記PchMOSFETとNchMOSFETのドレインソース間導通抵抗が1オーム以上あり、前記論理バッファと前記PchMOSFETとNchMOSFETのゲート間にインピーダンス体と抵抗の直列接続とダイオードの並列接続を挿入すること、
前記PchMOSFETとNchMOSFETのドレインソース間導通抵抗が1オーム以上あり、前記PchMOSFETの並列個数がNchMOSFETの並列個数のおおよそ倍以上として、前記PchMOSFETとNchMOSFETのゲートに交流的または直接に接続された交流的ゲート点と、接地点と交流的または直接に接続された交流的接地点との間にゲート容量負荷間に、前記PchMOSFETとNchMOSFETのゲートーソース間容量よりも大きい入力容量を接続し、スイッチング基本波周波数におけるインピーダンスがスイッチング基本波周波数における前記ゲートーソース間容量と前記入力容量との合計値のインピーダンスのおおよそ1/2より低いインダクタと容量と抵抗との並列接続したものと抵抗との直列接続したもので近似の等価回路として表せるインピーダンス体と、インダクタと容量と抵抗との並列接続したものと抵抗との直列接続したものと、抵抗と、の少なくとも一方を前記論理バッファと前記PchMOSFETとNchMOSFETのゲート間のダイオードに並列接続したことと、
前記PchMOSFETとNchMOSFETのドレインソース間導通抵抗が1オーム以上あり、前記PchMOSFETの並列個数がNchMOSFETの並列個数のおおよそ倍以上とすること、の一方を特徴とするスイッチング回路である。 - 請求項1のスイッチング回路において、前記CMG電圧波形の立上がりの傾斜と立下りの傾斜とを同等にする手段として、
前記PchMOSFETのドレインソース間導通抵抗が2オーム以上あり、前記PchMOSFETのドレインと前記NchMOSFETのドレインとが1オーム以上の抵抗で接続され、前記PchMOSFETのドレインと容量負荷間に、スイッチング基本波周波数におけるインピーダンスがスイッチング基本波周波数における前記容量性負荷のインピーダンスのおおよそ1/2より低いインダクタと容量と抵抗との並列接続したものと抵抗との直列接続したもので近似の等価回路として表せるインピーダンス体を直列接続し、前記論理バッファ出力と前記PchMOSFETと前記NchMOSFETのゲート電極との間に直列に挿入された導通終了方向のダイオードに並列に、前記Pchスイッチング素子と前記NchMOSFETのタ−ンオフ期間周波数におけるインピーダンスが前記PchMOSFETと前記NchMOSFETのゲート電極インピーダンスのおおよそ2倍より高いインダクタと容量と抵抗との並列接続したものと抵抗との直列接続したもので近似の等価回路として表せるインピーダンス体とスイッチング基本波周波数におけるインピーダンスが前記PchMOSFETと前記NchMOSFETのゲート電極インピーダンスのおおよそ1/2より低い抵抗を直列接続すること、
前記PchMOSFETとNchMOSFETのドレインソース間導通抵抗が1オーム以上あり、前記PchMOSFETの並列個数がNchMOSFETの並列個数のおおよそ倍以上として、前記論理バッファと前記PchMOSFETとNchMOSFETのゲート間にインピーダンス体と抵抗の直列接続とダイオードの並列接続を挿入すること、
前記PchMOSFETとNchMOSFETのドレインソース間導通抵抗が1オーム以上あり、前記PchMOSFETの並列個数がNchMOSFETの並列個数のおおよそ倍以上として、前記PchMOSFETとNchMOSFETのゲートに交流的または直接に接続された交流的ゲート点と、接地点と交流的または直接に接続された交流的接地点との間にゲート容量負荷間に、前記PchMOSFETとNchMOSFETのゲートーソース間容量よりも大きい入力容量を接続し、スイッチング基本波周波数におけるインピーダンスがスイッチング基本波周波数における前記ゲートーソース間容量と前記入力容量との合計値のインピーダンスのおおよそ1/2より低いインダクタと容量と抵抗との並列接続したものと抵抗との直列接続したもので近似の等価回路として表せるインピーダンス体と、インダクタと容量と抵抗との並列接続したものと抵抗との直列接続したものと、抵抗と、の少なくとも一方を前記論理バッファと前記PchMOSFETとNchMOSFETのゲート間のダイオードに並列接続したことと、の一方を特徴とするスイッチング回路である。 - 請求項1乃至請求項3のスイッチング回路と電子増倍電荷転送型撮像素子(以下EM−CCD)とタイミング発生部と垂直転送駆動部と水平転送駆動部と雑音を除去するCDS(Correlated Double Sampling)と暗電流補正と利得可変増幅回路とデジタル映像信号に変換するADC(Analog Digital Converter)とを内蔵したAFE(Analog Front End processor)と映像信号処理部とを有し、前記PchMOSFETとNchMOSFETとは外形概略1.2mm×1.2mm以下であり、前記PchMOSFETとNchMOSFETを前記EM−CCDのCMG端子から前記EM−CCDの端子間隔(1.778mm)の概略3倍以下の近くにガードシールドパターンと配置することと、前記PchMOSFETとNchMOSFETとは外形概略1.0mm×0.6mm以下であり、前記PchMOSFETとNchMOSFETを前記EM−CCDのCMG端子から前記EM−CCDの端子間隔と概略同等以下の近くに配置することと、の一方を特徴とする撮像装置である
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012040531A JP2012195934A (ja) | 2011-03-02 | 2012-02-27 | スイッチング回路およびスイッチング回路を用いた撮像装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011044934 | 2011-03-02 | ||
JP2011044934 | 2011-03-02 | ||
JP2012040531A JP2012195934A (ja) | 2011-03-02 | 2012-02-27 | スイッチング回路およびスイッチング回路を用いた撮像装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2012195934A true JP2012195934A (ja) | 2012-10-11 |
Family
ID=46757967
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012040531A Pending JP2012195934A (ja) | 2011-03-02 | 2012-02-27 | スイッチング回路およびスイッチング回路を用いた撮像装置 |
Country Status (3)
Country | Link |
---|---|
JP (1) | JP2012195934A (ja) |
CN (1) | CN103416053B (ja) |
WO (1) | WO2012118035A1 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107545873A (zh) * | 2017-10-26 | 2018-01-05 | 惠科股份有限公司 | 一种显示设备 |
CN110763994A (zh) * | 2019-12-04 | 2020-02-07 | 新阳荣乐(上海)汽车电子有限公司 | 一种汽车开关检测工作电路结构 |
CN114201942B (zh) * | 2022-02-18 | 2022-05-13 | 深圳佑驾创新科技有限公司 | 一种电路原理图中电容参数的自动检查方法 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09214324A (ja) * | 1996-01-31 | 1997-08-15 | Sharp Corp | Cmos論理回路 |
JPH1187665A (ja) * | 1997-09-08 | 1999-03-30 | Sharp Corp | 半導体集積回路 |
JP2007124574A (ja) * | 2005-10-31 | 2007-05-17 | Sharp Corp | D級増幅器およびそれを用いた赤外線データ受信装置 |
JP2009055563A (ja) * | 2007-08-29 | 2009-03-12 | Hitachi Kokusai Electric Inc | スイッチング回路 |
JP2010011451A (ja) * | 2008-05-30 | 2010-01-14 | Hitachi Kokusai Electric Inc | スイッチング回路およびスイッチング回路を用いた撮像装置 |
JP2010183241A (ja) * | 2009-02-04 | 2010-08-19 | New Japan Radio Co Ltd | Btl回路 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4021090B2 (ja) * | 1999-02-26 | 2007-12-12 | 富士フイルム株式会社 | 光電変換装置 |
-
2012
- 2012-02-27 WO PCT/JP2012/054830 patent/WO2012118035A1/ja active Application Filing
- 2012-02-27 JP JP2012040531A patent/JP2012195934A/ja active Pending
- 2012-02-27 CN CN201280011385.0A patent/CN103416053B/zh active Active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09214324A (ja) * | 1996-01-31 | 1997-08-15 | Sharp Corp | Cmos論理回路 |
JPH1187665A (ja) * | 1997-09-08 | 1999-03-30 | Sharp Corp | 半導体集積回路 |
JP2007124574A (ja) * | 2005-10-31 | 2007-05-17 | Sharp Corp | D級増幅器およびそれを用いた赤外線データ受信装置 |
JP2009055563A (ja) * | 2007-08-29 | 2009-03-12 | Hitachi Kokusai Electric Inc | スイッチング回路 |
JP2010011451A (ja) * | 2008-05-30 | 2010-01-14 | Hitachi Kokusai Electric Inc | スイッチング回路およびスイッチング回路を用いた撮像装置 |
JP2010183241A (ja) * | 2009-02-04 | 2010-08-19 | New Japan Radio Co Ltd | Btl回路 |
Also Published As
Publication number | Publication date |
---|---|
WO2012118035A1 (ja) | 2012-09-07 |
CN103416053B (zh) | 2016-11-09 |
CN103416053A (zh) | 2013-11-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8513983B2 (en) | Gate drive circuit with overdrive protection | |
US7545426B2 (en) | Image pickup apparatus | |
JP4880751B2 (ja) | パワーmosfetのための回生型ゲート駆動回路 | |
US20080303560A1 (en) | Drive circuit for voltage driven electronic element | |
CN100556089C (zh) | 固态图像俘获装置、方法、产品、负载的驱动方法、装置及设备 | |
WO2012118035A1 (ja) | スイッチング回路およびスイッチング回路を用いた撮像装置 | |
JP5067934B2 (ja) | スイッチング回路 | |
US20150357369A1 (en) | Solid-state imaging device | |
US20130187030A1 (en) | Sense circuit and method of operation thereof and photoelectric conversion array | |
US7915945B2 (en) | Inrush current limiting circuit and electronic device using the same | |
JP5207481B2 (ja) | スイッチング回路およびスイッチング回路を用いた撮像装置 | |
TW202038561A (zh) | 單斜率類比轉數位轉換器之比較器輸出電路 | |
US20060001752A1 (en) | CMOS image sensor for reducing kTC noise, reset transistor control circuit used in the image sensor and voltage switch circuit used in the control circuit | |
CN106101585A (zh) | 一种低噪声ccd相机电路 | |
JP2010226632A (ja) | 撮像方法および撮像装置 | |
TWI524765B (zh) | Camera and solid-state camera device protection device | |
CN104092391B (zh) | 一种感应取电电源用零损耗整流电路 | |
US8217687B2 (en) | Capacitive load driver | |
US20040257128A1 (en) | Low-power and low-noise comparator having inverter with decreased peak current | |
US11520020B2 (en) | Electronic device and method | |
JP5187885B2 (ja) | スイッチング回路 | |
TW200304223A (en) | Solid-state image pickup device and electronic information apparatus | |
US20060125456A1 (en) | Buck converter | |
US9680381B1 (en) | Circuit including rectifying elements and a charge storage element and a method of using an electronic device including a circuit having switching elements | |
CN114287112B (zh) | 图像传感器像素电路及控制方法、图像传感器、终端设备 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20150129 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20160112 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160121 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160314 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160609 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20161207 |