WO2012118035A1 - スイッチング回路およびスイッチング回路を用いた撮像装置 - Google Patents

スイッチング回路およびスイッチング回路を用いた撮像装置 Download PDF

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WO2012118035A1
WO2012118035A1 PCT/JP2012/054830 JP2012054830W WO2012118035A1 WO 2012118035 A1 WO2012118035 A1 WO 2012118035A1 JP 2012054830 W JP2012054830 W JP 2012054830W WO 2012118035 A1 WO2012118035 A1 WO 2012118035A1
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pchmosfet
nchmosfet
impedance
resistor
drain
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PCT/JP2012/054830
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Inventor
豊 武藤
中村　和彦
清孝 向後
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株式会社日立国際電気
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/04—Modifications for accelerating switching
    • H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
    • H03K17/0412—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit
    • H03K17/04123—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
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    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
    • H03K17/6874—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor in a symmetrical configuration

Definitions

  • the present invention relates to a switching circuit and an improvement of an imaging device using the switching circuit.
  • the horizontal transfer electrode drive circuit of the charge transfer type (Charge Coupled Device, hereinafter abbreviated as CCD) image pickup device if the voltage amplitude of the image pickup device to be driven is 5 V or less, a logic integrated circuit for driving the CCD image pickup device can be used. If the voltage amplitude is 6 V or less, a general-purpose CMOS logic integrated circuit can be used (see Non-Patent Document 1).
  • CCD Charge Coupled Device
  • the electron multiplying CCD image sensor (Electron Multiplying-CCD, hereinafter abbreviated as EM-CCD) can be combined with electronic cooling to increase sensitivity, but the horizontal transfer electrode (Charge Multiplication Gate or less) that performs electron multiplication of EM-CCD.
  • CMG is, for example, 330,000 pixels made by TEXAS INSTRUMENTS (hereinafter abbreviated as TI), with a capacitive load of about 25 pF, an impedance of about 509 ⁇ at 12.5 MHz, and a voltage amplitude of 18 Vp-p to 24 Vp -p is large and variable, and the CMG voltage amplitude is high, and when the electron multiplier is high, the sensitivity changes 1.4 times with a voltage fluctuation of 0.1V, and the sensitivity becomes 1.8 times with a temperature change of 11 ° C. Therefore, it is required to secure the voltage amplitude of the drive waveform, to have high stability, and to reduce heat generation, that is, power consumption.
  • TI TEXAS INSTRUMENTS
  • the CMG voltage amplitude is even larger from 35 Vp-p to 45 Vp-p. Therefore, it is difficult to use a general-purpose integrated circuit having a withstand voltage of about 18 V like other electrode driving of the CCD image pickup device. Therefore, a pulse waveform is supplied to the horizontal transfer electrode for electron multiplication of the EM-CCD at the drain of a complementary enhancement-type metal oxide field effect transistor (MOSFET) with variable power supply voltage, and the gate of the MOSFET is capacitively coupled. It is common to drive with a CMOS logic integrated circuit.
  • MOSFET complementary enhancement-type metal oxide field effect transistor
  • the horizontal transfer electrode for readout is TI's 330,000 pixels
  • the capacitive load is about 85pF and about 55pF
  • the impedance at 12.5MHz is about 150 ⁇ and about 231 ⁇
  • the voltage amplitude is 8Vp-p.
  • An integrated circuit called a pin driver of about 18V is used.
  • the EM-CCD is a frame interline transfer-CCD (hereinafter abbreviated as FIT-CCD), and is driven separately from the imaging unit transfer path and the storage unit transfer path.
  • the outer dimension of about 32 mm ⁇ 17.5 mm is larger than the imaging size of .4 mm ⁇ 4.8 mm
  • the CMG No. 4 pin and the output reset pulse (RST) No. 5 pin are adjacent to each other.
  • Non-Patent Document 2 since the back surface is used for Peltier cooling, the wiring of the printed board is limited to the outside of the pins (see Non-Patent Document 2 and Non-Patent Document 3). Therefore, jumping from the printed circuit board wiring to the 4th pin CMG to the 10th pin output (VOUT) via the printed circuit board wiring to the 5th pin output reset pulse (RST) is likely to occur. CMG voltage amplitude spikes and MOSFET drain current spikes are also likely to jump into the EM-CCD output via printed circuit board wiring. At the time of high electron multiplication with a high CMG voltage amplitude, the horizontal modulation degree and the horizontal resolution are lowered, so the EM-CCD is cooled to minimize the CMG voltage amplitude (see Non-Patent Document 4).
  • FIG. 7 of the block diagram showing the configuration of the MOSFET drive circuit have also been put into practical use (see Patent Document 1).
  • FIG. 8 shows a schematic diagram of the input / output voltage operation of the conventional complementary MOSFET drive circuit.
  • the input capacitance between the gate and source of the MOSFET (hereinafter abbreviated as input capacitance Cgs) is proportional to the product of the drain-source breakdown voltage (hereinafter abbreviated as breakdown voltage) and the drain current capacity (hereinafter abbreviated as current capacity), and the processing details (design rule ) Is almost proportional.
  • the drain-source breakdown voltage hereinafter abbreviated as breakdown voltage
  • the drain current capacity hereinafter abbreviated as current capacity
  • Is almost proportional.
  • Sanyo's MCH3335 and MCH3435 with a withstand voltage of 30V such as Sanyo's MCH3335
  • the gate resistance is about 1.4 ⁇ at 4V between the gate and source
  • the Nch peak current capacity is 2.8A
  • the input capacity is about 30pF
  • the drain resistance is about 0.7 ⁇ at 4V between the gate and source.
  • Toshiba Pch SSM3J09F has a peak current capacity of 0.4 A, an input capacity of about 22 pF, and a drain-source conduction resistance (hereinafter abbreviated as drain resistance or conduction resistance or on-resistance) as a gate source. It is about 3.2 ⁇ at 4V between them and about 2.8 ⁇ at 5V between the gate and source.
  • Toshiba's Nch SSM3K09F has a peak current capacity of 0.8 A, an input capacity of about 20 pF, a drain resistance of about 1.2 ⁇ between the gate and the source, and about 0.8 ⁇ at 4 V between the gate and source.
  • Toshiba SSM3J15F and SSM3K15F have a peak current capacity of 0.2A, input capacity Pch of about 9pF and Nch of about 8pF, drain resistance of 4V between Pch gate and source, about 8 ⁇ and about 5 ⁇ between gate and source, about 6 ⁇ and Nch gate source It is about 3 ⁇ when the voltage is 3V and about 2 ⁇ when the voltage is 4V between the gate and the source (see Non-Patent Documents 7 to 10).
  • the drain resistance of the Pch MOSFET is high, the drain voltage Vd1 of the Pch MOSFET is large, and the drain resistance of the Nch MOSFET is low. There are few rounds of Vd2. Therefore, the waveform of the load capacity voltage Vcmg is unbalanced. Further, the gate charge charge (hereinafter abbreviated as Qg) for cutting off the current of the MOSFET is proportional to the product of the withstand voltage and the current capacity and the drain current, and is also approximately proportional to the fineness of processing.
  • Qg is about 2100 pC per 1 A of Pch current and about 1400 pC per 1 A of Nch current, and Pch is slow to turn off. Therefore, the duty ratio of the load capacity voltage Vcmg is unbalanced.
  • FIG. 7 of the block diagram showing the configuration of the conventional complementary MOSFET drive circuit the resistance series connected in series with the resistance connected to the gate of the MOSFET In the diodes D6 to D9, the gate drive amplitude is reduced by 1.2V, which is twice the diode forward drop voltage 0.6V, to 3.8V, which is a schematic diagram showing input / output waveforms of the operation of the conventional complementary MOSFET drive circuit. As shown in FIG.
  • the load capacitance voltage Vcmg is a square wave characteristic between the waveform and the duty ratio because the drain resistance of the Pch MOSFET is large and the value of the gate charge charge is large even if the round is large between the ferrite beads Z1 and Z2. Sex is unbalanced.
  • the drain resistance is 4V between the Pch gate and the source, about 3 ⁇ between the Nch gate and the source, and the waveform of the load capacitance voltage Vcmg. The unbalance of the round is conspicuous.
  • the amplitude is large, for example, 18 Vp-p to 24Vp-p and 35Vp-p to 45Vp-p.
  • a MOSFET for driving a non-multiplied horizontal transfer electrode H ⁇ which has a low breakdown voltage and a gate-source (control) voltage at which the conduction resistance is almost saturated cannot be used.
  • the gate voltage at which the on-resistance of the PchMOSFET driven by CMG decreases is as high as 4.5V, for example. Therefore, the conventional technique in which the conduction time and the non-conduction time are substantially equal cannot be applied to the CMG drive.
  • the capacitance of the CMG is about 25 pF and the impedance at 12.5 MHz.
  • the degree of horizontal modulation and the horizontal resolution decrease at the time of high electron multiplication with high CMG voltage amplitude like the background technology Destar Star System product.
  • horizontal transfer blooming is degraded.
  • Non-Patent Document 5 An approximate equivalent circuit of a ferrite bead is one in which an inductor, a capacitor, and a resistor are connected in parallel and a resistor is connected in series (see Non-Patent Document 6).
  • Vcmg tends to be unbalanced. Further, when the Vcmg voltage waveform changes suddenly, a jump from the load capacitance EM-CCD CMG to the output signal of the EM-CCD occurs. In order to reduce the jump, if a MOSFET with a small size is selected to place the MOSFET close to the CMG of the EM-CCD, and a MOSFET with less input capacitance and gate charge charge is selected to speed up the turn-off, the PchMOSFET is compared with the NchMOSFET.
  • the drain resistance is large, and Vcmg is more likely to be unbalanced.
  • the drain resistance is 4V between the Pch gate source and about 8 ⁇ , and 3V between the Nch gate source is about 3 ⁇ .
  • MOSFETs with low drain resistance have a relatively large outer shape including pins, such as Sanyo's MCH3335 and MCH3435, such as 2.0 mm ⁇ 2.1 mm or more, and are difficult to place close to the EM-CCD CMG. .
  • the resistance value of the resistance between the drains of the complementary MOSFET and the CMG electrode or the impedance value of the ferrite bead cannot be lowered.
  • An object of the present invention is to improve the rectangular wave characteristic of a load of a switching circuit while reducing jumps from the switching circuit to other signals. Further, when the switching circuit of the present invention is applied to the circuit for driving the CMG of the EM-CCD of the image pickup apparatus, the CMG of the load capacity of the switching circuit is reduced while reducing the jump from the switching circuit to the output signal of the EM-CCD. The objective is to improve the rectangular wave characteristics of the.
  • the power supply voltage exceeds 6 V
  • the load is driven, and a Pch metal oxide field effect transistor (hereinafter referred to as MOSFET), an NchMOSFET and a logic buffer are used, and between the logic buffer and the gates of the PchMOSFET and NchMOSFET.
  • MOSFET Pch metal oxide field effect transistor
  • an impedance body or a resistor or a series connection of an impedance body and a resistor and a parallel connection of a diode are inserted into the PchMOSFET (the gate-source voltage of the PchMOSFET when conducting).
  • the Nch MOSFET determines the number of diodes connected in the direction in which the Pch MOSFET is turned off (so as to be larger than the gate-source voltage of the Nch MOSFET when conducting).
  • the number of diodes connected in the direction to turn off is less than the number of diodes connected in the direction in which the PchMOSFET is turned off, so that the impedance body or A diode connected in parallel with a resistor is a Schottky barrier diode, and the logic buffer is a 6-parallel connected logic buffer driven by a logic buffer, and means for equalizing the rising slope and falling slope of the voltage waveform
  • the switching circuit is characterized in that is added.
  • the drain-source conduction resistance of the PchMOSFET is 2 ohms or more, and the drain of the PchMOSFET and the drain of the NchMOSFET Are connected by a resistance of 1 ohm or more, and an inductor, a capacity and a resistance between the drain of the PchMOSFET and the capacitive load are lower than approximately 1 ⁇ 2 of the impedance of the capacitive load at the switching fundamental frequency.
  • an impedance body that is connected in parallel with a resistor and a series connection of resistors and can be expressed as an approximate equivalent circuit, and between the logic buffer output, the PchMOSFET, and the gate electrode of the NchMOSFET.
  • An impedance body that can be expressed as an approximate equivalent circuit in a series connection of a resistor and a resistor connected in series, and a resistor whose impedance at the switching fundamental frequency is lower than approximately 1/2 of the gate electrode impedance of the PchMOSFET and the NchMOSFET.
  • the drain-source conduction resistance of the PchMOSFET and the NchMOSFET is 1 ohm or more
  • the drain-source conduction resistance of the PchMOSFET and the NchMOSFET is 1 ohm or more
  • the parallel number of the PchMOSFET is approximately the parallel number of the NchMOSFET More than twice, between the gate capacitance load between the AC gate point connected to the gates of the PchMOSFET and the NchMOSFET in an AC or direct manner and the AC ground point connected to the ground point in an AC or direct manner
  • An impedance body that can be expressed as an approximate equivalent circuit with an inductor, a capacitor and a resistor connected in parallel, and a resistor connected in parallel, and an inductor, a capacitor and a resistor connected in parallel Connecting at least one of a resistor connected in series and a resistor in parallel to a diode between the logic buffer and the gates of the PchMOSFET and the NchMOSFET;
  • the drain-source conduction resistance of the PchMOSFET and the NchMOSFET is 1 ohm or more, and the parallel number of the PchMOSFETs is more than twice the parallel number of the NchMOSFETs (therefore, the drain-source conduction resistance is between the drain and source of Q2 of the NchMOSFET. It is a switching circuit characterized by one of the following.
  • the drain-source conduction resistance of the PchMOSFET is 2 ohms or more, the drain of the PchMOSFET and the drain of the NchMOSFET are connected by a resistance of 1 ohm or more, and the impedance at the switching fundamental frequency between the drain of the PchMOSFET and the capacitive load
  • An impedance body that is expressed as an approximate equivalent circuit in a series connection of an inductor, a capacitor and a resistor connected in parallel, and a resistor lower than approximately 1/2 of the impedance of the capacitive load at the switching fundamental frequency.
  • the Pch switching element and the NchMOSFET are connected in parallel with the diode in the conduction direction inserted in series between the logic buffer output, the PchMOSFET and the gate electrode of the NchMOSFET.
  • An impedance body that can be expressed as an approximate equivalent circuit with a series connection of an inductor, a capacitor and a resistor connected in parallel, and an impedance whose impedance at the on-off period frequency is higher than about twice the gate electrode impedance of the PchMOSFET and the NchMOSFET And a resistor whose impedance at the switching fundamental frequency is lower than about 1/2 of the gate electrode impedance of the PchMOSFET and the NchMOSFET in series,
  • the drain-source conduction resistance of the PchMOSFET and the NchMOSFET is 1 ohm or more, and the parallel number of the PchMOSFETs is more than twice the parallel number of the NchMOSFETs (the drain-source conduction resistance is the drain-source conduction resistance
  • the drain-source conduction resistance of the PchMOSFET and the NchMOSFET is 1 ohm or more, and the parallel number of the PchMOSFETs is more than twice the parallel number of the NchMOSFETs (the drain-source conduction resistance is the drain-source conduction resistance of the NchMOSFET Q2) Approximately) between a gate capacitive load between an AC gate point that is AC or directly connected to the gates of the Pch MOSFET and Nch MOSFET and an AC ground point that is AC or directly connected to the ground point.
  • the input capacitance larger than the gate-source capacitance of the PchMOSFET and the NchMOSFET is connected, and the impedance at the switching fundamental frequency is the sum of the gate-source capacitance and the input capacitance at the switching fundamental frequency.
  • the impedance body is a ferrite bead.
  • the above switching circuit electron multiplying charge transfer type imaging device (hereinafter referred to as EM-CCD), timing generator, vertical transfer driver, horizontal transfer driver, CDS (Correlated Double Sampling) for removing noise and dark current correction.
  • EM-CCD electron multiplying charge transfer type imaging device
  • timing generator vertical transfer driver
  • horizontal transfer driver horizontal transfer driver
  • CDS Correlated Double Sampling
  • AFE Analog Front End processor
  • ADC Analog Digital Converter
  • the PchMOSFET and the NchMOSFET are approximately 1.2 mm ⁇ 1.2 mm or less in outer dimensions (allowing the drain-source conduction resistance of the PchMOSFET to be high), and the PchMOSFET and the NchMOSFET are
  • the guard shield pattern and the PchMOSFET and the NchMOSFET have an outer shape of approximately 1.0 mm ⁇ 0.00 mm, and are arranged in the vicinity of approximately three times or less of the EM-CCD terminal interval (1.778 mm) from the CMG terminal of the EM-CCD.
  • the imaging device is characterized in that it is 6 mm or less, and the PchMOSFET and the NchMOSFET are arranged in the vicinity of approximately equal to or less than a terminal interval of the EM-CCD from the CMG terminal of the EM-CCD.
  • the rising slope and the falling slope of the voltage waveform of the load of the switching circuit are made equal, thereby reducing the jump from the switching circuit to another signal.
  • the switching circuit of the present invention is applied to the circuit for driving the CMG of the EM-CCD of the image pickup apparatus, the CMG of the load capacity of the switching circuit is reduced while reducing the jump from the switching circuit to the output signal of the EM-CCD.
  • the rectangular wave characteristics of the image pickup device are improved, the voltage amplitude attenuation of the CMG is reduced, and the sensitivity of the imaging device is improved.
  • Block diagram showing the configuration of a complementary MOSFET drive circuit according to an embodiment of the present invention (a ferrite bead is inserted between one drain and CMG with a drain-to-drain resistor, and a resistor and a ferrite bead series are inserted in parallel with a gate series diode) 1 is a block diagram showing the configuration of a complementary MOSFET driving circuit according to an embodiment of the present invention (with a Pch MOSFET in parallel and a ferrite bead Z5 or resistor R5 in FIG.
  • FIG. 1 connected in series with a ferrite bead Z5 and a resistor R5; Resistor R6 is connected in series with ferrite bead Z6 and resistor R6, and resistor R1 and ferrite bead Z2 in FIG. 1 are short-circuited)
  • the block diagram which shows the structure of the complementary MOSFET drive circuit of one Example of this invention ((a) adds a capacity
  • FIG. 9 An image pickup apparatus in which the switching circuit of one embodiment of the present invention is used to drive the horizontal transfer electrode of an electron multiplying CCD image pickup device (EM-CCD) will be described with reference to FIG. 9 of the block diagram. Then, a switching circuit according to one embodiment of the present invention will be described with reference to FIGS. 1, 2 and 3 of block diagrams and FIGS. 4, 5 and 6 of waveform schematic diagrams.
  • E-CCD electron multiplying CCD image pickup device
  • FIG. 9 is a block diagram showing the configuration of an imaging device using an EM-CCD.
  • 1 is an imaging device
  • 2 is a lens.
  • 3 is an EM-CCD
  • 4 is a CDS (Correlated Double Sampling) that removes noise, dark current correction and a variable gain amplification circuit (Automatic Gain Control, hereinafter referred to as AGC), and an ADC (ADC) that converts the digital video signal Vi.
  • AGC Automatic Gain Control
  • ADC Automatic Gain Control
  • AFE Analog Front End processor
  • 5 is a video signal processor
  • 6 is a CPU
  • 7 is a timing generator (TG)
  • the CPU 6 and the TG 7 may be integrated in an integrated circuit such as an FPGA (Field Programmable Gate Array).
  • Reference numeral 8 denotes a vertical transfer drive unit
  • 9 denotes a horizontal transfer drive unit
  • 10 denotes a horizontal transfer electrode (CMG) drive unit that performs electron multiplication.
  • CMG horizontal transfer electrode
  • the CMG drive unit 10 of FIG. 9 is a block diagram showing the configuration of an image pickup apparatus using an EM-CCD having a large and variable CMG voltage amplitude of, for example, 18 Vp-p to 24 Vp-p or 35 Vp-p to 45 Vp-p. An operation using the switching circuit of the first embodiment will be described.
  • FIG. 7 of the block diagram showing the configuration of the conventional complementary MOSFET drive circuit as shown in FIG. 8 of the schematic diagram showing the input / output waveform operation of the conventional complementary MOSFET drive circuit, the drain resistance of the Pch MOSFET and the through current reduction are reduced.
  • the CMG voltage amplitude is attenuated by the limiting ferrite beads Z1 and Z2, and in the highest sensitivity operation of the TI TC246, the voltage amplitude is 0.1V and the sensitivity changes 1.4 times.
  • the through current through which the PchMOSFET and the NchMOSFET are simultaneously conducted is reduced by devising the gate drive, and the rising slope and the falling slope of the voltage waveform for driving the CMG are made equal.
  • Means are added around the PchMOSFET and NchMOSFET to reduce the jump from the CMG drive circuit to the output signal of the EM-CCD, while preventing the attenuation of the load capacitance amplitude and improving the rectangular wave characteristics. The sensitivity is further improved.
  • the horizontal modulation degree and the reduction of the horizontal resolution at the time of high electron multiplication with a high CMG voltage amplitude are improved, and the amount of edge enhancement in the video signal processing unit 5 can be reduced. Therefore, the noise on the screen is reduced, the amplification degree of the AFE 4 can be increased, and the effective sensitivity is improved.
  • FIG. 1 shows a frequency in which the impedance of the ferrite bead Z2 and the resistor R1 is sufficiently lower than 1/10 of the switching fundamental frequency with respect to the impedance of the gate electrode capacitance and CMG capacitance, and the cycle is the switching turn-off time.
  • the impedance of the gate drive ferrite beads Z5 and Z6 or the resistances R5 and R6 is suitable and the impedance is sufficiently high as 10 times or more and Q1 and Q2 are not simultaneously conducted, (Medium-speed, low-noise TTL level input buffer) (Schmitt trigger or TTL level input) driven by an inverter (6) Parallel connection of the buffer inverter, the conduction resistance of the Pch switching element is 2 ohms or more, and the Pch The drain of the switching element and the Nch switch The impedance of the switching fundamental frequency is approximately 1/2 of the impedance of the capacitive load at the switching fundamental frequency between the drain of the Pch switching device and the capacitive load.
  • a ferrite bead which is an impedance body that can be expressed as an approximate equivalent circuit in a series connection of a lower inductor, a capacitor and a resistor, and a resistor connected in series, is connected in series, and the logic buffer output, the PchMOSFET, and the NchMOSFET Impedance at the turn-off period frequency of the Pch switching element and the NchMOSFET is in parallel with the diode in the conduction end direction inserted in series between the gate electrode and the PchMOSFET and the NchMOSFE.
  • An impedance body that can be expressed as an approximate equivalent circuit in which an inductor, a capacitor and a resistor are connected in parallel, and a resistor connected in series, and an impedance at a switching fundamental frequency is higher than the gate electrode impedance of the PchMOSFET.
  • This is a configuration example in which a resistance lower than about 1/2 of the gate electrode impedance of the Nch MOSFET is connected in series.
  • the Pch switching element and the Nch switching element are connected in parallel with a diode in the conduction end direction inserted in series between the logic buffer output, the Pch switching element, and the gate electrode of the Nch switching element.
  • the impedance at the turn-off period frequency is higher than about twice the gate electrode impedance of the Pch switching element and the Nch switching element.
  • An equivalent equivalent is obtained by connecting an inductor, a capacitor and a resistor in parallel and a resistor in series. Ferrite beads, which are impedance bodies that can be expressed as a circuit, are connected.
  • FIG. 2 shows that the number of parallel PchMOSFETs in FIG. 1 is more than about twice the number of parallel NchMOSFETs.
  • PchMOSFETs are paralleled with Q1 and Q3, and the conduction resistance is roughly aligned with the conduction resistance of Q2 of NchMOSFET.
  • the ferrite bead Z5 or the resistor R5 is connected in series with the ferrite bead Z5 and the resistor R5, the ferrite bead Z6 or the resistor R6 in FIG. 1 is connected in series with the ferrite bead Z6 and the resistor R6, and the resistor R1 and the ferrite bead Z2 in FIG.
  • This is a configuration example in which the speed is increased while maintaining the symmetry of the turn-on and turn-off of the rectangular wave characteristics of the capacitive load CMG even if unnecessary.
  • FIGS. 1 and 2 are block diagrams showing an embodiment of the present invention in which a MOSFET driving circuit drives a gate relatively slowly when turned on and relatively quickly when turned off, and FIG. 3 shows a gate-source when the MOSFET is turned on.
  • the change in voltage is moderated to lower the drain resistance when the MOSFET is turned on and turned off before the gentle turn-on, and the resistor R1 and the ferrite bead Z2 between the MOSFET drain and CMG are short-circuited to make it unnecessary.
  • FIG. 4 and 5 are schematic diagrams showing the input / output voltages of the operation of the embodiment of the present invention in which the MOSFET driving circuit drives the gate relatively slowly when turned on and relatively quickly when turned off.
  • FIG. The MG-CCD drive circuit is connected to the EM-CCD without the need to insert a ferrite bead between the drain of the MOSFET and the CMG so that the change in the gate-source voltage at the time is moderated and the drain resistance decreases at the turn-on of the MOSFET.
  • the input / output voltage of the operation of another embodiment of the present invention which prevents the attenuation of the load capacitance while reducing the jumping into the output signal, improves the rectangular wave characteristics, and further improves the sensitivity of the EM-CCD. It is a schematic diagram showing.
  • VccH is a logic power supply
  • VH and VL are switching circuit power supplies
  • IC3 1/6 to 6/6 are general in FIG. 6 ACT04, LVC04, LVC14, VHCT04, etc.
  • TTL level input buffer inverter InvIC is connected in series with 1 input and 5 outputs, but IC3 has 1 gate / 1 package CMOS buffer logic integrated circuit (BufIC) with a large driving current. Individuals may be used.
  • Q1 is a PchMOSFET
  • Q2 is an NchMOSFET
  • D1 to D5 are DC regeneration diodes
  • D10 to D13 are Schottky barrier diodes (hereinafter referred to as SBDs) for preventing backflow.
  • CMG is an electron multiplying horizontal transfer electrode of EM-CCD
  • C1 and C2 are AC coupling capacitors
  • R5 and R6 are gate drive resistors
  • Z5 and Z6 are ferrite beads
  • R5 and R6 or Z5 The impedance at the clock fundamental wave frequency of Z6 is lower than the impedance of the capacitive load at the clock fundamental wave frequency, and the impedance component at the frequency where the simultaneous conduction time of the switching circuit is a half cycle is high.
  • Vi is an input waveform of the logic circuit 1, the logic circuit 2, and the logic circuit 3, and Vout1 is an output waveform of the logic circuit 1 IC1.
  • Vout2 is the output waveform of logic circuit 2 IC2
  • Vout3 is the output waveform of logic circuit 3 IC3 2/6 to 6/6
  • Vg1 is the gate voltage waveform of Q1 of PchMOSFET
  • Vg2 is the gate of Q2 of NchMOSFET
  • Vd1 is a drain voltage waveform of Q1 of the Pch MOSFET
  • Vd2 is a drain voltage waveform of Q2 of the Nch MOSFET
  • Vcmg is an output voltage waveform applied to the load capacitor CMG.
  • FIG. 1, FIG. 2, FIG. 3 of the block diagram showing the embodiment of the present invention and FIG. 7 of the block diagram of the prior art is that the rising slope and the falling slope of the voltage waveform for driving the CMG. Is added around the PchMOSFET and NchMOSFET to reduce the jump from the CMG drive circuit to the output signal of the EM-CCD, while preventing the attenuation of the voltage amplitude of the load capacitance, and the rectangular shape such as symmetry The wave characteristics have been improved.
  • the drain-source conduction resistance of the PchMOSFET is allowed, and a MOSFET with a small size and a low input capacitance and a small gate charge charge is selected to speed up the turn-off, and the MOSFET is used as the CMG of the EM-CCD.
  • a MOSFET with a small size and a low input capacitance and a small gate charge charge is selected to speed up the turn-off, and the MOSFET is used as the CMG of the EM-CCD.
  • VccH is set below the recommended maximum voltage of IC1.
  • VccH 5.5V or less. Therefore, in the case of 74AC, for example, in FIGS.
  • VccH 6V
  • Vf (Forward Voltage of diode) 0.6V
  • the charge charges Qg are driven from the IC3 2/6 to 6/6 by the D11 and D12 of the SBD at the time of turn-off of both the gate G of Q1 and the gate G of Q2 through the capacitors C1 and C2, and the turn-off delay is Almost disappear.
  • the driving of high frequency components is limited by the ferrite beads Z5 and Z6 or the resistors R5 and R6, the turn-on is delayed, and the conduction period and the non-conduction period between Q1 and Q2 are almost equal to each other.
  • the resistor R1 is a resistor for limiting the inrush current between Q1 and Q2 from 0 ⁇
  • Z2 is a ferrite bead for limiting the CMG inrush current
  • the impedance at the frequency fturn-on in the turn-on period is larger than R1 (0 ⁇ R1 ⁇ Z2) at fturn-on). Therefore, in FIG. 4, the waveform of the drain voltage Vd1 of Q1 has a large rounding, for example, the drain resistance of the PchMOSFET Q1 having a small input capacitance and a small gate charge charge is high, for example, about 3.2 ⁇ in order to speed up the turn-off. The fall is large with a resistor R1 of 2.2 ⁇ , for example.
  • the drain voltage Vd2 of Q2 has a relatively low amount of rounding of the NchMOSFET drain resistance of about 1.2 ⁇ , for example, at both rising and falling edges.
  • the waveform of the voltage Vcmg of the load capacitor CMG connected by Vd1 and the ferrite bead Z2 is such that the rise is rounded by the drain resistance of the PchMOSFET, the fall is rounded by the resistor R1, and the rise and fall are evenly distributed. Further round with beads Z2.
  • the drain resistance of the PchMOSFET Q1 with less input capacitance and gate charge charge may be, for example, about 8 ⁇ or 5.1 ⁇ , and the NchMOSFET drain resistance may be about 3 ⁇ . That is, in FIG. 1, the impedance of the high frequency component in the conduction start (turn-on) direction is maintained high by the ferrite beads Z5 and Z6 or the resistors R5 and R6, and the turn-on delay between the Pch MOSFET of Q1 and the Nch MOSFET of Q2 is maintained. The Further, the forward voltage drop of the diodes D10 and D13 in the conduction start (turn-on) direction of FIG.
  • the sensitivity of the EM-CCD is further improved by improving the rectangular wave characteristics of the CMG voltage.
  • the impedance at the clock fundamental frequency fclk is sufficiently larger than Z5 and Z6 for R5 and R6 (Z5 ⁇ R5 at fclk, Z6 ⁇ R6 at fclk), and the impedance at the frequency fturn-on in the turn-on period is Z5.
  • Z6 is sufficiently larger than R5 and R6 (R5 ⁇ Z5 at fturn-on, R6 ⁇ Z6 at fturn-on).
  • R6 is sufficiently larger than R5 (R5 ⁇ R6) in order to correct paralleling of Q1 and Q3 of PchMOSFET having a larger charge charge and input capacitance than NchMOSFET.
  • the gate of Q1 and the gate of Q2 are driven by the charge charge Qg from the IC3 by the SBDs D11 and D12 through the capacitors C1 and C2, and the turn-off delay is almost eliminated.
  • driving of high frequency components is limited by the SBDs D10 and D13, the ferrite beads Z5 and Z6, and the resistors R5 and R6, the turn-on is delayed, and the through current becomes very small.
  • the high frequency component of the turn-on of the voltage Vcmg of the load capacitor CMG is also limited. Therefore, in FIG.
  • the waveforms of the drain voltage Vd1 of Q1 and the drain voltage Vd2 of Q2 and the voltage Vcmg of the load capacitor CMG are equal, and the rise of the PchMOSFETs Q1 and Q3 with less input capacitance and gate charge charge in order to speed up the turn-off.
  • the drain resistance in parallel is relatively low, for example, 1.6 ⁇ , which is half of 3.2 ⁇
  • the resistance R5 and the ferrite bead Z5 have two rounds.
  • the drain resistance of the NchMOSFET Q2 is relatively low, for example, 1.2 ⁇ , the falling edge has two rounds with the resistor R6 and the ferrite bead Z6.
  • the amplitude of the voltage Vcmg of the load capacitor CMG is reduced while reducing the jump from the through current of the CMG drive circuit to the output signal of the EM-CCD and the drive voltage of the load capacitor CMG to the output signal of the EM-CCD. Attenuation and delay are prevented, the rectangular wave characteristics of symmetry, waveform rounding and duty ratio are improved, and the sensitivity of the EM-CCD is further improved.
  • the drain resistances of the PchMOSFETs Q1 and Q3 having a smaller input capacitance and gate charge charge may be about 8 ⁇ and the NchMOSFET drain resistance may be about 3 ⁇ , for example.
  • FIG. 3 (a) adds capacitances C5 and C6 between the gate grounds, (b) adds capacitances C5 and C6 in parallel with the gate-source diodes, and the change in the gate-source voltage when the MOSFET is turned on is moderated.
  • the drain resistance at the turn-on time of the MOSFET is moderated, and the through current of the CMG drive circuit jumps into the output signal of the EM-CCD without inserting a ferrite bead between the drain of the MOSFET and the CMG.
  • the resistor R5 is used.
  • R6 is sufficiently large (R5 ⁇ R6) or C6 is sufficiently larger than the capacity C5 (C5 ⁇ C6). Therefore, in FIG.
  • the waveforms of the drain voltage Vd1 of Q1 and the drain voltage Vd2 of Q2 and the voltage Vcmg of the load capacitance CMG are equal, and the rise is parallel to PchMOSFETs Q1 and Q3 and the drain resistance is, for example, 1.2. Even if it is relatively low at 6 ⁇ , the slow turn-on is caused by the resistor R5 and the capacitor C5, and the rounding is increased only at the turn-on. Even when the drain resistance of the NchMOSFET Q2 is relatively low, for example, 0.8 ⁇ , the fall is slow turn-on due to the resistor R6 and the capacitor C6, and the rounding is increased only in the turn-on period.
  • the amplitude of the voltage Vcmg of the load capacitor CMG is reduced while reducing the jump from the through current of the CMG drive circuit to the output signal of the EM-CCD and the drive voltage of the load capacitor CMG to the output signal of the EM-CCD. Attenuation and delay are prevented, the rectangular wave characteristics of symmetry, waveform rounding and duty ratio are improved, and the sensitivity of the EM-CCD is further improved.
  • the drain resistances of the PchMOSFETs Q1 and Q3 having a smaller input capacitance and gate charge charge may be about 8 ⁇ and the NchMOSFET drain resistance may be about 3 ⁇ , for example.
  • the number of parallel PchMOSFETs is more than doubled in inverse proportion to the ratio of the drain resistance of the number of parallel NchMOSFETs, or, as will be described in detail later, a large PchMOSFET gate-source voltage during conduction should be secured.
  • the drain resistance and the symmetry of the rectangular wave characteristics and the sensitivity of the EM-CCD are further improved.
  • the CMG voltage amplitude is increased for high-sensitivity operation, and the MOSFET drain current increases. Even if Qg further increases, the through current during the simultaneous ON period of Q1 and Q2 decreases until it can be ignored.
  • the CMG voltage amplitude and the rectangular waveform are secured, the sensitivity is not lowered, and the effective sensitivity is improved. Further, the power loss is reduced by the amount of the through current, heat generation and temperature rise are reduced, and the sensitivity is further improved.
  • the gate voltage at which the on-resistance of the Pch MOSFET of Q1 decreases is as high as, for example, 4.5V. 3.
  • Set the SBD of 3V to ensure the Q1 gate voltage Vgs -5.4V to -4.7V of the Pch MOSFET when turned on. Further, while the gate voltage is secured, the difference between the power supply voltage of the logic CMOS integrated circuit and the output voltage of the logic CMOS integrated circuit when driving the charge extraction with the threshold voltage of the gate of the MOSFET is reduced, but the drive current is 24 mA.
  • VccH 5V may be set. If the IC1 is of a type having a higher driving capability or the number of parallel circuits is increased, the DC regeneration diode D3 may be an SBD having a forward drop voltage of 0.2V.
  • the circuit of FIGS. 1, 2, and 3 of one embodiment of the present invention is the same as that of one embodiment of the present invention in which the MOSFET drive circuit drives the gate relatively slowly when turned on and relatively quickly when turned off.
  • 4, 5, and 6 (Vg1 waveform) of the schematic diagrams showing the input / output voltages of the operation the period during which the Nch MOSFET and the Pch MOSFET are simultaneously conducted becomes short enough to be ignored, and the voltage amplitude of the capacitive load CMG
  • the attenuation is reduced to approximately 0.2V, and the sensitivity changes by a factor of 1.4 at 0.1V.
  • a sensitivity change of approximately 2 by 0.2V reduces the sensitivity reduction to approximately 1/2, which is approximately 1 / Compared with the 160 sensitivity reduction, the sensitivity is improved approximately 80 times. Further, the power loss is reduced by the amount of the through current, heat generation and temperature rise are reduced, and the sensitivity is further improved.
  • Non-Patent Documents 7 to 12 since the drain-source conduction resistance of the Pch MOSFET of Q1 is larger than that of the Nch MOSFET of Q2, the rise and fall of the Vcmg waveform of FIG. The resistance of the Pch-MOSFET is short-circuited, and R2 is inserted only into the drain of the N-channel MOSFET of Q2. The rise and fall of Vcmg in FIG.
  • Nch is approximately equal to about 1.2 ⁇
  • Pch drain-source conduction resistance is about 8 ⁇ to about 6 ⁇ in parallel
  • about 4 ⁇ to about 3 ⁇ is almost equal to about 3 ⁇ of Nch.
  • the PchMOSFET has a larger drain resistance and a larger Qg1 value compared to the NchMOSFET, and can reduce the size of the MOSFET.
  • the decoupling capacitors (not shown) of the power supply VH and the power supply VL shown in FIGS. 1, 2 and 3, and the resistor R1 and the ferrite bead Z2 shown in FIG. 1 are used as the CMGs of the MOSFET and the EM-CCD on the printed circuit board of the imaging device. Must be placed close together.
  • non-patent documents 7 and 8 have an outer shape of 1.2 mm ⁇ 1.2 mm or non-patent documents 11 and 12 have an outer shape of 1.0 mm ⁇ 0.6 mm, and the drain-source conduction resistance is 4 V between the Pch gate and the source, approximately 8 ⁇ , Reduced MOSFET Q1 and Q2 (FIGS.
  • the wiring pattern range of the printed circuit board of the drain voltage Vd1 of Q1, the drain voltage Vd2 of Q2, and the voltage Vcmg of the load capacitance CMG is the CMG of the 4th pin of the EM-CCD. Compared with the terminal interval with the reset gate (RST) of the 5th pin, it becomes smaller to the same extent.
  • a so-called guard shield pattern that reduces the jumping by arranging an AC grounded pattern between the wiring pattern of the printed circuit board to the CMG and the wiring pattern of the printed circuit board of the reset pulse to the RST If used together, the jump from the printed circuit board wiring pattern to the 4th pin CMG to the 10th pin output (Output signal: OUT) via the printed circuit board wiring pattern to the 5th pin RST is reduced. From the spike of voltage amplitude or the spike of the through current between the drains of the MOSFET, it jumps into the output signal of the EM-CCD and the load capacitance from the CMG of the EM-CCD to the output signal of the EM-CCD via the wiring of the printed board Dive can be reduced.
  • the need for a guard shield pattern can be reduced if a MOSFET having an outer diameter of 1.0 mm ⁇ 0.6 mm is arranged from the CMG terminal of the EM-CCD to approximately the same or less as the terminal interval of the EM-CCD.
  • the rectangular wave characteristics can be further improved by eliminating the need for considering spike jumps, and the voltage amplitude attenuation of the capacitive load CMG can be further reduced, further improving sensitivity.
  • Only Guard shield, RST, and OUT are shown in FIG. 1, but Guard shield may be arranged between CMG, RST, and OUT in FIGS. 2 and 3 (not shown).
  • the MOSFET may be arranged near the EM-CCD terminal interval from the CMG terminal of the EM-CCD to be approximately equal to or less than the terminal interval of the EM-CCD, and the Guard shield may be omitted in FIGS.
  • the charges leaked into the vertical transfer path due to excessive light quantity can be horizontal from the storage section transfer path. Blooming that overflows to the transfer path one after another is less likely to occur.
  • the PchMOSFET has a larger drain resistance and a larger Qg1 value than the NchMOSFET. Therefore, in order to speed up the turn-off, a MOSFET with a small input capacitance and gate charge charge and a small external shape is placed close to the CMG of the EM-CCD to reduce a through current that allows NchMOSFET and PchMOSFET to conduct simultaneously, While reducing the jump from the CMG drive circuit to the output signal of the EM-CCD, the amplitude of the CMG voltage of the load capacitor is prevented from being attenuated, the sensitivity is reduced, and the sensitivity is improved.
  • the rising slope and falling slope of the voltage waveform that drives the CMG are made equal to improve the rectangular wave characteristics of the CMG voltage, and the horizontal resolution and horizontal modulation during high electron multiplication with high CMG voltage amplitude Since the reduction in the degree is improved and the amount of contour enhancement can be reduced, the noise on the screen is reduced, the AFE amplification degree can be increased, and the effective sensitivity is improved. As a result, the sensitivity of the imaging device using EM-CCD is further improved, observation of a near-field light microscope with higher resolution than the wavelength of light, observation of live cell fluorescence movie, and emission movie during semiconductor operation Applications are extended to ultra-low illumination, such as observation and monitoring with cloudy or rainy nighttime visible or near infrared light.

Landscapes

  • Transforming Light Signals Into Electric Signals (AREA)
  • Electronic Switches (AREA)
  • Studio Devices (AREA)

Abstract

　ＥＭ－ＣＣＤのＣＭＧ駆動回路からＥＭ－ＣＣＤの出力信号への飛び込みを低減しながら、負荷容量ＣＭＧ電圧の振幅の減衰を防ぎ、矩形波特性を改善する。　論理バッファとＰｃｈＭＯＳとＮｃｈＭＯＳのゲート間にフェライトビーズとダイオードの並列接続を挿入し、ＭＯＳがターンオフする方向にダイオードが接続されているスイッチング回路において、ＰｃｈＭＯＳのドレインソース間導通抵抗が２オーム以上あり、ＰｃｈＭＯＳのドレインとＮｃｈＭＯＳのドレインとが１オーム以上の抵抗で接続され、ＰｃｈＭＯＳのドレインと容量負荷間に、スイッチング基本波周波数におけるインピーダンスがスイッチング基本波周波数における前記容量性負荷のインピーダンスの１／２より低いインピーダンスのフェライトビーズを直列接続する。

Description

スイッチング回路およびスイッチング回路を用いた撮像装置
　本発明は、スイッチング回路およびスイッチング回路を用いた撮像装置の改良に関するものである。
　電荷転送型（Charge　Coupled　Device以下ＣＣＤと略す）撮像素子の水平転送電極駆動回路も、駆動対象の撮像素子の電圧振幅が５V以下であれば、ＣＣＤ撮像素子の駆動用論理集積回路が使用でき、電圧振幅が６V以下であれば、汎用ＣＭＯＳ論理集積回路が使用できる（非特許文献１参照）。
　しかし、電子増倍ＣＣＤ撮像素子（Electron　Multiplying-ＣＣＤ以下ＥＭ－ＣＣＤと略す）は、電子冷却と組み合わせて感度を高くできるが、ＥＭ－ＣＣＤの電子増倍を行う水平転送電極（Charge　Multiplication　Gate以下ＣＭＧと略す）は、例えば、TEXAS　INSTRUMENTS（以下ＴＩと略す）製の３３万画素で、容量負荷約25ｐFで12.5MHzでのインピーダンスは約５０９Ωと重い負荷となり、電圧振幅が18 Vp-pから24Vp-pと大きくかつ可変な上に、ＣＭＧ電圧振幅が高い高電子増倍時は、０．１Ｖの電圧変動で１．４倍感度が変化し、１１℃の温度変化で１．８倍感度が変化するので、駆動波形の電圧振幅確保と高安定性と発熱つまり消費電力の低減が求められる。例えば、e2V　Technology（以下ｅ２Ｖと略す）製では、ＣＭＧ電圧振幅が35Vp-pから45Vp-pとさらに大きい。したがって、ＣＣＤ撮像素子の他の電極駆動の様に耐圧１８Ｖ程度の汎用集積回路を利用することが困難である。そこで、ＥＭ－ＣＣＤの電子増倍を行う水平転送電極に、電源電圧可変の相補のエンハンスメント型金属酸化膜形電界効果トランジスタ（ＭＯＳＦＥＴ）のドレインでパルス波形を供給し、ＭＯＳＦＥＴのゲートを容量結合したＣＭＯＳ論理集積回路で駆動することが一般的である。また読み出しの水平転送電極は、例えば、ＴＩ製の３３万画素で、容量負荷約85ｐFと約55pFで12.5MHzでのインピーダンスは約１５０Ωと約２３１Ωと重い負荷となり、電圧振幅が８Vp-pで耐圧１８Ｖ程度のピンドライバと呼ばれる集積回路が使用される。さらに、ＥＭ－ＣＣＤは、frame　interline　transfer-CCD（以下ＦＩＴ－ＣＣＤと略す）であり、撮像部転送路と蓄積部転送路と別々に駆動するため、例えば、端子数が２４ピンと多く、約６．４ｍｍ×４．８ｍｍの撮像寸法に対し、約３２ｍｍ×１７．５ｍｍの外形寸法と大きく、ＣＭＧの４番ピンと出力リセットパルス（ＲＳＴ）の５番ピンが隣接している。さらに背面はペルチェ冷却に用いるので、プリント板の配線はピンの外側に限定される（非特許文献２、非特許文献３参照）。そのため、４番ピンのＣＭＧへのプリント板の配線から５番ピンの出力リセットパルス（ＲＳＴ）へのプリント板の配線を介し１０番ピンの出力（ＶＯＵＴ）への飛び込みが発生し易い。ＣＭＧ電圧振幅のスパイクやＭＯＳＦＥＴのドレイン電流のスパイクもプリント板の配線を介して、ＥＭ－ＣＣＤ出力への飛び込みが発生し易い。
　ＣＭＧ電圧振幅が高い高電子増倍時は水平変調度と水平解像度が低下するので、ＥＭ－ＣＣＤを冷却してＣＭＧ電圧振幅を最小限にする（非特許文献４参照）。水平変調度と水平解像度が低下するのはＣＭＧ電圧振幅が高い高電子増倍時はＣＭＧの矩形波特性が劣化し、水平転送が不完全になるためと推定される。また、過大光量により垂直転送路へ漏れこんだ電荷が、蓄積部転送路、水平転送路へ次々と溢れだして行くブルーミングと称される状態も起こる。
　また、小型自動車や放送用カメラの電圧１０．５Ｖ～１７Ｖの公称１２Ｖバッテリ入力のスイッチング電源や非増倍の水平転送電極Hφ駆動用に、導通時間と非導通時間がほぼ等しくする従来の相補のＭＯＳＦＥＴ駆動回路の構成を示すブロック図の図７のような各種の回路も実用化されている（特許文献１参照）。図８に従来の相補のＭＯＳＦＥＴ駆動回路の入出力電圧動作の模式図を示す。
　図７と図８において、ＭＯＳＦＥＴのゲートを駆動するＩＣ４の出力電圧Vout4が０Ｖになる際は、ダイオードＤ６が導通し抵抗５で駆動されてＰｃｈ－ＭＯＳＦＥＴのＱ１のゲート電圧は比較的長い時間でスレッショルド電圧を越えてＰｃｈ－ＭＯＳＦＥＴのＱ１は導通開始（ターンオン）する。ＭＯＳＦＥＴのゲートを駆動するＩＣ４の出力電圧Vout4が５Ｖになる際は、ダイオードＤ７が導通し抵抗６で駆動されてＰｃｈ－ＭＯＳＦＥＴのＱ１のゲート電圧はスレッショルド電圧までは短い時間で上昇しチャージ電荷が引き抜かれるまで、スレッショルド電圧に止まり、比較的長い時間でＰｃｈ－ＭＯＳＦＥＴのＱ１は導通終了（ターンオフ）する。
　同様に、ＭＯＳＦＥＴのゲートを駆動するＩＣ４の出力電圧Vout4が０Ｖになる際は、ダイオードＤ８が導通し抵抗７で駆動されてＮｃｈ－ＭＯＳＦＥＴのＱ２のゲート電圧はスレッショルド電圧までは短い時間で下降しチャージ電荷が引き抜かれるまで、スレッショルド電圧に止まり比較的長い時間でＮｃｈ－ＭＯＳＦＥＴのＱ２はターンオフする。ＭＯＳＦＥＴのゲートを駆動するＩＣ４の出力電圧Vout4が５Ｖになる際は、ダイオードＤ９が導通し抵抗８で駆動されてＮｃｈ－ＭＯＳＦＥＴのＱ２のゲート電圧は比較的長い時間でスレッショルド電圧を越えてＮｃｈ－ＭＯＳＦＥＴのＱ２はターンオンする。
　ＭＯＳＦＥＴのゲートソース間入力容量（以下入力容量Ｃｇｓと略す）はドレインソース耐圧（以下耐圧と略す）とドレイン電流容量（以下電流容量と略す）との積に比例し、加工の細かさ（デザインルール）にもほぼ比例する。２００６年量産の、例えば三洋製のMCH3335とMCH3435等耐圧３０ＶのＭＯＳＦＥＴではＰｃｈピーク電流容量１．６Ａで入力容量約４０ｐＦでドレインソース間導通抵抗（以下ドレイン抵抗または導通抵抗またはオン抵抗と略す）はゲートソース間４Ｖで約１．４Ωであり、Ｎｃｈピーク電流容量２．８Ａで入力容量約３０ｐＦでドレイン抵抗はゲートソース間４Ｖで約０．７Ωである。２００７年量産の耐圧３０ＶのＭＯＳＦＥＴでは、東芝製ＰｃｈのSSM3J09Fではピーク電流容量０．４Ａで、入力容量約２２ｐＦ、ドレインソース間導通抵抗（以下ドレイン抵抗または導通抵抗またはオン抵抗と略す）はゲートソース間４Ｖで約３．２Ωでゲートソース間５Ｖで約２．８Ωである。東芝製ＮｃｈのSSM3K09Fとではピーク電流容量０．８Ａで、入力容量約２０ｐＦで、ドレイン抵抗はゲートソース間３Ｖ約１．２Ωでゲートソース間４Ｖで約０．８Ωである。東芝製のSSM3J15FとSSM3K15Fとではピーク電流容量０．２Ａで、入力容量Ｐｃｈ約９ｐＦ、Ｎｃｈ約８ｐＦで、ドレイン抵抗はＰｃｈゲートソース間４Ｖで約８Ωでゲートソース間５Ｖで約６Ω、Ｎｃｈゲートソース間３Ｖで約３Ωでゲートソース間４Ｖで約２Ωである（非特許文献７から１０参照）。ターンオフを高速化するため、入力容量とゲートチャージ電荷の少ないＭＯＳＦＥＴを選択すると、ＰｃｈＭＯＳＦＥＴのドレイン抵抗が高いため、ＰｃｈＭＯＳＦＥＴのドレイン電圧Vd1のなまりが大きく、ＮｃｈＭＯＳＦＥＴのドレイン抵抗が低いため、ＮｃｈＭＯＳＦＥＴのドレイン電圧Vd2のなまりが少ない。そのため、負荷容量電圧Ｖｃｍｇの波形がアンバランスとなっている。また、ＭＯＳＦＥＴの電流をカットオフさせるゲートチャージ電荷（以下Ｑｇと略す）は耐圧と電流容量との積やドレイン電流に比例し、加工の細かさにもほぼ比例する。前記三洋製のMCH3335とMCH3435等２００６年量産の耐圧３０Ｖのドレイン抵抗が低いＭＯＳＦＥＴではＱｇはＰｃｈ電流１Ａ当たり約２１００ｐＣ、Ｎｃｈ電流１Ａ当たり約１４００ｐＣであり、Ｐｃｈはターンオフが遅くなる。そのため、負荷容量電圧Ｖｃｍｇのデューティー比がアンバランスとなっている。
　また、水平転送の約６００倍と遅い周期の水平同期周期でＣＣＤ撮像素子の基盤電極をバイポーラトランジスタで定電流駆動する回路も実用化されている（特許文献２参照）。
　上記の導通時間と非導通時間をほぼ等しくする従来技術では、従来の相補のＭＯＳＦＥＴ駆動回路の構成を示すブロック図の図７において、ＭＯＳＦＥＴのゲートに接続された抵抗と直列に接続された抵抗直列ダイオードＤ６～Ｄ９で、ゲート駆動振幅がダイオード順方向降下電圧０．６Ｖの２倍の１．２Ｖ減少し３．８Ｖと、従来の相補のＭＯＳＦＥＴ駆動回路の動作の入出力波形をしめす模式図の図８の様になる。また、負荷容量電圧Ｖｃｍｇは、フェライトビーズＺ１とＺ２とで、なまりが大きくなっても、ＰｃｈＭＯＳＦＥＴのドレイン抵抗が大きいためとゲートチャージ電荷の値が大きいために、波形とデューティー比との矩形波特性がアンバランスとなっている。特に、ターンオフを高速化するため、入力容量とゲートチャージ電荷の少ないＭＯＳＦＥＴを選択すると、例えばドレイン抵抗はＰｃｈゲートソース間４Ｖ約８Ωで、Ｎｃｈゲートソース間３Ｖ約３Ωで、負荷容量電圧Ｖｃｍｇの波形のなまりのアンバランスが目立つ。
　ＥＭ－ＣＣＤの電子増倍を行う水平転送電極（ＣＭＧ）を駆動するスイッチング回路では、例えば18 Vp-pから24Vp-pや35Vp-pから45Vp-pと振幅が大きく、バッテリ入力のスイッッチング電源や非増倍の水平転送電極Hφ駆動用の低耐圧で導通抵抗がほぼ飽和するゲートソース間（制御）電圧も低いＭＯＳＦＥＴは使用できない。ＣＭＧ駆動のＰｃｈＭＯＳＦＥＴのオン抵抗が下がるゲート電圧は例えば４．５Ｖと高い。したがって、上記の導通時間と非導通時間がほぼ等しくする従来技術をＣＭＧ駆動に適用できない。そのため、ＮｃｈＭＯＳＦＥＴとＰｃｈＭＯＳＦＥＴとが同時導通する同時導通時間が発生し、無効電力が消費される。無効電力による損失が大きい分発熱量が増加し温度が上昇しＥＭ－ＣＣＤの感度が低下することが予想される。そのため、ＮｃｈＭＯＳＦＥＴとＰｃｈＭＯＳＦＥＴとのドレイン間に許容損失の大きい約３３オームの抵抗を挿入し、ＮｃｈＭＯＳＦＥＴとＰｃｈＭＯＳＦＥＴとが同時導通する電流を低減させる替わりに、ＣＭＧの容量は約25ｐFで12.5MHzでのインピーダンスは約５０９Ωであり、ＣＭＧ電圧振幅例えば24Vp-pの減衰を（24Vx509/(509+33+2)）=22.5Vと図７のR3とR4とCMGとによる電圧降下を１．５Ｖも許容していた。これは例えば、ＴＩ製TC246の最高感度動作では、０．１Ｖで１．４倍感度が変化することからおおよそ１／１６０の感度低下に相当する。
　また、背景技術のＤｅｓｅｒｔ　Ｓｔａｒ　Ｓｙｓｔｅｍ製品のようにＣＭＧ電圧振幅が高い高電子増倍時は水平変調度と水平解像度が低下する。さらに、水平転送のブルーミングが劣化する。
　ところで、最近不要輻射低減用に、低い周波数では、低いインピーダンスで、特定周波数からインピーダンスが急激に高くなり、抵抗成分が大きいフェライトビーズが多様な種類で量産されている（非特許文献５参照）。フェライトビーズの近似の等価回路はインダクタと容量と抵抗との並列接続したものと抵抗との直列接続したものである（非特許文献６参照）。
　逆方向もれ電流ＩＲを低減したまま、順方向降下電圧ＶＦを0.13Vと低減したショットキバリアダイオードもある。
　そこで、フェライトビーズを用い、相補のＭＯＳＦＥＴが同時導通するのを低減する回路も考案された（特許文献３参照）。
　相補のＭＯＳＦＥＴが同時導通するのを低減しても、ＮｃｈＭＯＳＦＥＴに比べ、ＰｃｈＭＯＳＦＥＴはＱｇ１の値が大きいために、Ｖｃｍｇはアンバランスとなり易い。また、Ｖｃｍｇ電圧波形が急激に変化すると、負荷容量のＥＭ－ＣＣＤのＣＭＧからＥＭ－ＣＣＤの出力信号への飛び込みが発生する。飛び込みを低減するため、ＥＭ－ＣＣＤのＣＭＧにＭＯＳＦＥＴを近接配置しようと小型化品のＭＯＳＦＥＴでかつターンオフを高速化するため入力容量とゲートチャージ電荷の少ないＭＯＳＦＥＴを選択すると、ＮｃｈＭＯＳＦＥＴに比べ、ＰｃｈＭＯＳＦＥＴはドレイン抵抗が大きく、Ｖｃｍｇはさらにアンバランスとなり易い。例えば、ＭＯＳＦＥＴのピンを含めた外形は１．２ｍｍ×１．２ｍｍまたは１．０ｍｍ×０．６ｍｍならドレイン抵抗はＰｃｈゲートソース間４Ｖ約８Ωで、Ｎｃｈゲートソース間３Ｖ約３Ωが開発されてきた（非特許文献７から１２参照）。また、ドレイン抵抗が低いＭＯＳＦＥＴでは、ピンを含めた外形が前記三洋製のMCH3335とMCH3435等２．０ｍｍ×２．１ｍｍ以上と比較的大きく、ＥＭ－ＣＣＤのＣＭＧに近接配置するのが困難である。
　そのため、相補のＭＯＳＦＥＴが同時導通するのを低減する回路でも、相補のＭＯＳＦＥＴの各ドレイン間とＣＭＧ電極間の抵抗の抵抗値またはフェライトビーズのインピーダンス値は低くできない。
特開２００１－２９８９４３号公報 特開２００１－４５３８４号公報 特開２０１０－１１４５１号公報
ソニー製ICX422AL対角11mm（2／3型）EIA白黒用固体撮像素子　Ｊ０１Ｘ２２Ａ４１ ＴＩ製TC246RGB-B0　680x500PIXEL　IMPACTRONTM　PRIMARY　COLOR　CCD　IMAGE　SENSOR　SOCS087-DECEMBER　2004-REVISED　MARCH　2005 ｅ２Ｖ製A1A-CCD65_Series_Ceramic　Issue　7, 　June　2004 Desert　Star　Systems製Night　and　Low-Light　Imaging　with　FrogEye(TM)　and　SharkEye(TM)　Digital　Cameras　Application　Note 2nd　Edition　28OCT05 ＴＤＫ製006-01/20071025/j9412_mmz2012.fm ＴＤＫ製mmz2012EquivalentCircuit　http://www.tdk.co.jp/etvcl/equivalent/mmz2012.pdf 東芝製SSM3J15FV　http://www.semicon.toshiba.co.jp/docs/datasheet/ja/Transistor/SSM3J15FV_ja_datasheet_100427.pdf 東芝製SSM3K15AMFV　http://www.semicon.toshiba.co.jp/docs/datasheet/ja/Transistor/SSM3K15AMFV_ja_datasheet_100716.pdf 東芝製SSM3J09FU　http://www.semicon.toshiba.co.jp/docs/datasheet/ja/Transistor/SSM3J09FU_ja_datasheet_071101.pdf 東芝製SSM3K09FU　http://www.semicon.toshiba.co.jp/docs/datasheet/ja/Transistor/SSM3K09FU_ja_datasheet_071101.pdf 東芝製SSM3J15CT　http://www.semicon.toshiba.co.jp/docs/datasheet/ja/Transistor/SSM3J15CT_ja_datasheet_071101.pdf 東芝製SSM3K15ACT　http://www.semicon.toshiba.co.jp/docs/datasheet/ja/Transistor/SSM3K15ACT_ja_datasheet_100901.pdf
　本発明は、スイッチング回路から他の信号への飛び込みを低減しながら、スイッチング回路の負荷の矩形波特性を改善する事を目的とする。
　また、撮像装置のＥＭ－ＣＣＤのＣＭＧを駆動する回路に本発明のスイッチング回路を適用する場合には、スイッチング回路からＥＭ－ＣＣＤの出力信号への飛び込みを低減しながらスイッチング回路の負荷容量のＣＭＧの矩形波特性を改善する事を目的とする。
　本発明によれば、電源電圧が６Vを超え、負荷を駆動し、Ｐｃｈ金属酸化膜形電界効果トランジスタ（以下ＭＯＳＦＥＴ）とＮｃｈＭＯＳＦＥＴと論理バッファとを用い、前記論理バッファと前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴのゲート間にインピーダンス体または抵抗またはインピーダンス体と抵抗の直列接続とダイオードの並列接続を挿入し、前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴがターンオフする方向にダイオードが接続されているスイッチング回路において、（導通時のＰｃｈＭＯＳＦＥＴのゲートーソース電圧を導通時のＮｃｈＭＯＳＦＥＴのゲートーソース電圧よりも大きくするように）前記ＰｃｈＭＯＳＦＥＴがターンオフする方向に接続されているダイオードの直列個数を前記ＮｃｈＭＯＳＦＥＴがターンオフする方向に接続されているダイオードの直列個数を前記ＰｃｈＭＯＳＦＥＴがターンオフする方向に接続されているダイオードの直列個数より少なくし、（導通時のＰｃｈＭＯＳＦＥＴのゲートーソース電圧を大きくするように）前記インピーダンス体または抵抗と並列接続されているダイオードをショットキーバリアダイオードとし、前記論理バッファを論理バッファで駆動された６並列接続の論理バッファとし、電圧波形の立上がりの傾斜と立下りの傾斜とを同等にする手段を追加したことを特徴とするスイッチング回路である。
　また、上記において、前記ＣＭＧ電圧波形の立上がりの傾斜と立下りの傾斜とを同等にする手段として、前記ＰｃｈＭＯＳＦＥＴのドレインソース間導通抵抗が２オーム以上あり、前記ＰｃｈＭＯＳＦＥＴのドレインと前記ＮｃｈＭＯＳＦＥＴのドレインとが１オーム以上の抵抗で接続され、前記ＰｃｈＭＯＳＦＥＴのドレインと容量負荷間に、スイッチング基本波周波数におけるインピーダンスがスイッチング基本波周波数における前記容量性負荷のインピーダンスのおおよそ１／２より低いインダクタと容量と抵抗との並列接続したものと抵抗との直列接続したもので近似の等価回路として表せるインピーダンス体を直列接続したことと、前記論理バッファ出力と前記ＰｃｈＭＯＳＦＥＴと前記ＮｃｈＭＯＳＦＥＴのゲート電極との間に直列に挿入された導通終了方向のダイオードに並列に、前記Ｐｃｈスイッチング素子と前記ＮｃｈＭＯＳＦＥＴのタ－ンオフ期間周波数におけるインピーダンスが前記ＰｃｈＭＯＳＦＥＴと前記ＮｃｈＭＯＳＦＥＴのゲート電極インピーダンスのおおよそ２倍より高いインダクタと容量と抵抗との並列接続したものと抵抗との直列接続したもので近似の等価回路として表せるインピーダンス体とスイッチング基本波周波数におけるインピーダンスが前記ＰｃｈＭＯＳＦＥＴと前記ＮｃｈＭＯＳＦＥＴのゲート電極インピーダンスのおおよそ１／２より低い抵抗を直列接続すること、前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴのドレインソース間導通抵抗が１オーム以上あり、前記論理バッファと前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴのゲート間にインピーダンス体と抵抗の直列接続とダイオードの並列接続を挿入すること、前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴのドレインソース間導通抵抗が１オーム以上あり、前記ＰｃｈＭＯＳＦＥＴの並列個数がＮｃｈＭＯＳＦＥＴの並列個数のおおよそ倍以上として、前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴのゲートに交流的または直接に接続された交流的ゲート点と、接地点と交流的または直接に接続された交流的接地点との間にゲート容量負荷間に、前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴのゲートーソース間容量よりも大きい入力容量を接続し、スイッチング基本波周波数におけるインピーダンスがスイッチング基本波周波数における前記ゲートーソース間容量と前記入力容量との合計値のインピーダンスのおおよそ１／２より低いインダクタと容量と抵抗との並列接続したものと抵抗との直列接続したもので近似の等価回路として表せるインピーダンス体と、インダクタと容量と抵抗との並列接続したものと抵抗との直列接続したものと、抵抗と、の少なくとも一方を前記論理バッファと前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴのゲート間のダイオードに並列接続したことと、
　前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴのドレインソース間導通抵抗が１オーム以上あり、前記ＰｃｈＭＯＳＦＥＴの並列個数がＮｃｈＭＯＳＦＥＴの並列個数のおおよそ倍以上とする（ことにより、ドレインソース間導通抵抗を前記ＮｃｈＭＯＳＦＥＴのＱ２のドレインソース間導通抵抗と概略揃える）こと、の一方を特徴とするスイッチング回路である。
　また、上記において、前記ＣＭＧ電圧波形の立上がりの傾斜と立下りの傾斜とを同等にする手段として、
　前記ＰｃｈＭＯＳＦＥＴのドレインソース間導通抵抗が２オーム以上あり、前記ＰｃｈＭＯＳＦＥＴのドレインと前記ＮｃｈＭＯＳＦＥＴのドレインとが１オーム以上の抵抗で接続され、前記ＰｃｈＭＯＳＦＥＴのドレインと容量負荷間に、スイッチング基本波周波数におけるインピーダンスがスイッチング基本波周波数における前記容量性負荷のインピーダンスのおおよそ１／２より低いインダクタと容量と抵抗との並列接続したものと抵抗との直列接続したもので近似の等価回路として表せるインピーダンス体を直列接続し、前記論理バッファ出力と前記ＰｃｈＭＯＳＦＥＴと前記ＮｃｈＭＯＳＦＥＴのゲート電極との間に直列に挿入された導通終了方向のダイオードに並列に、前記Ｐｃｈスイッチング素子と前記ＮｃｈＭＯＳＦＥＴのタ－ンオフ期間周波数におけるインピーダンスが前記ＰｃｈＭＯＳＦＥＴと前記ＮｃｈＭＯＳＦＥＴのゲート電極インピーダンスのおおよそ２倍より高いインダクタと容量と抵抗との並列接続したものと抵抗との直列接続したもので近似の等価回路として表せるインピーダンス体とスイッチング基本波周波数におけるインピーダンスが前記ＰｃｈＭＯＳＦＥＴと前記ＮｃｈＭＯＳＦＥＴのゲート電極インピーダンスのおおよそ１／２より低い抵抗を直列接続すること、
　前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴのドレインソース間導通抵抗が１オーム以上あり、前記ＰｃｈＭＯＳＦＥＴの並列個数がＮｃｈＭＯＳＦＥＴの並列個数のおおよそ倍以上として、（ドレインソース間導通抵抗を前記ＮｃｈＭＯＳＦＥＴのＱ２のドレインソース間導通抵抗と概略揃えて、）前記論理バッファと前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴのゲート間にインピーダンス体と抵抗の直列接続とダイオードの並列接続を挿入すること、
　前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴのドレインソース間導通抵抗が１オーム以上あり、前記ＰｃｈＭＯＳＦＥＴの並列個数がＮｃｈＭＯＳＦＥＴの並列個数のおおよそ倍以上として、（ドレインソース間導通抵抗を前記ＮｃｈＭＯＳＦＥＴのＱ２のドレインソース間導通抵抗と概略揃えて、）前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴのゲートに交流的または直接に接続された交流的ゲート点と、接地点と交流的または直接に接続された交流的接地点との間にゲート容量負荷間に、前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴのゲートーソース間容量よりも大きい入力容量を接続し、スイッチング基本波周波数におけるインピーダンスがスイッチング基本波周波数における前記ゲートーソース間容量と前記入力容量との合計値のインピーダンスのおおよそ１／２より低いインダクタと容量と抵抗との並列接続したものと抵抗との直列接続したもので近似の等価回路として表せるインピーダンス体と、インダクタと容量と抵抗との並列接続したものと抵抗との直列接続したものと、抵抗と、の少なくとも一方を前記論理バッファと前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴのゲート間のダイオードに並列接続したことと、の一方を特徴とするスイッチング回路である。
　また、上記のスイッチング回路において、前記インピーダンス体がフェライトビーズであることを特徴とするスイッチング回路である。
　さらに、上記のスイッチング回路と電子増倍電荷転送型撮像素子（以下ＥＭ－ＣＣＤ）とタイミング発生部と垂直転送駆動部と水平転送駆動部と雑音を除去するＣＤＳ（Correlated　Double　Sampling）と暗電流補正と利得可変増幅回路とデジタル映像信号に変換するＡＤＣ（Analog　Digital　Converter）とを内蔵したＡＦＥ（Analog　Front　End　processor）と映像信号処理部とを有し、前記スイッチング回路を前記電子増倍電荷転送型撮像素子の電子増倍電極の駆動に用いることを特徴とする撮像装置である。
　さらに、上記の撮像装置において、（前記ＰｃｈＭＯＳＦＥＴのドレインソース間導通抵抗が高いことを許容し、）前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴとは外形概略１．２ｍｍ×１．２ｍｍ以下であり、前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴを前記ＥＭ－ＣＣＤのＣＭＧ端子から前記ＥＭ－ＣＣＤの端子間隔（１．７７８ｍｍ）の概略３倍以下の近くにガードシールドパターンと配置することと、前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴとは外形概略１．０ｍｍ×０．６ｍｍ以下であり、前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴを前記ＥＭ－ＣＣＤのＣＭＧ端子から前記ＥＭ－ＣＣＤの端子間隔と概略同等以下の近くに配置することと、の一方を特徴とする撮像装置である。
　以上説明したように本発明によれば、スイッチング回路の負荷の電圧波形の立上がりの傾斜と立下りの傾斜とを同等にすることで、スイッチング回路から他の信号への飛び込みを低減しながら、スイッチング回路の負荷の矩形波特性を改善し、負荷容量の電圧振幅減衰を減少する。
　また、撮像装置のＥＭ－ＣＣＤのＣＭＧを駆動する回路に本発明のスイッチング回路を適用する場合には、スイッチング回路からＥＭ－ＣＣＤの出力信号への飛び込みを低減しながらスイッチング回路の負荷容量のＣＭＧの矩形波特性を改善し、ＣＭＧの電圧振幅減衰を減少して、撮像装置の感度向上になる。
本発明の一実施例の相補のＭＯＳＦＥＴ駆動回路の構成を示すブロック図（ドレイン間抵抗で片方のドレインとＣＭＧ間にフェライトビーズ挿入し、ゲート直列ダイオードと並列に抵抗とフェライトビーズの直列を挿入） 本発明の一実施例の相補のＭＯＳＦＥＴ駆動回路の構成を示すブロック図（ＰｃｈＭＯＳＦＥＴを並列として図1のフェライトビーズＺ５または抵抗Ｒ５をフェライトビーズＺ５と抵抗Ｒ５の直列接続とし図1のフェライトビーズＺ６または抵抗Ｒ６をフェライトビーズＺ６と抵抗Ｒ６の直列接続とし、図1の抵抗Ｒ１とフェライトビーズＺ２を短絡） 本発明の一実施例の相補のＭＯＳＦＥＴ駆動回路の構成を示すブロック図（（ａ）はゲート接地間に容量を追加し、（ｂ）はゲートソース間ダイオードと並列に容量を追加し、それぞれ図1の抵抗Ｒ１とフェライトビーズＺ２を短絡） 本発明の一実施例の相補のＭＯＳＦＥＴ駆動回路の入出力波形動作をしめす模式図（ゲート直列とドレイン直列とにフェライトビーズ挿入） 本発明の一実施例の相補のＭＯＳＦＥＴ駆動回路の入出力波形動作をしめす模式図（ゲート直列ダイオードと並列に抵抗とフェライトビーズの直列） 本発明の一実施例の相補のＭＯＳＦＥＴ駆動回路の入出力波形動作をしめす模式図（ゲートソース間ダイオードと並列に容量） 従来例の相補のＭＯＳＦＥＴ駆動回路の構成を示すブロック図 従来例の相補のＭＯＳＦＥＴ駆動回路の入出力波形動作をしめす模式図 ＥＭ－ＣＣＤ撮像素子を用いた撮像装置の構成を示すブロック図
　本発明の一実施例のスイッチング回路を、電子増倍ＣＣＤ撮像素子（ＥＭ－ＣＣＤ）の水平転送電極の駆動に用いた撮像装置をブロック図の図９を用いて説明する。それから、本発明の１実施例のスイッチング回路をブロック図の図１、図２，３と、波形模式図の図４、図５、図６を用いて説明する。
　図９は、ＥＭ－ＣＣＤを用いた撮像装置の構成を示すブロック図であり、図９において、１は撮像装置、２はレンズである。撮像装置１内で、３はＥＭ－ＣＣＤ、４は雑音を除去するＣＤＳ（Correlated　Double　Sampling）と暗電流補正と利得可変増幅回路（Automatic　Gain　Control以下ＡＧＣ）とデジタル映像信号Ｖｉに変換するＡＤＣ（Analog　Digital　Converter）とを内蔵したＡＦＥ（Analog　Front　End　processor）であり、５は映像信号処理部、６はＣＰＵ、７はタイミング発生部（Timing　Generator：以下ＴＧ）であり、映像信号処理部５とＣＰＵ６とＴＧ７とはＦＰＧＡ（Field　Programmable　Gate　Array）等の集積回路に集積されることもある。８は垂直転送駆動部、９は水平転送駆動部、１０は電子増倍を行う水平転送電極（ＣＭＧ）駆動部である。
　ＣＭＧ電圧振幅が例えば18Vp-pから24Vp-pや35Vp-pから45Vp-pと大きくかつ可変なＥＭ－ＣＣＤを用いた撮像装置の構成を示すブロック図の図９のＣＭＧ駆動部１０に本発明の１実施例のスイッチング回路を用いた動作を説明する。
　従来の相補のＭＯＳＦＥＴ駆動回路の構成を示すブロック図の図７では、従来の相補のＭＯＳＦＥＴ駆動回路の入出力波形動作をしめす模式図の図８のように、ＰｃｈＭＯＳＦＥＴのドレイン抵抗と、貫通電流低減制限用フェライトビーズＺ１とＺ２によりＣＭＧ電圧振幅を減衰し、ＴＩ製TC246の最高感度動作では電圧振幅が０．１Ｖで１．４倍感度が変化するので、従来は感度低下していた。
　本発明の実施例によれば、ゲート駆動の工夫でＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴとが同時導通する貫通電流を低減しておき、ＣＭＧを駆動する電圧波形の立上がりの傾斜と立下りの傾斜とを同等にする手段を前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴの周囲に追加し、ＣＭＧの駆動回路からＥＭ－ＣＣＤの出力信号への飛び込みを低減しながら、負荷容量の振幅の減衰を防ぎ、矩形波特性を改善しＥＭ－ＣＣＤの感度がさらに向上する。
　また、ＣＭＧ電圧の矩形波特性を改善すれば、ＣＭＧ電圧振幅が高い高電子増倍時の水平変調度と水平解像度の低下が改善され、映像信号処理部５での輪郭強調量を少なくできるので、画面上の雑音が低減し、ＡＦＥ４の増幅度を上げることができ、実効的な感度が向上する。
　以下、本発明の１実施例のスイッチング回路をブロック図の図１、図２，３と、タイミング波形模式図の図４、図５、図６を用いて説明する。図１は、ゲート電極容量のインピーダンスやＣＭＧ容量のインピーダンスに対し、フェライトビーズＺ２と抵抗Ｒ１のインピーダンスが、スイッチング基本周波数において、１０分の１以下と充分低く、スイッチングのターンオフ時間を周期とする周波数において、インピーダンスが１０倍以上と十分高い、ゲート駆動のフェライトビーズＺ５，Ｚ６または抵抗Ｒ５，Ｒ６の特性の適合が好適な状態で、Ｑ1とＱ２とが同時導通しない場合で、前記論理バッファが、（中速度低雑音TTLレベル入力バッファ）インバータで駆動された、（シュミットトリガまたはTTLレベル入力）バッファインバータの（６）並列接続であり、前記Ｐｃｈスイッチング素子の導通抵抗が２オーム以上あり、前記Ｐｃｈスイッチング素子のドレインと前記Ｎｃｈスイッチング素子のドレインとが２オーム以上の抵抗で接続され、前記Ｐｃｈスイッチング素子のドレインと容量負荷間に、スイッチング基本波周波数におけるインピーダンスがスイッチング基本波周波数における前記容量性負荷のインピーダンスのおおよそ１／２より低いインダクタと容量と抵抗との並列接続したものと抵抗との直列接続したもので近似の等価回路として表せるインピーダンス体であるフェライトビーズを直列接続し、前記論理バッファ出力と前記ＰｃｈＭＯＳＦＥＴと前記ＮｃｈＭＯＳＦＥＴのゲート電極との間に直列に挿入された導通終了方向のダイオードに並列に、前記Ｐｃｈスイッチング素子と前記ＮｃｈＭＯＳＦＥＴのタ－ンオフ期間周波数におけるインピーダンスが前記ＰｃｈＭＯＳＦＥＴと前記ＮｃｈＭＯＳＦＥＴのゲート電極インピーダンスのおおよそ２倍より高いインダクタと容量と抵抗との並列接続したものと抵抗との直列接続したもので近似の等価回路として表せるインピーダンス体とスイッチング基本波周波数におけるインピーダンスが前記ＰｃｈＭＯＳＦＥＴと前記ＮｃｈＭＯＳＦＥＴのゲート電極インピーダンスのおおよそ１／２より低い抵抗を直列接続する構成例である。
　また、図１では、前記論理バッファ出力と前記Ｐｃｈスイッチング素子と前記Ｎｃｈスイッチング素子のゲート電極との間に直列に挿入された導通終了方向のダイオードに並列に前記Ｐｃｈスイッチング素子と前記Ｎｃｈスイッチング素子のタ－ンオフ期間周波数におけるインピーダンスが前記Ｐｃｈスイッチング素子と前記Ｎｃｈスイッチング素子のゲート電極インピーダンスのおおよそ２倍より高いインダクタと容量と抵抗との並列接続したものと抵抗との直列接続したもので近似の等価回路として表せるインピーダンス体であるフェライトビーズを接続されている。
　図２は、図１のＰｃｈＭＯＳＦＥＴの並列個数がＮｃｈＭＯＳＦＥＴの並列個数のおおよそ倍以上として、例えばＰｃｈＭＯＳＦＥＴをＱ１とＱ３との並列として導通抵抗を、ＮｃｈＭＯＳＦＥＴのＱ２の導通抵抗と概略揃えて、図１のフェライトビーズＺ５または抵抗Ｒ５をフェライトビーズＺ５と抵抗Ｒ５の直列接続とし図1のフェライトビーズＺ６または抵抗Ｒ６をフェライトビーズＺ６と抵抗Ｒ６の直列接続とし、図１の抵抗Ｒ１とフェライトビーズＺ２を短絡して不要としても、容量性負荷のＣＭＧの矩形波特性のターンオンとターンオフの対称性を維持して高速化する構成例である。
　図１と図２はＭＯＳＦＥＴ駆動回路がゲートとをターンオン時に比較的遅く駆動しターンオフ時に比較的早く駆動する本発明の１実施例を示したブロック図であり、図３はＭＯＳＦＥＴのターンオン時のゲートーソース電圧の変化を緩やかにしてＭＯＳＦＥＴのターンオン時のドレイン抵抗の低下を緩やかにして緩やかなターンオンの前にターンオフさせ、ＭＯＳＦＥＴのドレインとＣＭＧとの間の抵抗Ｒ１とフェライトビーズＺ２を短絡して不要としても、負荷容量のＥＭ－ＣＣＤのＣＭＧからＥＭ－ＣＣＤの出力信号への飛び込みを低減しながら、負荷容量の振幅の減衰を防ぎ、矩形波特性を改善しＥＭ－ＣＣＤの感度がさらに向上する本発明の他の一実施例を示したブロック図である。
　図４と図５はＭＯＳＦＥＴ駆動回路がゲートとをターンオン時に比較的遅く駆動しターンオフ時に比較的早く駆動する本発明の一実施例の動作の入出力電圧をしめす模式図であり、図６ＭＯＳＦＥＴのターンオン時のゲートーソース電圧の変化を緩やかにしてＭＯＳＦＥＴのターンオン時のドレイン抵抗の低下を緩やかにして、ＭＯＳＦＥＴのドレインとＣＭＧとの間にフェライトビーズを挿入しなくても、ＣＭＧ駆動回路からＥＭ－ＣＣＤの出力信号への飛び込みを低減しながら、負荷容量の振幅の減衰を防ぎ、矩形波特性を改善すしＥＭ－ＣＣＤの感度がさらに向上するする本発明の他の一実施例の動作の入出力電圧をしめす模式図である。
　図１、図２、図３、図４、図５、図６において、ＶccHは論理電源、ＶＨとＶＬとはスイッチング回路電源であり、ＩＣ３　１/６～６/６は図１では一般的な６個入りACT04、LVC04、LVC14、VHCT04等ＴＴＬレベル入力バッファインバータＩｎｖＩＣを１入力５出力に直列接続してあるがＩＣ３は駆動電流が大きい１ゲート／１パッケージＣＭＯＳバッファ論理集積回路（ＢｕｆＩＣ）が１個でも良い。
　Ｑ１はＰｃｈＭＯＳＦＥＴ、Ｑ２はＮｃｈＭＯＳＦＥＴ、Ｄ１～Ｄ５は直流再生ダイオード、Ｄ１０～Ｄ１３は逆流防止のショットーキバリアダイオード（以下ＳＢＤ）である。また、ＣＭＧはＥＭ－ＣＣＤの電子増倍水平転送電極、Ｃ１とＣ２は交流結合容量であり、Ｒ５とＲ６はゲート駆動抵抗であり、Ｚ５とＺ６はフェライトビーズであり、Ｒ５とＲ６またはＺ５とＺ６のクロック基本波周波数におけるインピーダンスがクロック基本波周波数における容量性負荷のインピーダンスより低く、スイッチング回路の同時導通時間を半周期とする周波数におけるインピーダンス分は高い。
　図１、図２、図３、図４、図５、図６において、Viは論理回路１、論理回路２、論理回路３の入力波形であり、Vout1は論理回路１　ＩＣ１の出力波形であり、Vout2は論理回路２　ＩＣ２の出力波形であり、Vout3は論理回路３　ＩＣ３　２/６～６/６　の出力波形であり、Vg1はＰｃｈＭＯＳＦＥＴのＱ１のゲート電圧波形であり、Vg2はＮｃｈＭＯＳＦＥＴのＱ２のゲート電圧波形であり、Vd1はＰｃｈＭＯＳＦＥＴのＱ１のドレイン電圧波形であり、Vｄ2はＮｃｈＭＯＳＦＥＴのＱ２のドレイン電圧波形であり、Ｖｃｍｇは負荷容量ＣＭＧに印加される出力電圧波形である。
　本発明の一実施例を示したブロック図の図１と図２と図３と従来技術のブロック図の図７との相異は、ＣＭＧを駆動する電圧波形の立上がりの傾斜と立下りの傾斜とを同等にする手段を前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴの周囲に追加し、ＣＭＧ駆動回路からＥＭ－ＣＣＤの出力信号への飛び込みを低減しながら、負荷容量の電圧振幅の減衰を防ぎ、対称性等の矩形波特性を改善したことである。
　また、ＰｃｈＭＯＳＦＥＴのドレインソース間導通抵抗が高いことを許容し、小型化品のＭＯＳＦＥＴでかつターンオフを高速化するため入力容量とゲートチャージ電荷の少ないＭＯＳＦＥＴを選択して、ＥＭ－ＣＣＤのＣＭＧにＭＯＳＦＥＴを近接配置して、ＣＭＧ駆動回路からＥＭ－ＣＣＤの出力信号への飛び込みを低減しながら、負荷容量のＣＭＧ電圧振幅の減衰を防ぎ、対称性等の矩形波特性を改善したことである。
　以下図１と図２と図３と図４と図５と図６を用いて、本発明の一実施例を説明する。
　図１と図２と図３において、Ｑ１のＰｃｈＭＯＳＦＥＴのｏｎ抵抗が下がるゲート電圧は例えば４．５Ｖと高いので、ＶccHはＩＣ１の推奨最大電圧以下に設定する。つまりＩＣ３　１/６～６/６の品種がＴＴＬ論理ＩＣ７４ＬＳとピン配置が同一で、高速で駆動電流も大きく耐圧も比較的高い７４ＡＣならＶccH＝６Ｖ以下、ＩＣ３の品種が高速ではあるが耐圧が中くらいの７４ＬＶＣならＶccH＝５．５Ｖ以下にする。
　したがって、例えば７４ＡＣなら、図１、図２、図３、図４、図５、図６において、ＶccH＝６Ｖで、Vf(Forward Voltage of diode：順方向降下電圧)＝０．６Ｖで、Vｇ1はＶＨ＋２Vf＝ＶＨ＋１．２ＶでＶＨ－VccH＋２Vf＝ＶＨ－４．８Ｖとなり、Vｇ2はＶＬ＋VccH－３Vf＝ＶＬ－４．２ＶでＶＬ－３Vf＝ＶＬ－１．８Ｖとなる。
　図１において、Ｑ１のゲートＧもＱ２のゲートＧもコンデンサＣ１とＣ２を介して、ターンオフ時にはＳＢＤのＤ１１とＤ１２とでＩＣ３　２/６～６/６からチャージ電荷Ｑｇが駆動され、ターンオフ遅延はほとんどなくなる。ターンオン時にはフェライトビーズＺ５とＺ６または抵抗Ｒ５とＲ６とで高周波数成分の駆動は制限され、ターンオンは遅延し、Ｑ１とＱ２との間で導通期間と非導通期間とが相互にほぼ等しくＱ１とＱ２との間で同時オン期間がなくなる。抵抗Ｒ１は０ΩからのＱ１Ｑ２間突入電流制限用抵抗であり、Ｚ２はＣＭＧ突入電流制限用フェライトビーズであり、ターンオン期間の周波数fturn-onでのインピーダンスはＺ２がＲ１より大きい（０≦Ｒ１≦Ｚ２ at ｆturn-on）。
　そのため、図４において、Ｑ１のドレイン電圧Vd1の波形は、立ち上がりは、ターンオフを高速化するため入力容量とゲートチャージ電荷の少ないＰcｈＭＯＳＦＥＴＱ１のドレイン抵抗が例えば約３．２Ωと高い分なまりが大きい上に、立下りは例えば２．２Ωの抵抗Ｒ１でなまりが大きい。それに対し、Ｑ２のドレイン電圧Vd2の波形は、立ち上がりも立下りもＮcｈＭＯＳＦＥＴドレイン抵抗が例えば約１．２Ω程度と比較的低い分なまりが少ない。そして、Vd1とフェライトビーズＺ２で接続されている負荷容量ＣＭＧの電圧Vcmgの波形は、立ち上がりはＰcｈＭＯＳＦＥＴのドレイン抵抗でなまり、立下りは抵抗Ｒ１でなまり、立ち上がりと立下りとが均等になまり、フェライトビーズＺ２でさらになまる。その結果、ターンオフを高速化するため入力容量とゲートチャージ電荷の少なくＰcｈＭＯＳＦＥＴＱ１のドレイン抵抗が例えば約８Ωと高いＭＯＳＦＥＴを選択しても、負荷容量電圧Ｖｃｍｇの波形のなまりがバランスする。そして、ＣＭＧ駆動回路の貫通電流からＥＭ－ＣＣＤの出力信号への飛び込みと負荷容量ＣＭＧの駆動電圧からＥＭ－ＣＣＤの出力信号への飛び込みを低減しながら、負荷容量ＣＭＧの電圧Vcmgの対称性の矩形波特性を改善しＥＭ－ＣＣＤの感度がさらに向上する。ターンオフを高速化するため入力容量とゲートチャージ電荷の更に少ないＰcｈＭＯＳＦＥＴＱ１のドレイン抵抗が例えば約８Ωで５．１Ωの抵抗Ｒ１でＮcｈＭＯＳＦＥＴドレイン抵抗が例えば約３Ω程度でも良い。
　つまり、図１において、フェライトビーズＺ５とＺ６または抵抗Ｒ５とＲ６とで導通開始（ターンオン）方向の高周波数成分のインピーダンスは高く維持され、Ｑ１のＰｃｈＭＯＳＦＥＴとＱ２のＮｃｈＭＯＳＦＥＴとのターンオンの遅延は維持される。さらに、図５の導通開始（ターンオン）方向のダイオードＤ１０とＤ１３の順方向降下電圧がなくなり、導通時のＭＯＳＦＥＴゲートーソース電圧を大きく確保し導通時のＭＯＳＦＥＴのＱ１とＱ２のドレインソース間導通抵抗が下がり、ＣＭＧ電圧の矩形波特性を改善しＥＭ－ＣＣＤがさらに感度が向上する。
　図２において、クロック基本周波数fclkでのインピーダンスはＲ５とＲ６とがＺ５とＺ６より十分大きく（Ｚ５≪Ｒ５ at ｆｃｌｋ、Ｚ６≪Ｒ６ at ｆｃｌｋ）、ターンオン期間の周波数fturn-onでのインピーダンスはＺ５とＺ６がＲ５とＲ６とより十分大きい（Ｒ５≪Ｚ５ at ｆturn-on、Ｒ６≪Ｚ６
at ｆturn-on）。また、ＮｃｈＭＯＳＦＥＴよりもチャージ電荷や入力容量の大きいＰｃｈＭＯＳＦＥＴのＱ１とＱ３を並列化したのを補正するため、Ｒ５よりＲ６が十分大きい（Ｒ５≪Ｒ６）。そのため、Ｑ１のゲートもＱ２のゲートもコンデンサＣ１とＣ２を介して、ターンオフ時にはＳＢＤのＤ１１とＤ１２とでＩＣ３からチャージ電荷Ｑｇで駆動され、ターンオフ遅延はほとんどなくなる。ターンオン時にはＳＢＤのＤ１０とＤ１３とフェライトビーズＺ５とＺ６と抵抗Ｒ５とＲ６とで高周波数成分の駆動は制限され、ターンオンは遅延し、貫通電流が非常に少なくなる。また、負荷容量ＣＭＧの電圧Vcmgのターンオンの高周波数成分も制限される。
　そのため、図５において、Ｑ１のドレイン電圧Vd1とＱ２のドレイン電圧Vd2と負荷容量ＣＭＧの電圧Vcmgの波形は等しく、立ち上がりは、ターンオフを高速化するため入力容量とゲートチャージ電荷の少ないＰcｈＭＯＳＦＥＴＱ１とＱ３の並列でドレイン抵抗が例えば３．２Ωの半分の１．６Ωと比較的低くても、抵抗Ｒ５とフェライトビーズＺ５とで、なまりが２段階となる。立ち下がりは、ＮcｈＭＯＳＦＥＴＱ２のドレイン抵抗が例えば１．２Ωと比較的低くても、抵抗Ｒ６とフェライトビーズＺ６とで、なまりが２段階となる。その結果、ＣＭＧ駆動回路の貫通電流からＥＭ－ＣＣＤの出力信号への飛び込みと負荷容量ＣＭＧの駆動電圧からＥＭ－ＣＣＤの出力信号への飛び込みを低減しながら、負荷容量ＣＭＧの電圧Vcmgの振幅の減衰と遅延とを防ぎ、対称性と波形なまりとデューティー比との矩形波特性を改善しＥＭ－ＣＣＤの感度がさらに向上する。ターンオフを高速化するため入力容量とゲートチャージ電荷の更に少ないＰcｈＭＯＳＦＥＴＱ１とＱ３のドレイン抵抗が例えば約８ΩでＮcｈＭＯＳＦＥＴドレイン抵抗が例えば約３Ω程度でも良い。
　図３では、（ａ）はゲート接地間に容量Ｃ５とＣ６を追加し、（ｂ）はゲートソース間ダイオードと並列に容量Ｃ５とＣ６を追加し、ＭＯＳＦＥＴのターンオン時のゲートーソース電圧の変化を緩やかにしてＭＯＳＦＥＴのターンオン時のドレイン抵抗の低下を緩やかにして、ＭＯＳＦＥＴのドレインとＣＭＧとの間にフェライトビーズを挿入しなくても、ＣＭＧ駆動回路の貫通電流からＥＭ－ＣＣＤの出力信号への飛び込みと負荷容量ＣＭＧの駆動電圧からＥＭ－ＣＣＤの出力信号への飛び込みを低減しながら、負荷容量の振幅の減衰を防ぎ、矩形波特性を改善しＥＭ－ＣＣＤの感度がさらに向上する。チャージ電荷や入力容量がＰｃｈ－ＭＯＳＦＥＴの方が大きいのを補正するため、　また、ＮｃｈＭＯＳＦＥＴよりもチャージ電荷や入力容量の大きいＰｃｈＭＯＳＦＥＴのＱ１とＱ３を並列化したのを補正するため、抵抗のＲ５よりＲ６が十分大きい（Ｒ５≪Ｒ６）か、容量のＣ５よりＣ６が十分大きい（Ｃ５≪Ｃ６）。
　そのため、図６において、Ｑ１のドレイン電圧Vd1とＱ２のドレイン電圧Vd2と負荷容量ＣＭＧの電圧Vcmgの波形は等しく、立ち上がりは、ＰcｈＭＯＳＦＥＴＱ１とＱ３の並列でドレイン抵抗が例えば３．２Ωの半分の１．６Ωと比較的低くても、抵抗Ｒ５と容量Ｃ５とによるスローターンオンとなり、ターンオン時のみなまりが大きくなる。立ち下がりは、ＮcｈＭＯＳＦＥＴＱ２のドレイン抵抗が例えば０．８Ωと比較的低くても、抵抗Ｒ６と容量Ｃ６とによるスローターンオンとなり、ターンオン期間のみなまりが大きくなる。その結果、ＣＭＧ駆動回路の貫通電流からＥＭ－ＣＣＤの出力信号への飛び込みと負荷容量ＣＭＧの駆動電圧からＥＭ－ＣＣＤの出力信号への飛び込みを低減しながら、負荷容量ＣＭＧの電圧Vcmgの振幅の減衰と遅延とを防ぎ、対称性と波形なまりとデューティー比との矩形波特性を改善しＥＭ－ＣＣＤの感度がさらに向上する。ターンオフを高速化するため入力容量とゲートチャージ電荷の更に少ないＰcｈＭＯＳＦＥＴＱ１とＱ３のドレイン抵抗が例えば約８ΩでＮcｈＭＯＳＦＥＴドレイン抵抗が例えば約３Ω程度でも良い。
　図２と図３において、ＰｃｈＭＯＳＦＥＴの並列個数をＮｃｈＭＯＳＦＥＴの並列個数のドレイン抵抗の比に反比例して２倍以上とするか、または詳しくは後述するように、導通時のＰcｈＭＯＳＦＥＴゲートーソース電圧を大きく確保すれば、ドレイン抵抗と矩形波特性の対称性とＥＭ－ＣＣＤの感度とはさらに良くなる。
　その結果、高感度動作のためにＣＭＧの電圧振幅を大きくしてＭＯＳＦＥＴのドレイン電流が増加し、よりＱｇが増加しても、Ｑ１とＱ２との同時オン期間の貫通電流が無視できるまで少なくなり、ＣＭＧの電圧振幅と矩形波形が確保され、感度低下がなくなり、実効感度が改善される。また、貫通電流が少ない分電力損失が低減し、発熱と温度上昇とが低減し、さらに感度が向上する。
　また、図１と図２と図３と図４と図５と図６において、Ｑ１のＰｃｈＭＯＳＦＥＴのｏｎ抵抗が下がるゲート電圧は例えば４．５Ｖと高いので、直流再生ダイオードＤ３を順方向降下電圧０．３ＶのＳＢＤにしてオン時のＰｃｈＭＯＳＦＥＴのＱ１ゲート電圧Ｖgs＝－５．４Ｖ～－４．７Ｖを確保する。また、ゲート電圧が確保される一方、ＭＯＳＦＥＴのゲートのスレッショルド電圧で電荷引き抜きを駆動する際の論理ＣＭＯＳ集積回路の電源電圧と論理ＣＭＯＳ集積回路の出力電圧との差が低減するが、駆動電流２４ｍAを保証するＬＶＣシリーズ等の高速論理ＣＭＯＳ集積回路ＩＣ３を例えば３個等複数個を並列接続すれば、ＶccH＝５Ｖにしても良い。ＩＣ１をさらに駆動能力の高い品種にするか並列個数を増加すれば、直流再生ダイオードＤ３を順方向降下電圧０．２ＶのＳＢＤにしても良い。
　その結果、本発明の一実施例の図１と図２と図３の回路は、ＭＯＳＦＥＴ駆動回路がゲートとをターンオン時に比較的遅く駆動しターンオフ時に比較的早く駆動する本発明の一実施例の動作の入出力電圧をしめす模式図の図４と図５と図６の動作（Ｖｇ１波形）になり、ＮｃｈＭＯＳＦＥＴとＰｃｈＭＯＳＦＥＴとが同時導通する期間を無視できる程度に短くなり、容量負荷ＣＭＧの電圧振幅減衰をおおよそ０．２Ｖに減少し、０．１Ｖで１．４倍感度が変化するため、０．２Ｖで２倍の感度変化で、感度低下をおよそ１／２にして、従来のおおよそ１／１６０の感度低下に比較しおおよそ８０倍の感度向上になる。また、貫通電流が少ない分電力損失が低減し、発熱と温度上昇とが低減し、さらに感度が向上する。
　非特許文献７から１２のように、Ｑ２のＮｃｈＭＯＳＦＥＴと比較しＱ１のＰｃｈＭＯＳＦＥＴのドレインソース間導通抵抗が大きいため、図８のＶｃｍｇ波形の立ち上がり立ち下がりが非対称になるのに対し、図1ではＱ１のＰｃｈＭＯＳＦＥＴの抵抗が短絡されＱ２のＮｃｈＭＯＳＦＥＴのドレインにのみＲ２が挿入され、図４のＶｃｍｇの立ち上がりも立ち下がりも同等となり対称性が改善される。
　また、図２と図３とでは、導通時のＭＯＳＦＥＴゲートーソース電圧を大きく確保すると共にＱ１とＱ３とのＰｃｈＭＯＳＦＥＴを並列化して、Ｑ１とＱ３とのＰｃｈＭＯＳＦＥＴのドレインソース間導通抵抗を並列化して、Ｑ２のＮｃｈＭＯＳＦＥＴのドレインソース間導通抵抗と同等にして、図５と図６のＶｃｍｇの立ち上がりも立ち下がりも同等となり対称性が改善される。具体的には、Ｐｃｈのゲートーソース電圧を５Ｖ確保しＮｃｈのゲートーソース電圧を３Ｖとすれば、非特許文献７から１２から、Ｐｃｈのドレインソース間導通抵抗約２．８Ωで並列化して約１．４Ωに対しＮｃｈの約１．２Ωとほぼ等しく、Ｐｃｈのドレインソース間導通抵抗約８Ωから約６Ωで並列化して約４Ωから約３Ωに対しＮｃｈの約３Ωとほぼ等しくなる。
　その結果、図５と図６とのＶｃｍｇの立ち上がりも立ち下がりも同等となり対称性が改善される。
　さらに図８のＶｃｍｇ波形の立ち上がり立ち下がり以降もの傾斜が残るのに対し、図５と図６のＶｃｍｇの立ち上がりも立ち下がりも波形の飽和が急となり、立ち上がり立ち下がり以降もの傾斜がほとんどなくなる。
　相補のＭＯＳＦＥＴが同時導通するのを低減してもＶｃｍｇ電圧波形が急激に変化すると、負荷容量のＥＭ－ＣＣＤのＣＭＧからＥＭ－ＣＣＤの出力信号への飛び込みが発生する。飛び込みを低減するため、ＥＭ－ＣＣＤのＣＭＧにＭＯＳＦＥＴを近接配置しようと小型化品のＭＯＳＦＥＴを選択しても、ＮｃｈＭＯＳＦＥＴに比べ、ＰｃｈＭＯＳＦＥＴはドレイン抵抗が大きく、Ｑｇ１の値が大きいために、従来技術では、Ｖｃｍｇはアンバランスとなり易い。しかし、本発明の一実施例の図１と図２と図３の回路は、ＮｃｈＭＯＳＦＥＴに比べ、ＰｃｈＭＯＳＦＥＴはドレイン抵抗が大きく、Ｑｇ１の値が大きいことを補正でき、小型化品のＭＯＳＦＥＴを撮像装置のプリント基板上でＥＭ－ＣＣＤのＣＭＧに近接配置できる。図１と図２と図３との電源ＶＨと電源ＶＬとの図示しないデカップリングコンデンサも、図１の抵抗Ｒ１とフェライトビーズＺ２も、撮像装置のプリント基板上でＭＯＳＦＥＴとＥＭ－ＣＣＤのＣＭＧに近接配置する必要がある。しかし、例えば０．４ｍｍ×０．２ｍｍの抵抗とフェライトビーズとセラミックコンデンサとが製品化され、プリント基板内蔵用の０．０５ｍｍ厚のセラミックコンデンサが製品化され、０．３ｍｍ×０．１５ｍｍの抵抗も開発され、実装上の問題にはならない。
　例えば、非特許文献７と８の外形１．２ｍｍ×１．２ｍｍまたは非特許文献１１と１２の外形１．０ｍｍ×０．６ｍｍでドレインソース間導通抵抗はＰｃｈゲートソース間４Ｖ約８Ωで、Ｎｃｈゲートソース間３Ｖ約３Ωと小型化したＭＯＳＦＥＴのＱ１とＱ２（図１と図２）またはＱ１とＱ２とＱ３（図３）をＥＭ－ＣＣＤのＣＭＧ端子からＥＭ－ＣＣＤの端子間隔（１．７７８ｍｍ）の概略３倍以下の近くに配置すれば、Ｑ１のドレイン電圧Vd1とＱ２のドレイン電圧Vd2と負荷容量ＣＭＧの電圧Vcmgのプリント板の配線パターンの範囲がＥＭ－ＣＣＤの４番ピンのＣＭＧと５番ピンのReset　gate（ＲＳＴ）との端子間隔と比較して同等程度まで小さくなる。そのため、ＣＭＧへのプリント板の配線パターンとＲＳＴへのリセットパルスのプリント板の配線パターンとの間に交流的に接地されたパターンを配置して飛び込みを低減するいわゆるガードシールド（Guard　shield）パターンと併用すれば、４番ピンのＣＭＧへのプリント板の配線パターンから５番ピンのＲＳＴへのプリント板の配線パターンを介し１０番ピンの出力（Output　signal：ＯＵＴ）への飛び込みを低減し、ＣＭＧ電圧振幅のスパイクやＭＯＳＦＥＴのドレイン間の貫通電流のスパイクからプリント板の配線を介して、ＥＭ－ＣＣＤの出力信号への飛び込みと負荷容量のＥＭ－ＣＣＤのＣＭＧからＥＭ－ＣＣＤの出力信号への飛び込みを低減することができる。外形１．０ｍｍ×０．６ｍｍのＭＯＳＦＥＴをＥＭ－ＣＣＤのＣＭＧ端子からＥＭ－ＣＣＤの端子間隔と概略同等以下の近くに配置にすれば、ガードシールドパターンの必要性も低減する。その結果、スパイクの飛び込みを考慮しなくて済む分、矩形波特性をさらに改善し、容量負荷ＣＭＧの電圧振幅減衰をさらに減少し、さらに感度が向上する。
　図1にのみ、Guard　shieldとＲＳＴとＯＵＴを図示したが、図示しない図２と図３でもＣＭＧとＲＳＴとＯＵＴ間にGuard　shieldを配置しても良い。また、ＭＯＳＦＥＴをＥＭ－ＣＣＤのＣＭＧ端子からＥＭ－ＣＣＤの端子間隔と概略同等以下の近くに配置して、図1でも図示しない図２と図３でもGuard　shieldを省略しても良い。
　また、ＣＭＧ駆動回路からＥＭ－ＣＣＤの出力信号への飛び込みを低減しながら、ＣＭＧ電圧の矩形波特性を改善すれば、過大光量により垂直転送路へ漏れこんだ電荷が蓄積部転送路から水平転送路へ次々と溢れだして行くブルーミングも起きにくくなる。
　以上説明したように本発明によれば、ＮｃｈＭＯＳＦＥＴに比べ、ＰｃｈＭＯＳＦＥＴはドレイン抵抗が大きく、Ｑｇ１の値が大きいことを補正できる。そのため、ターンオフを高速化するため入力容量とゲートチャージ電荷の少なく外形も小型化品のＭＯＳＦＥＴをＥＭ－ＣＣＤのＣＭＧに近接配置し、ＮｃｈＭＯＳＦＥＴとＰｃｈＭＯＳＦＥＴとの相互が同時導通する貫通電流を低減し、ＣＭＧ駆動回路からＥＭ－ＣＣＤの出力信号への飛び込みを低減しながら、負荷容量のＣＭＧ電圧の振幅の減衰を防ぎ、感度低下を減少して、感度向上になる。また、ＣＭＧを駆動する電圧波形の立上がりの傾斜と立下りの傾斜とを同等にして、ＣＭＧ電圧の矩形波特性を改善し、ＣＭＧ電圧振幅が高い高電子増倍時の水平解像度と水平変調度の低下が改善され、輪郭強調量を少なくできるので、画面上の雑音が低減し、ＡＦＥの増幅度を上げることができ、実効的な感度が向上する。
　その結果、ＥＭ－ＣＣＤを用いた撮像装置の感度がより向上し、光の波長より分解能の高い近接場光顕微鏡の観察や、生きた細胞の蛍光の動画観察や、半導体の動作時の発光動画観察や、曇天や雨天の夜間の可視光または近赤外光での監視などの、超低照度にまで用途が拡張される。さらに、ＣＭＧ電圧振幅が高い高電子増倍時の水平解像度と水平変調度の低下が改善され、超低照度での高い解像度と高い変調度が必要な、開放口径比が暗く解像度と変調度が低下している超高倍率ズームレンズの望遠端での超遠距離監視などにまで用途が拡張される。
１：撮像装置、２：レンズ、３：ＥＭ－ＣＣＤ、４：ＡＦＥ、
５：映像信号処理部、６：ＣＰＵ、７：タイミング発生部（ＴＧ）、
８：垂直転送駆動部、９：水平転送駆動部、１０：ＣＭＧ駆動部
ＩＣ１、ＩＣ２、ＩＣ３、ＩＣ４：反転論理ＣＭＯＳ集積回路（Inv IC）、 
Ｑ１：ＰｃｈＭＯＳＦＥＴ、 Ｑ２：ＮｃｈＭＯＳＦＥＴ、 
Ｄ１～Ｄ９：ダイオード、Ｄ１０～Ｄ１３：ショットキダイオード、
Ｃ１，Ｃ２：容量、ＣＭＧ：ＥＭ－ＣＣＤの電子増倍水平転送電極、
Ｚ１～Ｚ６：フェライトビーズ、Ｒ１～Ｒ８：抵抗、
６Ｖ，５．５Ｖ，５V：論理電源、ＶＨ，ＶＬ：電源、
Ｖi：ＩＣ１、ＩＣ２、ＩＣ３、の入力波形、
Vout1：ＩＣ１の出力波形、Vout2：ＩＣ２の出力波形、
Vout3：ＩＣ３の２/６～６/６の出力波形、
Vg1：ＰｃｈＭＯＳＦＥＴのＱ１のゲート電圧波形、
Vg2：ＮｃｈＭＯＳＦＥＴのＱ２のゲート電圧波形、
Vd1：ＰｃｈＭＯＳＦＥＴのＱ１のドレイン電圧波形、
Vd2：ＮｃｈＭＯＳＦＥＴのＱ２のドレイン電圧波形、
Ｖcmg：負荷容量ＣＭＧに印加される出力電圧波形、
 

Claims (4)

  1. 電源電圧が６Vを超え、負荷を駆動し、Ｐｃｈ金属酸化膜形電界効果トランジスタ（以下ＭＯＳＦＥＴ）とＮｃｈＭＯＳＦＥＴと論理バッファとを用い、前記論理バッファと前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴのゲート間にインピーダンス体または抵抗またはインピーダンス体と抵抗の直列接続とダイオードの並列接続を挿入し、前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴがターンオフする方向にダイオードが接続されているスイッチング回路において、
    前記ＰｃｈＭＯＳＦＥＴがターンオフする方向に接続されているダイオードの直列個数を前記ＮｃｈＭＯＳＦＥＴがターンオフする方向に接続されているダイオードの直列個数を前記ＰｃｈＭＯＳＦＥＴがターンオフする方向に接続されているダイオードの直列個数より少なくし、前記インピーダンス体または抵抗と並列接続されているダイオードをショットキーバリアダイオードとし、前記論理バッファを論理バッファで駆動された６並列接続の論理バッファとし、
    　電圧波形の立上がりの傾斜と立下りの傾斜とを同等にする手段を追加したことを特徴とするスイッチング回路である。
  2. 請求項１のスイッチング回路において、前記ＣＭＧ電圧波形の立上がりの傾斜と立下りの傾斜とを同等にする手段として、
    　前記ＰｃｈＭＯＳＦＥＴのドレインソース間導通抵抗が２オーム以上あり、前記ＰｃｈＭＯＳＦＥＴのドレインと前記ＮｃｈＭＯＳＦＥＴのドレインとが１オーム以上の抵抗で接続され、前記ＰｃｈＭＯＳＦＥＴのドレインと容量負荷間に、スイッチング基本波周波数におけるインピーダンスがスイッチング基本波周波数における前記容量性負荷のインピーダンスのおおよそ１／２より低いインダクタと容量と抵抗との並列接続したものと抵抗との直列接続したもので近似の等価回路として表せるインピーダンス体を直列接続したことと、
    　前記論理バッファ出力と前記ＰｃｈＭＯＳＦＥＴと前記ＮｃｈＭＯＳＦＥＴのゲート電極との間に直列に挿入された導通終了方向のダイオードに並列に、前記Ｐｃｈスイッチング素子と前記ＮｃｈＭＯＳＦＥＴのタ－ンオフ期間周波数におけるインピーダンスが前記ＰｃｈＭＯＳＦＥＴと前記ＮｃｈＭＯＳＦＥＴのゲート電極インピーダンスのおおよそ２倍より高いインダクタと容量と抵抗との並列接続したものと抵抗との直列接続したもので近似の等価回路として表せるインピーダンス体とスイッチング基本波周波数におけるインピーダンスが前記ＰｃｈＭＯＳＦＥＴと前記ＮｃｈＭＯＳＦＥＴのゲート電極インピーダンスのおおよそ１／２より低い抵抗を直列接続すること、
    　前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴのドレインソース間導通抵抗が１オーム以上あり、前記論理バッファと前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴのゲート間にインピーダンス体と抵抗の直列接続とダイオードの並列接続を挿入すること、
    　前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴのドレインソース間導通抵抗が１オーム以上あり、前記ＰｃｈＭＯＳＦＥＴの並列個数がＮｃｈＭＯＳＦＥＴの並列個数のおおよそ倍以上として、前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴのゲートに交流的または直接に接続された交流的ゲート点と、接地点と交流的または直接に接続された交流的接地点との間にゲート容量負荷間に、前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴのゲートーソース間容量よりも大きい入力容量を接続し、スイッチング基本波周波数におけるインピーダンスがスイッチング基本波周波数における前記ゲートーソース間容量と前記入力容量との合計値のインピーダンスのおおよそ１／２より低いインダクタと容量と抵抗との並列接続したものと抵抗との直列接続したもので近似の等価回路として表せるインピーダンス体と、インダクタと容量と抵抗との並列接続したものと抵抗との直列接続したものと、抵抗と、の少なくとも一方を前記論理バッファと前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴのゲート間のダイオードに並列接続したことと、
    　前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴのドレインソース間導通抵抗が１オーム以上あり、前記ＰｃｈＭＯＳＦＥＴの並列個数がＮｃｈＭＯＳＦＥＴの並列個数のおおよそ倍以上とすること、の一方を特徴とするスイッチング回路である。
  3. 請求項１のスイッチング回路において、前記ＣＭＧ電圧波形の立上がりの傾斜と立下りの傾斜とを同等にする手段として、
    　前記ＰｃｈＭＯＳＦＥＴのドレインソース間導通抵抗が２オーム以上あり、前記ＰｃｈＭＯＳＦＥＴのドレインと前記ＮｃｈＭＯＳＦＥＴのドレインとが１オーム以上の抵抗で接続され、前記ＰｃｈＭＯＳＦＥＴのドレインと容量負荷間に、スイッチング基本波周波数におけるインピーダンスがスイッチング基本波周波数における前記容量性負荷のインピーダンスのおおよそ１／２より低いインダクタと容量と抵抗との並列接続したものと抵抗との直列接続したもので近似の等価回路として表せるインピーダンス体を直列接続し、前記論理バッファ出力と前記ＰｃｈＭＯＳＦＥＴと前記ＮｃｈＭＯＳＦＥＴのゲート電極との間に直列に挿入された導通終了方向のダイオードに並列に、前記Ｐｃｈスイッチング素子と前記ＮｃｈＭＯＳＦＥＴのタ－ンオフ期間周波数におけるインピーダンスが前記ＰｃｈＭＯＳＦＥＴと前記ＮｃｈＭＯＳＦＥＴのゲート電極インピーダンスのおおよそ２倍より高いインダクタと容量と抵抗との並列接続したものと抵抗との直列接続したもので近似の等価回路として表せるインピーダンス体とスイッチング基本波周波数におけるインピーダンスが前記ＰｃｈＭＯＳＦＥＴと前記ＮｃｈＭＯＳＦＥＴのゲート電極インピーダンスのおおよそ１／２より低い抵抗を直列接続すること、
    　前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴのドレインソース間導通抵抗が１オーム以上あり、前記ＰｃｈＭＯＳＦＥＴの並列個数がＮｃｈＭＯＳＦＥＴの並列個数のおおよそ倍以上として、前記論理バッファと前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴのゲート間にインピーダンス体と抵抗の直列接続とダイオードの並列接続を挿入すること、
    　前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴのドレインソース間導通抵抗が１オーム以上あり、前記ＰｃｈＭＯＳＦＥＴの並列個数がＮｃｈＭＯＳＦＥＴの並列個数のおおよそ倍以上として、前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴのゲートに交流的または直接に接続された交流的ゲート点と、接地点と交流的または直接に接続された交流的接地点との間にゲート容量負荷間に、前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴのゲートーソース間容量よりも大きい入力容量を接続し、スイッチング基本波周波数におけるインピーダンスがスイッチング基本波周波数における前記ゲートーソース間容量と前記入力容量との合計値のインピーダンスのおおよそ１／２より低いインダクタと容量と抵抗との並列接続したものと抵抗との直列接続したもので近似の等価回路として表せるインピーダンス体と、インダクタと容量と抵抗との並列接続したものと抵抗との直列接続したものと、抵抗と、の少なくとも一方を前記論理バッファと前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴのゲート間のダイオードに並列接続したことと、の一方を特徴とするスイッチング回路である。
  4. 請求項１乃至請求項３のスイッチング回路と電子増倍電荷転送型撮像素子（以下ＥＭ－ＣＣＤ）とタイミング発生部と垂直転送駆動部と水平転送駆動部と雑音を除去するＣＤＳ（Correlated　Double　Sampling）と暗電流補正と利得可変増幅回路とデジタル映像信号に変換するＡＤＣ（Analog　Digital　Converter）とを内蔵したＡＦＥ（Analog　Front　End　processor）と映像信号処理部とを有し、前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴとは外形概略１．２ｍｍ×１．２ｍｍ以下であり、前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴを前記ＥＭ－ＣＣＤのＣＭＧ端子から前記ＥＭ－ＣＣＤの端子間隔（１．７７８ｍｍ）の概略３倍以下の近くにガードシールドパターンと配置することと、前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴとは外形概略１．０ｍｍ×０．６ｍｍ以下であり、前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴを前記ＥＭ－ＣＣＤのＣＭＧ端子から前記ＥＭ－ＣＣＤの端子間隔と概略同等以下の近くに配置することと、の一方を特徴とする撮像装置である
     
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110763994A (zh) * 2019-12-04 2020-02-07 新阳荣乐(上海)汽车电子有限公司 一种汽车开关检测工作电路结构
CN114201942A (zh) * 2022-02-18 2022-03-18 深圳佑驾创新科技有限公司 一种电路原理图中电容参数的自动检查方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107545873A (zh) * 2017-10-26 2018-01-05 惠科股份有限公司 一种显示设备

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000250151A (ja) * 1999-02-26 2000-09-14 Fuji Photo Film Co Ltd 光電変換装置
JP2009055563A (ja) * 2007-08-29 2009-03-12 Hitachi Kokusai Electric Inc スイッチング回路
JP2010011451A (ja) * 2008-05-30 2010-01-14 Hitachi Kokusai Electric Inc スイッチング回路およびスイッチング回路を用いた撮像装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09214324A (ja) * 1996-01-31 1997-08-15 Sharp Corp Ｃｍｏｓ論理回路
JPH1187665A (ja) * 1997-09-08 1999-03-30 Sharp Corp 半導体集積回路
JP2007124574A (ja) * 2005-10-31 2007-05-17 Sharp Corp Ｄ級増幅器およびそれを用いた赤外線データ受信装置
JP5219867B2 (ja) * 2009-02-04 2013-06-26 新日本無線株式会社 Ｂｔｌ回路

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000250151A (ja) * 1999-02-26 2000-09-14 Fuji Photo Film Co Ltd 光電変換装置
JP2009055563A (ja) * 2007-08-29 2009-03-12 Hitachi Kokusai Electric Inc スイッチング回路
JP2010011451A (ja) * 2008-05-30 2010-01-14 Hitachi Kokusai Electric Inc スイッチング回路およびスイッチング回路を用いた撮像装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110763994A (zh) * 2019-12-04 2020-02-07 新阳荣乐(上海)汽车电子有限公司 一种汽车开关检测工作电路结构
CN114201942A (zh) * 2022-02-18 2022-03-18 深圳佑驾创新科技有限公司 一种电路原理图中电容参数的自动检查方法

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