CN103416053B - 开关电路和使用开关电路的摄像装置 - Google Patents

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Abstract

在降低从EM‑CCD的CMG驱动电路对EM‑CCD的输出信号的干扰的同时，防止负载电容CMG电压的振幅的衰减，改善矩形波特性。在开关电路中，在逻辑缓冲器、PchMOS、NchMOS的栅极之间插入铁氧体磁环与二极管的并联连接电路，在MOS关断的方向上连接有二极管，PchMOS的漏源间导通电阻有2Ω以上，PchMOS的漏极和NchMOS的漏极通过1Ω以上的电阻连接，在PchMOS的漏极和电容负载之间，串联连接开关基波频率的阻抗比开关基波频率的上述电容性负载的阻抗的大致1/2低的阻抗的铁氧体磁环。

Description

开关电路和使用开关电路的摄像装置
技术领域
本发明涉及一种开关电路和使用开关电路的摄像装置的改进。
背景技术
关于电荷耦合型（Charge Coupled Device，以下简称为CCD）摄像元件的水平迁移电极驱动电路，如果作为驱动对象的摄像元件的电压振幅为5V以下，则能够使用CCD摄像元件的驱动用逻辑集成电路，如果电压振幅为6V以下，则能够使用通用的COMS逻辑集成电路（参照非专利文献1）。
但是，电子倍增CCD摄像元件（Electron Multiplying-CCD，以下简称为EM-CCD）能够与电子冷却组合来提高灵敏度，但EM-CCD的进行电子倍增的水平迁移电极（ChargeMultiplication Gate，以下简称为CMG）例如在TEXAS INSTRUMENTS（以下简称为TI）制的33万像素、电容负载约为25pF、12.5MHz下的阻抗约为509Ω的重负载，在电压振幅从18Vp-p增大到24Vp-p并且可变的情况下，在CMG电压振幅高的高电子倍增时，在0.1V的电压变动时有1.4倍灵敏度的变化，在11℃的温度变化时有1.8倍灵敏度的变化，因此要求确保驱动波形的电压振幅和高稳定性以及降低发热即消耗电力。例如，在为e2VTechnology（以下简称为e2V）制时，CMG电压振幅从35Vp-p进一步增大为45Vp-p。因此，难以如CCD摄像元件的其他电极驱动那样利用耐压18V左右的通用集成电路。因此，一般通过电源电压可变的互补的增强型金属氧化膜型场效应晶体管（MOSFET）的漏极向EM-CCD的进行电子倍增的水平迁移电极供给脉冲波形，通过对MOSFET的栅极进行了电容耦合所得的CMOS逻辑集成电路来驱动。另外，读出的水平迁移电极例如使用被称为ping driver的集成电路，其为TI制的33万像素，电容负载为约85pF和约55pF，12.5MHz下的电阻约150Ω和约231Ω的重负载，电压振幅为8Vp-p，耐压为18V左右。并且，EM-CCD是frame interline transfer-CCD（帧行间转移CCD，以下简称为FIT-CCD），分别驱动摄像部迁移路径和积蓄部迁移路径，因此例如对于端子数较多为24针、约6.4mm×4.8mm的摄像尺寸，大到约32mm×17.5mm的外形尺寸，CMG的4号针和输出复位脉冲（RST）的5号针相邻。并且，背面用于泊耳帖冷却，印刷板的布线限于针的外侧（参照非专利文献2、非专利文献3）。因此，容易产生从印刷板的4号针向CMG的布线经由印刷板的5号针向输出复位脉冲（RST）的布线对10号针的输出（VOUT）的干扰。CMG电压振幅的波尖、MOSFET的漏极电流的波尖也容易经由印刷板的布线产生对EM-CCD输出的干扰。
在CMG电压振幅高的高电子倍增时，水平调制度和水平分辨率降低，因此对EM-CCD进行冷却而使CMG电压振幅成为最小限（参照非专利文献4）。推测水平调制度和水平分辨率降低是由于在CMG电压振幅高的高电子倍增时CMG的矩形波特性劣化，水平迁移变得不完整。另外，还会产生由于过大光量而向垂直迁移路径泄漏的电荷渐渐向积蓄部迁移路径、水平迁移路径溢出的被称为模糊的状态。
另外，为了小型汽车、播放用照相机的电压10.5V～17V的额定12V电池输入的开关电源、非倍增的水平迁移电极Hφ驱动，还应用了表示导通时间和非导通时间大致相等的现有的互补的MOSFET驱动电路的结构的框图图7那样的各种电路（参照专利文献1）。在图8中，表示现有的互补的MOSFET驱动电路的输入输出电压动作的示意图。
在图7和图8中，在驱动MOSFET的栅极的IC3的输出电压Vout3为0V时，二极管D11关断而通过L5进行驱动，Pch-MOSFET的Q1的栅极电压在比较长的时间内超过门限电压，Pch-MOSFET的Q1接通（Turn on）。在驱动MOSFET的栅极的IC3的输出电压Vout4为5V时，二极管D11导通而通过L6进行驱动，Pch-MOSFET的Q1的栅极电压在短时间内上升到门限电压，直到引出充电电荷为止停止于门限电压，在比较长的时间内Pch-MOSFET的Q1导通结束（Turnoff）。
同样，在驱动MOSFET的栅极的IC3的输出电压Vout3为0V时，二极管D12关断而通过L7进行驱动，Nch-MOSFET的Q2的栅极电压在短时间内下降到门限电压，直到引出充电电荷为止停止于门限电压，在比较长的时间内Nch-MOSFET的Q1关断。在驱动MOSFET的栅极的IC3的输出电压Vout4为5V时，二极管D12导通通过L8进行驱动，Nch-MOSFET的Q2的栅极电压在比较长的时间内超过门限电压，Nch-MOSFET的Q2接通。
MOSFET的栅源间输入电容（以下简称为输入电容Cgs）与漏源耐压（以下简称为耐压）和漏极电流容量（以下简称为电流容量）的积成正比，也与加工的精细度（设计规范）大致成正比。在2006年量产的例如三洋制的MCH3335和MCH3435等耐压30V的MOSFET中，Pch峰值电流容量为1.6A，输入电容约为40pF，漏源间导通电阻（以下简称为漏极电阻或导通电阻或接通电阻）在栅源间电压为4V时是约1.4Ω，Nch峰值电流容量为2.8A，输入电容约为30pF，漏极电阻在栅源间电压为4V时是约0.7Ω。在2007年量产的耐压30V的MOSFET中，对于东芝制Pch的SSM3J09F，峰值电流容量为0.4A，输入电容约22pF，漏源间导通电阻（以下简称为漏极电阻或导通电阻或接通电阻）在栅源间电压为4V时是约3.2Ω，在栅源间电压为5V时是约2.8Ω。对于东芝制的Nch的SSM3K09F，峰值电流容量为0.8A，输入电容约为20pF，漏极电阻在栅源间电压为3V时约1.2Ω，在栅源间电压为4V时约0.8Ω。对于东芝制的SSM3J15F和SSM3K15F，峰值电流容量为0.2A，输入电容Pch约为9pF，Nch约为8pF，漏极电阻在Pch栅源间电压为4V时是约8Ω，在栅源间电压为5V时是约6Ω，在栅源间电压为3V时是约3Ω，在栅源间电压为4V时是约2Ω（参照非专利文献7～10）。当为了使关断高速化，选择了输入电容和栅极充电电荷少的MOSFET，则PchMOSFET的漏极电阻高，因此PchMOSFET的漏极电压Vd1的钝化大，NchMOSFET的漏极电阻低，因此NchMOSFET的漏极电压Vd2的钝化小。因此，负载电容电压Vcmg的波形变得失衡。另外，使MOSFET的电流切断的栅极充电电荷（以下简称为Qg）与耐压和电流容量的积、漏极电流成正比，也与加工的精细度大致成正比。对于上述三洋制的MCH3335、MCH3435等2006年量产的耐压30V的漏极电阻低的MOSFET，Qg对于每Pch电流1A约为2100pC，对于每Nch电流1A约为1400pC，Pch的关断变慢。因此，负载电容电压Vcmg的占空比变得失衡。
另外，以水平迁移的慢约600倍的周期的水平同步周期通过双极晶体管对CCD摄像元件的基盘电极进行恒流驱动的电路也实用化（参照专利文献2）。
在上述的使导通时间和非导通时间大致相等的现有技术中，在表示现有的互补的MOSFET驱动电路的结构的框图图7中，通过与连接在MOSFET的栅极的电阻串联连接的电阻串联二极管D6～D9，栅极驱动振幅减少二极管正向电压降0.6V的2倍即1.2V而为3.8V，成为表示现有的互补的MOSFET驱动电路的动作的输入输出波形的示意图图8那样。另外，负载电容电压Vcmg通过铁氧体磁环Z1和Z2，即使钝化增大，由于PchMOSFET的漏极电阻大，因此栅极充电电荷的值大，因此波形和占空比的矩形波特性变得失衡。特别如果为了使关断高速化，而选择了输入电容和栅极充电电荷少的MOSFET，例如漏极电阻在Pch栅源间电压为4V时约为8Ω，在Nch栅源间电压为3V时约为3Ω，负载电容电压Vcmg的波形的钝化的失衡明显。
在驱动EM-CCD的进行电子倍增的水平迁移电极（CMG）的开关电路中，无法使用例如振幅大到18Vp-p～24Vp-p、35Vp-p～45Vp-p、在电池输入的开关电源、非倍增的水平迁移电极Hφ驱动中使用的低耐压导通电阻大致饱和的栅源间（控制）电压低的MOSFET。CMG驱动的PchMOSFET的导通电阻降低的栅极电压高，例如为4.5V。因此，无法将上述导通时间和非导通时间大致相等的现有技术应用于CMG驱动。因此，产生NchMOSFET和PchMOSFET同时导通的同时导通时间，消耗无效电力。预测因无效电力造成的损失大的发热量增加，温度上升，EM-CCD的灵敏度降低。因此，取代向NchMOSFET和PchMOSFET的漏极间插入允许损失大的约33Ω的电阻来降低NchMOSFET和PchMOSFET同时导通的电流，CMG的电容约为25pF，12.5MHz下的阻抗是约509Ω，对于因为CMG电压振幅例如24Vp-p的衰减（24V×509/（509+33+2））=22.5V、图7的R3和R4以及CMG造成的电压降允许1.5V。例如在TI制的TC246的最高灵敏度动作下，由于在0.1V有1.4倍的灵敏度的变化，所以大致相当于1/160的灵敏度降低。
另外，如背景技术Desert Star System产品那样，在CMG电压振幅高的高电子倍增时，水平调制度和水平分辨率降低。并且，水平迁移的模糊劣化。
但是，最近为了降低不必要辐射，量产了多种在低频率下为低阻抗从特定频率开始阻抗急剧增高，电阻成分大的铁氧体磁环（参照非专利文献5）。铁氧体磁环的近似的等价电路是将电感器、电容、电阻的并联电路与电阻串联连接后的电路（参照非专利文献6）。
还具有在反方向上也降低电流IR，将正向电压降VF降低为0.13V的肖特基势垒二极管。
因此，还考察了使用铁氧体磁环来减少互补的MOSFET同时导通的电路（参照专利文献3）。
即使减少互补的MOSFET同时导通，与NchMOSFET相比，PchMOSFET的Qg1的值大，因此Vcmg容易失衡。另外，如果Vcmg电压波形急剧变化，则产生从负载电容的EM-CCD的CMG对EM-CCD的输出信号的干扰。在为了降低干扰，将MOSFET与EM-CCD的CMG接近地配置成为小型化的MOSFET，并且为了使关断高速化而选择了输入电容和栅极充电电荷少的MOSFET时，与NchMOSFET相比，PchMOSFET的漏极电阻大，Vcmg更加容易失衡。例如，如果开发出了包含MOSFET的针的外形为1.2mm×1.2mm或1.0mm×0.6mm，则漏极电阻在Pch栅源间电压为4V时约为8Ω，在Nch栅源间电压为3V时约为3Ω（参照非专利文献7～12）。另外，在漏极电阻低的MOSFET中，包含针的外形与上述三洋制的MCH3335和MCH3435等相比较大为2.0mm×2.1mm以上，难以与EM-CCD的CGM接近地配置。
因此，在降低互补的MOSFET同时导通的电路中，互补的MOSFET的各漏极间和CMG电极间的电阻的电阻值或铁氧体磁环的阻抗值也无法降低。
现有技术文献
专利文献
专利文献1：日本特开2001-298943号公报
专利文献2：日本特开2001-45384号公报
专利文献3：日本特开2010-11451号公报
非专利文献
非专利文献1：索尼制ICX422AL对角11mm（2/3型）EIA黑白用固体摄像元件J01X22A41
非专利文献2：TI制TC246RGB-B0680×500PIXEL IMPACTRONTM PRIMARY COLORCCD IMAGE SENSOR SOCS087-DECEMBER2004-REVISED MARCH2005
非专利文献3：e2V制A1A-CCD65Series Ceramic Issue7，June2004
非专利文献4：Desert Star Systems制Night and Low-Light Imaging withFrogEye（TM）and SharkEye（TM）Digital Cameras Application Note2nd Edition28OCT05
非专利文献5：TDK制006-01/20071025/j9412_mmz2012.fm
非专利文献6：TDK制mmz2012EquivalentCircuit
http://www.tdk.co.jp/etvcl/equivalent/mmz2012.pdf
非专利文献7：东芝制SSM3J15FV
http://www.semicon.toshiba.co.jp/docs/datasheet/ja/Transistor/SSM3J15FV_ja_datasheet_100427.pdf
非专利文献8：东芝制SSM3K15AMFV
http://www.semicon.toshiba.co.jp/docs/datasheet/ja/Transistor/SSM3K15AMF V_ja_datasheet_100716.pdf
非专利文献9：东芝制SSM3J09FU
http://www.semicon.toshiba.co.jp/docs/datasheet/ja/Transistor/SSM3J09FU_ja_datasheet_071101.pdf
非专利文献10：东芝制SSM3K09FU
http://www.semicon.toshiba.co.jp/docs/datasheet/ja/Transistor/SSM3K09FU_j a_datasheet_071101.pdf
非专利文献11：东芝制SSM3J15CT
http://www.semicon.toshiba.co.jp/docs/datasheet/ja/Transistor/SSM3J15CT_ja_datasheet_071101.pdf
非专利文献12：东芝制SSM3K15ACT
http://www.semicon.toshiba.co.jp/docs/datasheet/ja/Transistor/SSM3K15ACT_ja_datasheet_100901.pdf
发明内容
发明要解决的问题
本发明的目的在于降低从开关电路向其他信号的干扰，同时改善开关电路的负载的矩形波特性。
另外，其目的在于在将本发明的开关电路应用于驱动摄像装置的EM-CCD的CMG的电路时，降低从开关电路对EM-CCD的输出信号的干扰，同时改善开关电路的负载电容的CMG的矩形波特性。
解决问题的手段
根据本发明，一种开关电路，电源电压超过6V，驱动负载，使用Pch金属氧化膜型场效应晶体管（以下记载为MOSFET）和NchMOSFET以及逻辑缓冲器，在上述逻辑缓冲器和上述PchMOSFET以及NchMOSFET的栅极之间插入组抗体或电阻或组抗体与电阻的串联电路与二极管进行并联连接后的并联电路，在上述PchMOSFET和NchMOSFET关断的方向上连接有二极管，该开关电路的特征为（为了使导通时的PchMOSFET的栅源电压大于导通时的NchMOSFET的栅源电压）关于在上述PchMOSFET关断的方向上连接的二极管的串联个数，使在上述NchMOSFET关断的方向上连接的二极管的串联个数少于在上述PchMOSFET关断的方向上连接的二极管的串联个数，（为了增大导通时的PchMOSFET的栅源电压）使与上述组抗体或电阻并联连接的二极管为肖特基势垒二极管，使上述逻辑缓冲器为通过逻辑缓冲器驱动的6个并联连接的逻辑缓冲器，追加使电压波形的上升沿的斜率和下降沿的斜率相同的单元。
另外，关于开关电路，在以上的记载中，作为使上述CMG电压波形的上升沿的斜率和下降沿的斜率相同的单元，是以下各情况中的一种情况：
上述PchMOSFET的漏源间导通电阻为2Ω以上，上述PchMOSFET的漏极和上述NchMOSFET的漏极通过1Ω以上的电阻连接，在上述PchMOSFET的漏极和电容负载之间，串联连接了开关基波频率的阻抗比开关基波频率的上述电容性负载的阻抗的大约1/2低的通过电感器、电容以及电阻的并联电路与电阻进行串联连接后的电路表示为近似的等价电路的组抗体；与在上述逻辑缓冲器输出和上述PchMOSFET以及上述NchMOSFET的栅极之间串联插入的导通结束方向的二极管并联地，将上述Pch开关元件和上述NchMOSFET的关断期间频率的阻抗比上述PchMOSFET和上述NchMOSFET的栅极阻抗的大约2倍高的通过电感器、电容以及电阻的并联电路与电阻进行串联连接后的电路表示为近似的等价电路的组抗体和开关基波频率的阻抗比上述PchMOSFET和上述NchMOSFET的栅极阻抗的大约1/2低的电阻串联连接；上述PchMOSFET和NchMOSFET的漏源间导通阻抗为1Ω以上，在上述逻辑缓冲器和上述PchMOSFET和NchMOSFET的栅极之间，插入组抗体和电阻的串联电路与二极管进行并联连接后的并联电路；上述PchMOSFET和NchMOSFET的漏源间导通阻抗为1Ω以上，使上述PchMOSFET的并联个数为NchMOSFET的并联个数的大约1倍以上，在与上述PchMOSFET和NchMOSFET的栅极交流地或直接地连接的交流栅极点以及与接地点交流或直接地连接的交流接地点之间，在栅极电容负载之间，连接比上述PchMOSFET和NchMOSFET的栅源间电容大的输入电容，将开关基波频率的阻抗比开关基波频率的上述栅源间电容与上述输入电容的合计值的阻抗的大约1/2低的通过电感器、电容以及电阻的并联电路与电阻进行串联连接后的电路表示为近似的等价电路的组抗体、电感器和电容以及电阻的并联电路与电阻进行串联连接后的串联电路、以及电阻中的至少一方并联连接到上述逻辑缓冲器和上述PchMOSFET以及NchMOSFET的栅极之间的二极管上；
使上述PchMOSFET和NchMOSFET的漏源间导通电阻为1Ω以上，上述PchMOSFET的并联个数为NchMOSFET的并联个数的大约1倍以上（由此，使漏源间导通电阻与上述NchMOSFET的Q2的漏源间导通电阻大致统一）。
另外，关于开关电路，在以上的记载中，作为使上述CMG电压波形的上升沿的斜率和下降沿的斜率相同的单元，是以下各情况中的一种情况：
上述PchMOSFET的漏源间导通电阻为2Ω以上，上述PchMOSFET的漏极和上述NchMOSFET的漏极通过1Ω以上的电阻连接，在上述PchMOSFET的漏极和电容负载之间，串联连接了开关基波频率的阻抗比开关基波频率的上述电容性负载的阻抗的大约1/2低的通过电感器、电容以及电阻的并联电路与电阻进行串联连接后的电路表示为近似的等价电路的组抗体，与在上述逻辑缓冲器输出和上述PchMOSFET以及上述NchMOSFET的栅极之间串联插入的导通结束方向的二极管并联地，将上述Pch开关元件和上述NchMOSFET的关断期间频率的阻抗比上述PchMOSFET和上述NchMOSFET的栅极阻抗的大约2倍高的通过电感器、电容以及电阻的并联电路与电阻进行串联连接后的电路表示为近似的等价电路的组抗体和开关基波频率的阻抗比上述PchMOSFET和上述NchMOSFET的栅极阻抗的大约1/2低的电阻串联连接；上述PchMOSFET和NchMOSFET的漏源间导通阻抗为1Ω以上，使上述PchMOSFET的并联个数为NchMOSFET的并联个数的大约1倍以上，（使漏源间导通电阻与上述NchMOSFET的Q2的漏源间导通电阻大致统一）在上述逻辑缓冲器和上述PchMOSFET以及NchMOSFET的栅极之间插入组抗体与电阻的串联电路与二极管进行并联连接后的并联电路；上述PchMOSFET和NchMOSFET的漏源间导通阻抗为1Ω以上，使上述PchMOSFET的并联个数为NchMOSFET的并联个数的大约1倍以上，（使漏源间导通电阻与上述NchMOSFET的Q2的漏源间导通电阻大致统一）在与上述PchMOSFET和NchMOSFET的栅极交流地或直接地连接的交流栅极点以及与接地点交流或直接地连接的交流接地点之间，在栅极电容负载之间，连接比上述PchMOSFET和NchMOSFET的栅源间电容大的输入电容，将开关基波频率的阻抗比开关基波频率的上述栅源间电容与上述输入电容的合计值的阻抗的大约1/2低的通过电感器、电容以及电阻的并联电路与电阻进行串联连接后的电路表示为近似的等价电路的组抗体、电感器和电容以及电阻的并联电路与电阻进行串联连接后的串联电路、以及电阻中的至少一方并联连接到上述逻辑缓冲器和上述PchMOSFET以及NchMOSFET的栅极之间的二极管上。
另外，在上述的开关电路中，上述组抗体是铁氧体磁环。
并且，一种摄像装置，具有：上述的开关电路、电子倍增电荷耦合型摄像元件（以下称为EM-CCD）、定时产生部、垂直迁移驱动部、水平迁移驱动部、内置了除去噪声的CDS（关联双倍采样器）、暗电流修正、增益可变放大电路、变换为数字影像信号的ADC（模拟数字转换器）的AFE（模拟前端处理器）以及影像信号处理部，将上述开关电路用于上述电子倍增电荷耦合型摄像元件的电子倍增电极的驱动。
并且，在上述的摄像装置中，并且是以下各情况中的一种情况：（允许上述PchMOSFET的漏源间导通电阻高），上述PchMOSFET和NchMOSFET的外形大约是1.2mm×1.2mm以下，在从上述EM-CCD的CMG端子开始离开上述EM-CCD的端子间隔（1.778mm）的大约3倍以下的附近将上述PchMOSFET和NchMOSFET配置为防护屏蔽模式；上述PchMOSFET和NchMOSFET的外形大约是1.0mm×0.6mm以下，将上述PchMOSFET和NchMOSFET配置在从上述EM-CCD的CMG端子开始离开与上述EM-CCD的端子间隔大致同等以下距离的附近。
发明效果
如以上说明的那样，根据本发明，通过使开关电路的负载的电压波形的上升沿的斜率和下降沿的斜率等同，来减少从开关电路向其他信号的干扰，同时改善开关电路的负载的矩形波特性，减少负载电容的电压振幅衰减。
另外，在将本发明的开关电路应用于驱动摄像装置的EM-CCD的CMG的电路的情况下，降低从开关电路向EM-CCD的输出信号的干扰，同时改善开关电路的负载电容的CMG的矩形波特性，减少CMG的电压振幅衰减，提高摄像装置的灵敏度。
附图说明
图1是表示本发明的一个实施例的互补的MOSFET驱动电路的结构的框图（通过漏极间电阻将铁氧体磁环插入到单方的漏极和CMG之间，与栅极串联二极管并联地插入电阻与铁氧体磁环的串联电路）。
图2是表示本发明的一个实施例的互补的MOSFET驱动电路的结构的框图（将PchMOSFET设为并联，将图1的铁氧体磁环Z5或电阻R5设为铁氧体磁环Z5与电阻R5的串联连接，将图1的铁氧体磁环Z6或电阻R6设为铁氧体磁环Z6与电阻R6的串联连接，使图1的电阻R1和铁氧体磁环Z2短路）。
图3是表示本发明的一个实施例的互补的MOSFET驱动电路的结构的框图（（a）在栅极接地之间追加电容，（b）与栅源间二极管并联地追加电容，分别将图1的电阻R1和铁氧体磁环Z2短路）。
图4是表示本发明的一个实施例的互补的MOSFET驱动电路的输入输出波形动作的示意图（向栅极串联和漏极串联插入铁氧体磁环）。
图5是表示本发明的一个实施例的互补的MOSFET驱动电路的输入输出波形动作的示意图（与栅极串联二极管并联地连接电阻与铁氧体磁环的串联电路）。
图6是表示本发明的一个实施例的互补的MOSFET驱动电路的输入输出波形动作的示意图（与栅源间二极管并联的电容）。
图7是表示现有例子的互补的MOSFET驱动电路的结构的框图。
图8是表示现有例子的互补的MOSFET驱动电路的输入输出波形动作的示意图。
图9是表示使用了EM-CCD摄像元件的摄像装置的结构的框图。
具体实施方式
实施例1
使用框图的图9说明将本发明的一个实施例的开关电路用于电子倍增CCD摄像元件（EM-CCD）水平迁移电极的驱动的摄像装置。然后，使用框图1、图2、图3、波形示意图4、图5、图6说明本发明的一个实施例的开关电路。
图9是表示使用了EM-CCD的摄像装置的结构的框图，在图9中，1是摄像装置，2是镜头。在摄像装置1内，3是EM-CCD，4是内置了除去噪声的CDS（关联双倍采样器）、暗电流修正和增益可变放大电路（Automatic Gain Control自动增益控制，以下称为AGC）、变换为数字影像信号Vi的ADC（模拟数字变换器）的AFE（模拟前端处理器），5是影像信号处理部，6是CPU，7是定时产生部（Timing Generator，以下称为TG），有时将影像信号处理部5、CPU6、TG7集成到FPGA（Field Programable Gate Array现场可编程门阵列）等集成电路中。8是垂直迁移驱动部，9是水平迁移驱动部，10是进行电子倍增的水平迁移电极（CMG）驱动部。
说明对表示使用了CMG电压振幅大例如为18Vp-p～24Vp-p、35Vp-p～45Vp-p并且可变的EM-CCD的摄像装置的结构的框图9的CMG驱动部10使用了本发明的一个实施例的开关电路后的动作。
在表示现有的互补的MOSFET驱动电路的结构的框图的图7中，如表示现有的互补的MOSFET驱动电路的输入输出波形动作的示意图图8那样，通过PchMOSFET的漏极电阻、贯通电流降低限制用铁氧体磁环Z1和Z1使电压振幅衰减，在TI制TC246的最高灵敏度动作中，电压振幅为0.1V，有1.4倍灵敏度变化，因此现有技术的灵敏度降低。
根据本发明的实施例，通过对栅极驱动进行研究，降低了PchMOSFET和NchMOS同时导通的贯通电流，在上述PchMOSFET和NchMOSFET的周围追加使驱动CMG的电压波形的上升沿的斜率和下降沿的斜率同等的单元，降低从CMG的驱动电路向EM-CCD的输出信号的干扰，同时防止负载电容的振幅的衰减，改善矩形波特性，EM-CCD的灵敏度进一步提高。
另外，如果改善CMG电压的矩形波特性，则能够对CMG电压振幅高的高电子倍增时的水平调制度和水平分辨率的降低进行改善，减少影像信号处理部5中的轮廓强调量，因此画面上的噪声降低，能够提高AFE4的放大率，实效的灵敏度提高。
以下，使用框图图1、图2、图3、定时波形示意图图4、图5、图6说明本发明的一个实施例的开关电路。图1是以下的结构例，即针对栅极电容的电阻、CMG电容的电阻，在开关基波频率下铁氧体磁环Z2和电阻R1的电阻足够低为10分之1，在以开关的关断时间为周期的频率下，阻抗足够高为10倍以上，栅极驱动的铁氧体磁环Z5、Z6或电阻R5、R6的特性为恰当的状态，在Q1和Q2不同时导通的情况下，上述逻辑缓冲器是通过（中速度低噪声TTL电平输入缓冲器）逆变器驱动的（施密特触发或TTL电平输入）缓冲逆变器的（6）并联连接，上述Pch开关元件的导通电阻为2Ω以上，上述Pch开关元件的漏极和上述Nch开关元件的漏极通过2Ω以上的电阻连接，在上述Pch开关元件的漏极和电容负载之间，串联连接通过开关基波频率的阻抗比开关基波频率的上述电容性负载的阻抗的大约1/2低的通过电感器、电容以及电阻的并联电路与电阻进行串联连接后的电路表示为近似的等价电路的组抗体即铁氧体磁环，与在上述逻辑缓冲器输出和上述PchMOSFET以及上述NchMOSFET的栅极之间串联插入的导通结束方向的二极管并联地，将上述Pch开关元件和上述NchMOSFET的关断期间频率的阻抗比上述PchMOSFET和上述NchMOSFET的栅极阻抗的大约2倍高的通过电感器、电容以及电阻的并联电路与电阻进行串联连接后的电路表示为近似的等价电路的组抗体和开关基波频率的阻抗比上述PchMOSFET和上述NchMOSFET的栅极阻抗的大约1/2低的电阻串联连接。
另外，在图1中，与在上述逻辑缓冲器输出和上述Pch开关元件以及上述Nch开关元件的栅极之间串联插入的导通结束方向的二极管并联地连接上述Pch开关元件和上述Nch开关元件的关断期间频率的阻抗比上述Pch开关元件和上述Nch开关元件的栅极阻抗的大约2倍高的通过电感器、电容以及电阻的并联电路与电阻进行串联连接后的电路表示为近似的等价电路的组抗体即铁氧体磁环。
图2是以下的结构例子，使图1的PchMOSFET的并联个数为NchMOSFET的并联个数的大致1倍以上，例如即使将PchMOSFET设为Q1和Q3的并联，将导通电阻与NchMOSFET的Q2的导通电阻大致统一，将图1的铁氧体磁环Z5或电阻R5设为铁氧体磁环Z5与电阻R5的串联连接，将图1的铁氧体磁环Z6或电阻R6设为铁氧体磁环Z6与电阻R6的串联连接，将图1的电阻R1和铁氧体磁环Z2短路而不需要，也能维持电容性负载的CMG的矩形波特性的接通和关断的对称性实现高速化。
图1和图2是表示MOSFET驱动电路在接通时比较慢地驱动栅极而在关断时比较快地驱动栅极的本发明的一个实施例的框图，图3是表示以下的本发明的另一个实施例的框图，即便使MOSFET的接通时的栅源电压的变化缓和，使MOSFET的接通时的漏极电阻的降低缓和，在缓慢的接通之前关断，将MOSFET的漏极与CMG之间的电阻R1和铁氧体磁环Z2短路而不需要，也能够降低从负载电容的EM-CCD的CMG对EM-CCD的输出信号的干扰，同时防止负载电容的振幅的衰减，改善矩形波特性，进一步提高EM-CCD的灵敏度。
图4和图5是表示MOSFET驱动电路在接通时比较慢地驱动栅极而在关断时比较快地驱动栅极的本发明的一个实施例的动作的输入输出电压的示意图，图6是表示以下的本发明的另一个实施例的动作的输入输出电压的示意图，即使缓和MOSFET的接通时的栅源电压的变化，缓和MOSFET的接通时的漏极电阻的降低、不向MOSFET的漏极和CMG之间插入铁氧体磁环，也能够降低从CMG驱动电路对EM-CCD的输出信号的干扰，同时防止负载电容的振幅的衰减，改善矩形波特性，进一步提高EM-CCD的灵敏度。
在图1、图2、图3、图4、图5、图6中，VccH是逻辑电源，VH、VL是开关电路电源，IC31/6～6/6在图1中是将普通6个的ACT04、LVC04、LVC14、VHCT04等TTL电平输入缓冲逆变器InvIC串联连接为1输入5输出，但IC3也可以是驱动电流大的1个栅极/1个封装的一个CMOS缓冲逻辑集成电路（BufIC）。
Q1是PchMOSFET，Q2是NchMOSFET，D1～D5是直流再生二极管，D10～D13是防止逆流的肖特基势垒二极管（以下称为SBD）。另外，CMG是EM-CCD的电子倍增水平迁移电极，C1和C2是交流耦合电容，R5和R6是栅极驱动电阻，Z5和Z6是铁氧体磁环，R5和R6或Z5和Z6的时钟基波频率的阻抗比时钟基波频率的电容性负载的阻抗低，将开关电路的同时导通时间为周期的频率的阻抗高。
在图1、图2、图3、图4、图5、图6中，Vi是逻辑电路1、逻辑电路2、逻辑电路3的输入波形，Vout1是逻辑电路1IC1的输出波形，Vout2是逻辑电路2IC2的输出波形，Vout3是逻辑电路3IC32/6～6/6的输出波形，Vg1是PchMOSFET的Q1的栅极电压波形，Vg2是NchMOSFET的Q2的栅极电压波形，Vd1是PchMOSFET的Q1的漏极电压波形，Vd2是NchMOSFET的Q2的漏极电压波形，Vcmg是对负载电容CMG施加的输出电压波形。
表示本发明的一个实施例的框图的图1、图2、图3与现有技术的框图的图7的不同点在于，向上述PchMOSFET和NchMOSFET的周围追加使驱动CMG的电压波形的上升沿的斜率与下降沿的斜率相同的单元，降低从CMG驱动电路对EM-CCD的输出信号的干扰，同时防止负载电容的电压振幅的衰减，改善对称性等矩形波特性。
另外，允许PchMOSFET的漏源间导通电阻高，为了成为小型化的MOSFET并且使关断高速化，选择输入电容和栅极充电电荷少的MOSFET，将MOSFET与EM-CCD的CMG接近地配置，降低从CMG驱动电路对EM-CCD的输出信号的干扰，同时防止负载电容的CMG电压振幅的衰减，改善对对称性等矩形波特性。
以下，使用图1、图2、图3、图4、图5、图6，说明本发明的一个实施例。
在图1、图2、图3中，Q1的PchMOSFET的接通电阻降低的栅极电压例如高为4.5V，因此将VccH设定为IC1的推荐最大电压以下。即，关于IC31/6～6/6的种类，针配置与TTL逻辑IC74LS相同，如果是高速，驱动电流也大、耐压为比较高的74AC，则VccH=6V以下，IC3的种类是高速，但如果耐压是中等的74LVC，则为VccH=5.5V以下。
因此，例如如果是74AC，在图1、图2、图3、图4、图5、图6中，VccH=6V，Vf（ForwardVoltage of diode：正向电压降）=0.6V，Vg1为VH+2Vf=VH+1.2V，VH－VccH+2Vf=VH－4.8V，Vg2为VL+VccH－3Vf=VL－4.2V，VL－3Vf=VL－1.8V。
在图1中，Q1的栅极G、Q2的栅极G都经由电容C1、C2在关断时通过SBD的D11和D12从IC32/6～6/6驱动充电电荷Qg，几乎没有关断延迟。在接通时，通过铁氧体磁环Z5和Z6或电阻R5和R6限制高频成分的驱动，接通延迟，在Q1和Q2之间导通期间和非导通期间相互大致相等，在Q1和Q2之间没有同时导通期间。电阻R1是从0Ω开始的用于限制Q1和Q2间涌入电流的电阻，Z2是用于限制CMG涌入电流的铁氧体磁环，关于接通期间的频率fturn-on的阻抗，Z2比R1大（在f turn-on，0≤R1≤Z2）。
因此，在图4中，关于Q1的漏极电压Vd1的波形，为了使关断的高速化，上升沿与输入电容和栅极充电电荷少的PchMOSFETQ1的漏极电阻例如高为3.2Ω相对应钝化大，下降沿通过例如2.2Ω的电阻R1钝化大。与此相对，Q2的漏极电压Vd2的波形的上升沿和下降沿都与NchMOSFET漏极电阻例如比较低约为1.2Ω相对应钝化小。另外，通过铁氧体磁环Z2与Vd1连接的负载电容CMG的电压Vcmg的波形的上升沿通过PchMOSFET的漏极电阻而钝化，下降沿通过电阻R1而钝化，上升沿和下降沿均等地钝化，通过铁氧体磁环Z2进一步钝化。结果，即使为了使关断高速化而选择输入电容和栅极充电电荷少并且PchMOSFETQ1的漏极电阻例如高约8Ω的MOSFET，负载电容电压Vcmg的波形的钝化也平衡。另外，降低从CMG驱动电路的贯通电流对于EM-CCD的输出信号的干扰以及负载电容CMG的驱动电压对于EM-CCD的输出信号的干扰，同时改善负载电容CMG的电压Vcmg的对称性的矩形波特性，EM-CCD的灵敏度进一步提高。也可以为了使关断高速化使输入电容和栅极充电电荷更少的PchMOSFETQ1的漏极电阻例如约为8Ω，通过5.1Ω的电阻R1，NchMOSFET漏极电阻例如约为3Ω左右。
即，在图1中，通过铁氧体磁环Z5和Z6或电阻R5和R6将接通开始（turn-on）方向的高频成分的阻抗维持得高，维持Q1的PchMOSFET和Q2的NchMOSFET的接通的延迟。并且，没有图5的接通开始（turn-on）方向的二极管D10和D13的正向电压降，将导通时的MOSFET栅-源电压确保得大，导通时的MOSFET的Q1和Q2的漏源间导通电阻降低，改善CMG电压的矩形波特性，EM-CCD的灵敏度进一步提高。
在图2中，关于时钟基波频率fclk的阻抗，R5和R6比Z5和Z6足够大（在fclk时Z<<R5，Z6<<R6），关于接通期间的频率fturn-on的阻抗，Z5和Z6比R5和R6足够大（在f turn-on时R5<<Z5，R6<<Z6）。另外，对充电电荷、输入电容比NchMOSFET大的PchMOSFET的Q1和Q3的并联进行修正，因此R6比R5足够大（R5<<R6）。因此，Q1的栅极、Q2的栅极都经由电容C1、C2在接通时通过SBD的D11、D12从IC3通过充电电荷Qg进行驱动，几乎没有关断延迟。在接通时，通过SBD的D10、D13、铁氧体磁环Z5、Z6、电阻R5、R6限制高频成分的驱动，接通延迟，贯通电流非常少。另外，负载电容CMG的电压Vcmg的接通的高频成分也被限制。
因此，在图5中，Q1的漏极电压Vd1、Q2的漏极电压Vd2、负载电容CMG的电压Vcmg的波形相等，即使在上升沿时，为了使关断高速化通过输入电容和栅极充电电荷少的PchMOSFETQ1与Q3的并联，漏极电阻例如比较低为3.2Ω的一半1.6Ω，通过电阻R5和铁氧体磁环Z5，钝化成为2个阶段。在下降沿时，即使NchMOSFETQ2的漏极电阻例如比较低为1.2Ω，通过电阻R6和铁氧体磁环Z6，钝化成为2个阶段。结果，降低从CMG驱动电路的贯通电流针对EM-CCD的输出信号的干扰以及从负载电容CMG的驱动电压针对EM-CCD的输出信号的干扰，同时防止负载电容CMG的电压Vcmg的振幅的衰减和延迟，改善对称性、波形钝化、占空比这样的矩形波特性，EM-CCD的灵敏度进一步提高。也可以是为了使关断高速化输入电容和栅极充电电荷更少的PchMOSFETQ1和Q3的漏极电阻例如约为8Ω，NchMOSFET漏极电阻例如约为3Ω左右。
在图3中，（a）向栅极接地之间追加电容C5、C6，（b）与栅源间二极管并联地追加电容C5、C6，即使缓和MOSFET的接通时的栅源电压的变化，缓和MOSFET的接通时的漏极电阻的降低，向MOSFET的漏极和CMG之间插入铁氧体磁环，也可以降低从CMG驱动电路的贯通电流针对EM-CCD的输出信号的干扰以及从负载电容CMG的驱动电压针对EM-CCD的输出信号的干扰，同时防止负载电容的振幅的衰减，改善矩形波特性，EM-CCD的灵敏度进一步提高。因为修正Pch-MOSFET的充电电荷、输入电容大，另外修正充电电荷、输入电容比NchMOSFET大的PchMOSFET的Q1和Q3的并联，电阻的R6比电阻R5足够大（R5<<R6），或电容C6比C5足够大（C5<<C6）。
因此，在图6中，Q1的漏极电压Vd1、Q2的漏极电压Vd2、负载电容CMG的电压Vcmg的波形相等，即使上升沿通过PchMOSFETQ1与Q3的并联，漏极电阻例如比较低为3.2Ω的一半的1.6Ω，成为基于电阻R5和电容C5的慢接通，只在接通时钝化变大。关于下降沿，即使NchMOSFETQ2的漏极电阻例如为0.8Ω比较低，成为基于电阻R6和电容C6的慢接通，只在接通时钝化变大。结果，降低从CMG驱动电路的贯通电流针对EM-CCD的输出信号的干扰和从负载电容CMG的驱动电压针对EM-CCD的输出信号的干扰，同时防止负载电容CMG的电压Vcmg的振幅的衰减和延迟，改善对称性、波形钝化、占空比这样的矩形波特性，EM-CCD的灵敏度进一步提高。也可以是为了使关断高速化输入电容和栅极充电电荷更少的PchMOSFETQ1和Q3的漏极电阻例如约为8Ω，NchMOSFET漏极例如约为3Ω左右。
在图2和图3中，如果使PchMOSFET的并联个数与NchMOSFET的并联个数的漏极电阻的比成反比成为2倍以上，或如后面详细说明的那样，将导通时的PchMOSFET栅源电压确保得大，则漏极电阻、矩形波特性的对称性、EM-CCD的灵敏度进一步变好。
结果，即使为了高灵敏度动作而增大CMG的电压振幅，MOSFET的漏极电流增加，Qg进一步增加，Q1和Q2的同时接通期间的贯通电流也减少到能够无视，确保CMG的电压振幅和矩形波形，灵敏度不会降低，改善实效灵敏度。另外，与贯通电流少相对应电力损失降低，发热和温度上升降低，灵敏度进一步提高。
另外，在图1、图2、图3、图4、图5、图6中，Q1的PchMOSFET的接通电阻下降的栅极电压例如高为4.5V，因此使直流再生二极管D3为正向电压降0.3V的SBD，确保接通时的PchMOSFET的Q1栅极电压Vgs=－5.4～－4.7V。另外，确保栅极电压，另一方面，通过MOSFET的栅极的门限电压对电荷抽出进行驱动时的漏极CMOS集成电路的电源电压与逻辑CMOS集成电路的输出电压之间的差降低，但如果例如将保证驱动电流24mA的LVC系列等高速逻辑CMOS集成电路IC3并联连接3个等多个，也可以设为VccH=5V。如果将IC1进一步设为驱动能力高的种类或增加并联个数，则也可以使直流再生二极管D3为正向电压降0.2V的SBD。
结果，本发明的一个实施例的图1、图2、图3的电路成为表示MOSFET驱动电路在接通时比较慢地驱动栅极，在关断时比较快地驱动栅极的本发明的一个实施例的动作的输入输出电压的示意图的图4、图5、图6的动作（Vg1波形），将NchMOSFET和PchMOSFET同时导通的期间缩短为能够无视的程度，将电容负载CMG的电压振幅衰减减少为大致0.2V，在0.1V下进行1.4倍灵敏度的变化，因此在0.2V下进行2倍的灵敏度变化，使灵敏度降低成为大约1/2，与现有的大致1/160的灵敏度降低相比，灵敏度提高了大致80倍。另外，与贯通电流少相对应电力损失降低，发热和温度上升降低，灵敏度进一步提高。
如非专利文献7～12那样，与Q2的NchMOSFET相比，Q1的PchMOSFET的漏源间导通电阻大，因此图8的Vcmg波形的上升沿、下降沿成为非对称，与此相对，在图1中，Q1的PchMOSFET的电阻被短路，仅在Q2的NchMOSFET的漏极插入R2，图4的Vcmg的上升沿、下降沿都变得相同，对称性被改善。
另外，在图2和图3中，增大并确保导通时的MOSFET栅源电压，并且使Q1和Q3的PchMOSFE并联，使Q1和Q3的PchMOSFET的漏源间导通电阻并联，与Q2的NchMOSFET的漏源间导通电阻相等同，图5和图6的Vcmg的上升沿、下降沿成为相同，对称性被改善。具体地说，如果将Pch的栅源电压确保为5V，将Nch的栅源电压设为3V，则根据非专利文献7～12，Pch的栅源间导通电阻约为2.8Ω并联约为1.4Ω，对此与Nch的约1.2Ω大致相等，Pch的漏源间导通电阻为约8Ω～6Ω并联约为4Ω～约3Ω，对此与Nch的约3Ω大致相等。
结果，图5和图6的Vcmg的上升沿、下降沿都成为相同，对称性被改善。
并且，相对于图8的Vcmg的波形的上升沿、下降沿以后的倾斜被残留，图5和图6的Vcmg的上升沿、下降沿的波形的饱和变得急剧，几乎没有上升沿、下降沿以后的倾斜。
如果即使降低互补的MOSFET同时导通，Vcmg电压波形也急剧变化，则产生从负载电容的EM-CCD针对CMG向EM-CCD的输出信号的干扰。即使为了降低干扰，选择将MOSFET与EM-CCD的CMG接近地配置而小型化的MOSFET，与NchMOSFET相比，PchMOSFET的漏极电阻大，Qg1的值大，因此在现有技术中，Vcmg容易失衡。但是，本发明的一个实施例的图1、图2、图3的电路能够修正与NchMOSFET相比PchMOSFET的漏极电阻大、Qg1的值大的情况，能够在摄像装置的印刷基板上将小型化的MOSFET与EM-CCD的CMG接近地配置。图1、图2、图3的电源VH、电源VL的未图示的去耦电容、图1的电阻R1、铁氧体磁环Z2都需要在摄像装置的印刷基板上与MOSFET和EM-CCD的CMG接近地配置。但是，例如0.4mm×0.2mm的电阻、铁氧体磁环、陶瓷电容已经产品化，印刷基板内置用0.05mm厚的陶瓷电容也已产品化，还开发了0.3mm×0.15mm的电阻，不会成为安装上的问题。
例如，如果将非专利文献7、8的外形1.2mm×1.2mm或非专利文献11、12的外形1.0mm×0.6mm，漏源间导通电阻在Pch栅源间电压4V时约为8Ω，在Nch栅源间电压3V时约为3Ω的小型化的MOSFET的Q1、Q2（图1和图2）、或Q1、Q2、Q3（图3）配置在从EM-CCD的CMG端子离开EM-CCD的端子间隔（1.778mm）的大致3倍的距离以下的附近，则Q1的漏极电压Vd1、Q2的漏极电压Vd2、负载电容CMG的电压Vcmg的印刷板的布线图案的范围与EM-CCD的4号针的CMG和5号针的Rest gate（RST）之间的端子间隔相比减小到同等程度。因此，如果与在向CMG的印刷板的布线图案和向RST的复位脉冲的印刷板的布线图案之间配置交流接地的图案来降低干扰的所谓防护屏蔽（Guard shield）图案一并使用，能够降低从4号针的向CMG的印刷板布线图案经由5号针的向RST的印刷板布线图案针对10号针的输出（Outputsignal：OUT）的干扰，降低从CMG的电压振幅的波尖、MOSFET的漏极间的贯通电流的波尖经由印刷板的布线向EM-CCD的输出信号的干扰、从负载电容的EM-CCD的CMG针对EM-CCD的输出信号的干扰。如果将外形1.0mm×0.6mm的MOSFET配置在从EM-CCD的CMG端子离开与EM-CCD的端子间隔大致同等距离以下的附近，则防护屏蔽图案的必要性也降低。结果，与不考虑波尖的干扰相对应，进一步改善矩形波特性，进一步减少电容负载CMG的电压振幅衰减，灵敏度进一步提高。
只在图1中图示了防护屏蔽、RST、OUT，但在未图示的图2和图3中，也可以将防护屏蔽配置在CMG、RST、OUT之间。另外，将MOSFET配置在从EM-CCD的CMG端子离开与EM-CCD的端子间隔大致同等以下的附近，在图1中、在未图示的图2和图3中也可以省略防护屏蔽。
另外，如果在降低从CMG驱动电路针对EM-CCD的输出信号的干扰的同时改善CMG电压的矩形波特性，则难以引起由于过大光量地向垂直迁移路径泄漏的电荷从积蓄部迁移路径逐渐向水平迁移路径溢出的模糊。
产业上的可利用性
如以上说明的那样，根据本发明，能够修正与NchMOSFET相比PchMOSFET的漏极电阻大、Qg1的值大的情况。因此，将为了使关断高速化而输入电容、栅极充电电荷少、外形小型化的MOSFET与EM-CCD的CMG接近地配置，降低NchMOSFET和PchMOSFET相互同时导通的贯通电流，降低从CMG驱动电路针对EM-CCD的输出信号的干扰，同时防止负载电容的CMG电压的振幅的衰减，减少灵敏度降低，提高灵敏度。另外，能够使驱动CMG的电压波形的上升沿的斜率和下降沿的斜率相同，改善CMG电压的矩形波特性，改善CMG电压振幅高的高电子倍增时的水平分辨率、水平调制度的降低的情况，减少轮廓强调量，因此画面上的噪声降低，提高AFE的放大率，实效的灵敏度提高。
结果，使用了EM-CCD的摄像装置的灵敏度进一步提高，将其用途扩展到根据光波长分辨率高的接近场光显微镜的观察、生长的细胞的萤光的动画观察、半导体动作时的发光动画观察、阴天、雨天的夜间的可视光或近红外光下的监视等超低照度。并且，改善CMG电压振幅高的高电子倍增时的水平分辨率和水平调制度的降低，将用途扩展到超低照度下需要高分辨率和高调制度的、数值口径比暗分辨率和调制度降低的超高倍率缩放镜头的望远端的超远距离监视等。
附图标记说明
1：摄像装置；2：镜头；3：EM-CCD；4：AFE；5：影像信号处理部；6：CPU；7：定时产生部（TG）；8：垂直迁移驱动部；9：水平迁移驱动部；10：CMG驱动部；IC1、IC2、IC3、IC4：反转逻辑CMOS集成电路（Inv IC）；Q1：PchMOSFET；Q2：NchMOSFET；D1～D9：二极管；D10～D13：肖特基二极管；C1、C2：电容；CMG：EM-CCD的电子倍增水平迁移电极；Z1～Z6：铁氧体磁环；R1～R8：电阻；6V、5.5V、5V：逻辑电源；VH、VL：电源；Vi：IC1、IC2、IC3的输入波形；Vout1：IC1的输出波形；Vout2：IC2的输出波形；Vout3：IC3的2/6～6/6的输出波形；Vg1：PchMOSFET的Q1的栅极电压波形；Vg2：NchMOSFET的Q2的栅极电压波形；Vd1：PchMOSFET的Q1的漏极电压波形；Vd2：NchMOSFET的Q2的漏极电压波形；Vcmg：向负载电容CMG施加的输出电压波形。

Claims (3)

1.一种开关电路，电源电压超过6V，驱动负载，使用PchMOSFET和NchMOSFET以及逻辑缓冲器，在上述逻辑缓冲器和上述PchMOSFET以及NchMOSFET的栅极之间插入阻抗体或电阻或阻抗体与电阻的串联电路与二极管进行并联连接后的并联电路，在上述PchMOSFET和NchMOSFET关断的方向上连接有二极管，该开关电路的特征在于，
使在上述NchMOSFET关断的方向上连接的二极管的串联个数多于在上述PchMOSFET关断的方向上连接的二极管的串联个数，使与上述阻抗体或电阻并联连接的二极管为肖特基势垒二极管，使上述逻辑缓冲器为通过另一个逻辑缓冲器驱动的6个并联连接的逻辑缓冲器，
具备使CMG电压波形的上升沿的斜率和下降沿的斜率相同的单元，
作为使上述CMG电压波形的上升沿的斜率和下降沿的斜率相同的单元，是以下情况：
上述PchMOSFET和NchMOSFET的漏源间导通电阻为1Ω以上，使上述PchMOSFET的并联个数为NchMOSFET的并联个数的大约1倍以上，在与上述PchMOSFET和NchMOSFET的栅极交流地或直接地连接的交流栅极点和与接地点交流地或直接地连接的交流接地点之间，连接比上述PchMOSFET和NchMOSFET的栅源间电容大的输入电容，将开关基波频率的阻抗比开关基波频率的上述栅源间电容与上述输入电容的合计值的阻抗的大约1/2低的通过电感器、电容以及电阻的并联电路与电阻进行串联连接后的电路表示为近似的等价电路的阻抗体、电感器和电容以及电阻的并联电路与电阻进行串联连接后的串联电路、以及电阻中的至少一方并联连接到上述逻辑缓冲器和上述PchMOSFET以及NchMOSFET的栅极之间的二极管上；
使上述PchMOSFET和NchMOSFET的漏源间导通电阻为1Ω以上，上述PchMOSFET的并联个数为NchMOSFET的并联个数的大约1倍以上。
2.一种开关电路，电源电压超过6V，驱动负载，使用PchMOSFET和NchMOSFET以及逻辑缓冲器，在上述逻辑缓冲器和上述PchMOSFET以及NchMOSFET的栅极之间插入阻抗体或电阻或阻抗体与电阻的串联电路与二极管进行并联连接后的并联电路，在上述PchMOSFET和NchMOSFET关断的方向上连接有二极管，该开关电路的特征在于，
使在上述NchMOSFET关断的方向上连接的二极管的串联个数多于在上述PchMOSFET关断的方向上连接的二极管的串联个数，使与上述阻抗体或电阻并联连接的二极管为肖特基势垒二极管，使上述逻辑缓冲器为通过另一个逻辑缓冲器驱动的6个并联连接的逻辑缓冲器，
具备使CMG电压波形的上升沿的斜率和下降沿的斜率相同的单元，
作为使上述CMG电压波形的上升沿的斜率和下降沿的斜率相同的单元，是以下情况：
上述PchMOSFET和NchMOSFET的漏源间导通电阻为1Ω以上，使上述PchMOSFET的并联个数为NchMOSFET的并联个数的大约1倍以上，在与上述PchMOSFET和NchMOSFET的栅极交流地或直接地连接的交流栅极点和与接地点交流地或直接地连接的交流接地点之间，连接比上述PchMOSFET和NchMOSFET的栅源间电容大的输入电容，将开关基波频率的阻抗比开关基波频率的上述栅源间电容与上述输入电容的合计值的阻抗的大约1/2低的通过电感器、电容以及电阻的并联电路与电阻进行串联连接后的电路表示为近似的等价电路的阻抗体、电感器和电容以及电阻的并联电路与电阻进行串联连接后的串联电路、以及电阻并联连接到上述逻辑缓冲器和上述PchMOSFET以及NchMOSFET的栅极之间的二极管上。
3.一种摄像装置，其特征在于，
具有：权利要求1或2的开关电路、电子倍增电荷耦合型摄像元件(以下称为EM-CCD)、定时产生部、垂直迁移驱动部、水平迁移驱动部、内置了除去噪声的CDS(关联双倍采样器)、暗电流修正、增益可变放大电路、变换为数字影像信号的ADC(模拟数字转换器)的AFE(模拟前端处理器)以及影像信号处理部，
并且是以下各情况中的一种情况：
上述PchMOSFET和NchMOSFET的外形大约是1.2mm×1.2mm以下，在从上述EM-CCD的CMG端子开始离开上述EM-CCD的端子间隔(1.778mm)的大约3倍以下的附近将上述PchMOSFET和NchMOSFET配置为防护屏蔽模式；
或者，上述PchMOSFET和NchMOSFET的外形大约是1.0mm×0.6mm以下，将上述PchMOSFET和NchMOSFET配置在从上述EM-CCD的CMG端子开始离开与上述EM-CCD的端子间隔大致同等以下距离的附近。
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