JP2009055563A - スイッチング回路 - Google Patents

Abstract

【課題】ＥＭ−ＣＣＤの電荷増倍電極を駆動するＰｃｈＭＯＳＦＥＴのゲート駆動振幅を確保した上で、ＭＯＳＦＥＴのチャージ電荷量Ｑｇを短時間でを引き抜き、かつＱｇを引き抜く時間分、ターンオンの位相を遅らし、ＭＯＳＦＥＴの導通期間を短く非導通期間を短く保つ。
【解決手段】相補のＭＯＳＦＥＴのゲートとその駆動回路を容量結合しダイオードで直流再生したスイッチング回路において、ＰｃｈＭＯＳＦＥＴのゲートを駆動する５．５Ｖ電源のアンバッファ反転論理ＣＭＯＳＩＣの入力電圧を接地方向にシフトさせ、ＮｃｈＭＯＳＦＥＴのゲートを駆動する４．５Ｖ電圧のアンバッファ反転論理ＣＭＯＳＩＣの入力電圧を正電源方向にシフトさせ、ＥＭ−ＣＣＤの電荷増倍電極の電圧振幅と上記シフト電圧とを連動させる。
【選択図】 図１

Description

本発明は、スイッチング回路の金属酸化膜形電界効果トランジスタ（以下ＭＯＳＦＥＴと略す）の制御電極（以下ゲートと略す）駆動回路の改良に関するものである。

電荷転送型（Cherge Cuopled Device以下ＣＣＤと略す）撮像素子の水平転送電極駆動回路も、振幅５V以下であれば、ＣＣＤ撮像素子の駆動用論理集積回路が使用でき、振幅６V以下であれば、汎用ＣＭＯＳ論理集積回路が使用できる。（非特許文献１参照）
しかし、電子増倍型ＣＣＤ撮像素子（Electron Multiplying-ＣＣＤ以下ＥＭ−ＣＣＤと略す）は、電子冷却と組み合わせて感度を高くできるが、ＥＭ−ＣＣＤの電子増倍を行う水平転送電極（Charge Multiplication Gate以下ＣＭＧと略す）は、ＴＩ製の３３万画素で、容量負荷約25ｐFで12.5MHzで電圧振幅が18 Vp-pから24Vp-pと大きくかつ可変な上に、ＣＭＧ電圧振幅が高い高電子増倍時は、０．１Ｖで１．４倍感度が変化し、１１℃で１．８倍感度が変化するので、駆動波形の振幅確保と高安定性と発熱の低減が求められる。ｅ２Ｖ製では、ＣＭＧ電圧振幅が35Vp-pから45Vp-pとさらに大きい。したがって、ＣＣＤ撮像素子の他の電極駆動の様に耐圧１８Ｖ程度の汎用ICを利用することが困難である。そこで、ＥＭ−ＣＣＤの電子増倍を行う水平転送電極に、電源電圧可変の相補のエンハンスメント型ＭＯＳＦＥＴのドレインでパルス波形を供給し、ＭＯＳＦＥＴのゲートを容量結合したＣＭＯＳ論理集積回路で駆動することが一般的である。（非特許文献２と非特許文献３参照）
また、バッテリ入力のスイッッチング電源や非増倍の水平転送電極Hφ駆動用に、導通時間と非導通時間がほぼ等しくする従来の相補のＭＯＳＦＥＴ駆動回路の構成を示すブロック図の図１５のような各種の回路も実用化されている（特許文献１参照）。図１５に従来の相補のＭＯＳＦＥＴ駆動回路の動作の入出力電圧をしめす模式図、図１６に従来の相補のＭＯＳＦＥＴ駆動回路の入出力電圧動作をしめす模式図、図１７に従来の相補のＭＯＳＦＥＴ駆動回路の動作の入出力波形をしめす模式図を示す。

図１５と図１７において、ＭＯＳＦＥＴのゲートを駆動するＩＣ１０の出力電圧Vout10が０Ｖになる際は、ダイオードＤ５が導通し抵抗３で駆動されてＰｃｈ−ＭＯＳＦＥＴのＱ１のゲート電圧は比較的長い時間でスレッショルド電圧を越えてＰｃｈ−ＭＯＳＦＥＴのＱ１はターンオンする。ＭＯＳＦＥＴのゲートを駆動するＩＣ１０の出力電圧Vout10が５Ｖになる際は、ダイオードＤ６が導通し抵抗４で駆動されてＰｃｈ−ＭＯＳＦＥＴのＱ１のゲート電圧はスレッショルド電圧までは短い時間で上昇しチャージ電荷が引き抜かれるまで、スレッショルド電圧に止まり、比較的長い時間でＰｃｈ−ＭＯＳＦＥＴのＱ１はターンオフする。

同様に、ＭＯＳＦＥＴのゲートを駆動するＩＣ１０の出力電圧Vout10が０Ｖになる際は、ダイオードＤ７が導通し抵抗５で駆動されてＮｃｈ−ＭＯＳＦＥＴのＱ２のゲート電圧はスレッショルド電圧までは短い時間で下降しチャージ電荷が引き抜かれるまで、スレッショルド電圧に止まり比較的長い時間でＮｃｈ−ＭＯＳＦＥＴのＱ２はターンオフする。ＭＯＳＦＥＴのゲートを駆動するＩＣ１０の出力電圧Vout10が５Ｖになる際は、ダイオードＤ８が導通し抵抗６で駆動されてＮｃｈ−ＭＯＳＦＥＴのＱ２のゲート電圧は比較的長い時間でスレッショルド電圧を越えてＮｃｈ−ＭＯＳＦＥＴのＱ２はターンオンする。

その結果、Ｐｃｈ−ＭＯＳＦＥＴのＱ１とＮｃｈ−ＭＯＳＦＥＴのＱ２とは、導通時間と非導通時間がほぼ等しくなる。

必要な駆動能力は、ＮｃｈＭＯＳＦＥＴターンオン＜ＰｃｈＭＯＳＦＥＴターンオン＜ＮｃｈＭＯＳＦＥＴターンオフ＜ＰｃｈＭＯＳＦＥＴターンオフである。従来技術の図１５では、ダイオードＤ２とＤ５〜Ｄ１０とで、駆動能力を非対称としていた。

ＭＯＳＦＥＴのゲートソース間容量（以下Ｃｇｓと略す）はドレインソース耐圧（以下耐圧と略す）とドレイン電流容量（以下電流容量と略す）との積に比例し、加工の細かさ（デザインルール）にもほぼ比例する。２００６年量産の耐圧３０ＶではＰｃｈピーク電流容量１．６Ａで約４０ｐＦ、Ｎｃｈピーク電流容量２．８Ａで約３０ｐＦである。また、ＭＯＳＦＥＴの電流をカットオフさせるゲートチャージ電荷（以下Ｑｇと略す）は耐圧と電流容量との積やドレイン電流に比例し、加工の細かさにもほぼ比例する。２００６年量産の耐圧３０ＶではＱｇはＰｃｈ電流１Ａ当たり約２１００ｐＣ、Ｎｃｈ電流１Ａ当たり約１４００ｐＣであり、Ｐｃｈは大きな駆動能力が必要である。

ゲート−ソース間遮断（スレショルド）電圧Ｖｇｔｈは加工の細かさにもほぼ比例し、２００６年量産の耐圧３０Ｖでは通常０．４〜１．４Ｖである。導通抵抗がほぼ飽和するゲートソース間（制御）電圧も加工の細かさにもほぼ比例し、２００６年量産の耐圧３０ＶではＰｃｈは通常４．５Ｖで、Ｎｃｈは通常２．５Ｖであり、やはりＰｃｈは大きな駆動能力が必要である。
ソニー製CCD撮像素子ICX422データシートICX422対角11mm（2／3型）EIA白黒用固体撮像素子 ＴＩ製TC247SPD EM-CCD撮像素子データシート TC247SPD-B0 680 x 500 PIXEL IMPACTRONTM MONOCHROME CCD IMAGE SENSOR ｅ２Ｖ製CCD65 EM-CCD撮像素子データシート A1A-CCD65_Series_Ceramic Issue 7, June 2004 特開２００１−２９８９４３

上記の導通時間と非導通時間がほぼ等しくする従来技術では、従来の相補のＭＯＳＦＥＴ駆動回路の構成を示すブロック図の図１５の出力の抵抗直列ダイオードＤ５〜Ｄ８と直流再生のダイオードＤ２,Ｄ９,Ｄ１０とで、ゲート駆動振幅がダイオード順方向降下電圧０．６Ｖの３倍の１．８Ｖ減少し３．２Ｖと、従来の相補のＭＯＳＦＥＴ駆動回路の動作の入出力波形をしめす模式図の図１７の様になる。

ＥＭ−ＣＣＤの電子増倍を行う水平転送ＣＭＧ電極容量スイッチング回路では、たとえば24Vp-pと振幅が大きく、バッテリ入力のスイッッチング電源や非増倍の水平転送電極Hφ駆動用の低耐圧で導通抵抗がほぼ飽和するゲートソース間（制御）電圧も低いＭＯＳＦＥＴは使用できない。ＣＭＧ駆動のＰｃｈＭＯＳＦＥＴのオン抵抗が下がるゲート電圧は例えば４．５Ｖと高い。したがって、無理に上記の導通時間と非導通時間がほぼ等しくする従来技術をＣＭＧ駆動に適用すると、ゲート電圧が３．２Ｖと不足しＰｃｈＭＯＳＦＥＴのｏｎ抵抗が下がらず、ＣＭＧ電圧Ｖｏの対称性と飽和性等の波形特性が劣化し、有効なＣＭＧ電圧振幅が低下してＥＭ−ＣＣＤの実効感度が低下する。感度を確保するため、ＶＨを高くすると、ＭＯＳＦＥＴのターンオフが遅くなり、ＮｃｈＭＯＳＦＥＴとＰｃｈＭＯＳＦＥＴとが同時導通する無効電力が消費される。無効電力による損失が大きい分発熱量が増加し温度が上昇しＥＭ−ＣＣＤの感度が低下することが予想される。

つまり、本発明は、ＥＭ−ＣＣＤの電荷増倍電極を駆動するＰｃｈＭＯＳＦＥＴのゲート駆動振幅を確保した上で、ＭＯＳＦＥＴのチャージ電荷量Ｑｇを短時間でを引き抜き、かつＱｇを引き抜く時間分、ターンオンの位相を遅らし、ＭＯＳＦＥＴの導通期間を短く非導通期間を短く保ち、上記課題を解決する事を目的とする。

上記の課題を解決するために、本発明は、Ｐ型電圧制御半導体素子とＮ型電圧制御半導体素子を用いた反転スイッチング回路において、上記Ｐ型電圧制御半導体素子の制御電極を駆動するアンバッファ反転論理ＣＭＯＳ集積回路の電源電圧に対して入力電圧を接地方向にシフトする手段と、Ｎ型電圧制御半導体素子の制御電極を駆動するアンバッファ反転論理ＣＭＯＳ集積回路の電源電圧に対して入力電圧を相対的に電源電圧方向にシフトする手段との少なくとも一方を有することを特徴とするスイッチング回路である。

また、Ｐ型電圧制御半導体素子とＮ型電圧制御半導体素子を用いた反転スイッチング回路において、前記Ｐ型電圧制御半導体素子の制御電極を駆動するアンバッファ反転論理ＣＭＯＳ集積回路の入力電圧を接地または負電圧に抵抗分圧する手段と、前記Ｎ型電圧制御半導体素子の制御電極を駆動するアンバッファ反転論理ＣＭＯＳ集積回路の入力電圧を正電圧に抵抗分圧する手段と、前記Ｐ型電圧制御半導体素子の制御電極を駆動するアンバッファ反転論理ＣＭＯＳ集積回路の電源電圧を前記Ｐ型電圧制御半導体素子の制御電極を駆動するアンバッファ反転論理ＣＭＯＳ集積回路の入力電圧の最高値より高くする手段との少なくとも一方を有することを特徴とするスイッチング回路。

さらに、上記において、前記反転スイッチング回路の電源電圧に対して、前記抵抗分圧する電圧の絶対値と、前記抵抗分圧比の逆数と、前記Ｐ型電圧制御半導体素子の制御電極を駆動するアンバッファ反転論理ＣＭＯＳ集積回路の電源電圧との少なくとも一方を連動して可変する手段を有することを特徴とするスイッチング回路である。

つまり、本発明は、Ｐ型電圧制御半導体素子とＮ型電圧制御半導体素子を用いた反転スイッチング回路において、上記電圧制御半導体素子のゲートを駆動するアンバッファ反転論理ＣＭＯＳ集積回路の引き込み電流値と吐き出し電流値を個別に設定する事を特徴とするスイッチング回路である。

以上説明したように本発明によれば、ＰｃｈＭＯＳＦＥＴのオン抵抗飽和ゲート電圧に近似した比較的高いゲート駆動電圧とターンオフ時の飽和動作の多くの駆動電流とターンオン時の非飽和動作の中程度の駆動電流とが供給され、ＮｃｈＭＯＳＦＥＴのオン抵抗飽和ゲート電圧に近似した比較的低いゲート駆動電圧とターンオフ時の飽和動作の多くの駆動電流とターンオン時の非飽和動作の中程度の駆動電流とが供給され、Ｑｇ引き抜きの高速化と合わせて、両ｃｈＭＯＳＦＥＴのゲート波形はターンオフは早くターンオンは遅くオフ期間は広くオン期間は狭くなる。また、ＣＭＯＳ反転論理集積回路の電源電圧に対し入力電圧をシフトさせて両ｃｈＭＯＳＦＥＴのゲート波形のオフ期間は広く、オン期間は狭くする。したがって、Ｑｇ引抜にかかる時間分広くなってしまった両ｃｈＭＯＳＦＥＴの導通時間も短くなり、ＰｃｈＭＯＳＦＥＴの導通時間とＮｃｈＭＯＳＦＥＴの導通時間が重なるために発生する貫通電流が低減し、容量負荷スイッチング波形の振幅が確保され、対称性と飽和性等の波形特性を改善すると共に、電力損失をより低減させる。

また、本発明は、ＭＯＳＦＥＴの引抜チャージ電荷量に比例させてＣＭＯＳＩＣのターンオフ駆動能力高めてＱｇを短時間で引き抜きＭＯＳＦＥＴターンオフを早める、またはＭＯＳＦＥＴのオン時ゲート電圧をオン抵抗飽和ゲート電圧に近似させ対称性と飽和性等の波形特性を改善る、またはＭＯＳＦＥＴのオフ期間を長くオン期間を短くしＮｃｈＭＯＳＦＥＴとＰｃｈＭＯＳＦＥＴとが同時導通する無効電力を低減する。

さらに、ＥＭ−ＣＣＤのＣＭＧ電極容量を駆動する場合には、ＭＯＳＦＥＴのターンオフ高速化により貫通電流が少なく、損失分の発熱と温度上昇とが低減し、感度が向上する。また、ＣＭＧの波形特性が改善され振幅電圧が確保されるため、実効感度が改善される。

本発明を図１から図１４を用いて説明する。

図１と図１１とは、ＭＯＳＦＥＴ駆動回路がゲートとをターンオン時に比較的小電流で駆動しターンオフ時に比較的大電流で駆動する本発明の１実施例と他の１実施例を示したブロック図であり、図２と図１２はＭＯＳＦＥＴ駆動回路の本発明の１実施例と他の１実施例の動作の入出力電圧をしめす模式図であり、図３〜図１０、図１３、図１４はＭＯＳＦＥＴ駆動回路の本発明の一実施例と他の１実施例の動作の入出力波形をしめす模式図である。

図１〜１４において、ＶＡは電源でＶgainは可変の電圧源でＶrefは基準の電圧源、ＶccHとＶccLと５Vとは論理電源、ＶＨとＶＬとはスイッチング回路電源であり、ＩＣ１とＩＣ２はＣＭＯＳアンバッファインバータ論理集積回路（ＩｎｖＩＣ）、ＩＣ５は演算増幅器（Operational Amplifier: Op Amp）、ＩＣ６〜ＩＣ８は可変電源回路（Adjist Regurator: Adj Reg）であり、Ｑ１はＰｃｈＭＯＳＦＥＴ、Ｑ２はＮｃｈＭＯＳＦＥＴ、Ｄ１，Ｄ２は直流再生ダイオード、Ｄ３は直流再生のショットーキバリアダイオード（以下ＳＢＤ）である。また、ＣＭＧはＥＭ−ＣＣＤの電子増倍水平転送電極、ＣＬは負荷容量、Ｃ１、Ｃ２は交流結合容量であり、Ｒ１およびＲ２はゲート駆動抵抗であり、Ｒ３〜Ｒ２２は分割抵抗である。

図３〜図１０、図１３、図１４において、Vin1は論理回路１の入力波形であり、Vin2は論理回路２の入力波形であり、Vout1は論理回路１の出力波形であり、Vout2は論理回路２の出力波形であり、Vg1はＰｃｈＭＯＳＦＥＴのＱ１のゲート電圧であり、Vg2はＮｃｈＭＯＳＦＥＴのＱ２のゲート電圧である。

本発明の１実施例と他の１実施例を示したブロック図の図１と図１１において、従来技術のブロック図の図１５と同様にＶgainが演算増幅器ＩＣ５とＲ７とＲ８とで反転され、可変電源回路ＩＣ８とＲ９とＲ１０とＲ１１で再反転され、感度を可変するＣＭＧの電圧振幅を定めるＭＯＳＦＥＴの電源電圧を可変する。

本発明の１実施例と他の１実施例を示したブロック図の図１、図１１と従来技術のブロック図の図１５との相異は、図１５の様に論理集積回路の出力にダイオードと抵抗の組合せを複数用いて出力インピーダンスを制御せずに、図１と図１１とでは電圧制御半導体素子の制御電極を駆動するＣＭＯＳアンバッファ反転論理集積回路の入力電圧の範囲をＣＭＯＳアンバッファ反転論理集積回路の電源電圧範囲と異ならせて、Ｎ型電圧制御半導体素子のゲートとＰ型電圧制御半導体素子のゲートとをターンオン時に比較的小電流で駆動しターンオフ時に比較的大電流で駆動することと、導通期間を短く非導通期間を長くすることである。詳細は後述するが、図１ではＲ４とＲ６でＭＯＳＦＥＴ電源電圧とＣＭＯＳ反転論理集積回路の入力電圧範囲を連動して可変しており、Ｒ４とＲ６を開放とすれば、Ｐ型電圧制御半導体素子の制御電極を駆動するＣＭＯＳアンバッファ反転論理集積回路の入力電圧範囲を低く固定しＮ型電圧制御半導体素子の制御電極を駆動するＣＭＯＳアンバッファ反転論理集積回路の入力電圧を高く固定することになる。詳細は後述するが、図１１ではＲ１２とＲ１５でＭＯＳＦＥＴ電源電圧とＣＭＯＳ反転論理集積回路の電源電圧を連動して可変しており、Ｒ１２とＲ１５を開放とすれば、Ｐ型電圧制御半導体素子の制御電極を駆動するＣＭＯＳアンバッファ反転論理集積回路の電源電圧を高く固定しＮ型電圧制御半導体素子の制御電極を駆動するＣＭＯＳアンバッファ反転論理集積回路の電源電圧を低く固定することになる。

以下図１〜図１０を用いて、本発明の１実施例を説明する。
図１において、Ｑ１のＰｃｈＭＯＳＦＥＴのｏｎ抵抗が下がるゲート電圧は例えば４．５Ｖと高いので、ＶccHはＩＣ１の推奨最大電圧以下に設定する。つまりＩＣ１の品種が７４ＡＣならＶccH＝６Ｖ以下、ＩＣ１の品種が７４ＬＶＣまたはＴＣ７ＳＺならＶccH＝５．５Ｖ以下にする。Ｑ２のＮｃｈＭＯＳＦＥＴのｏｎ抵抗が下がるゲート電圧は例えば２．５Ｖと低いので、ＩＣ２の品種が十分高速で駆動能力が大きく電源電圧より高い入力電圧を許容する７４ＬＶＣまたはＴＣ７ＳＺならＶccL＝４．５Ｖ以下にする。

演算増幅器のＩＣ５とＩＣ９とで、分圧電圧のＶＤ１とＶＥ１を可変する替わりに，分圧抵抗のＲ４とＲ６を開放し固定の分圧電圧ＶＤ２とＶＥ２とを用い、分圧抵抗のＲ２１とＲ２２とに可変抵抗ＩＣを用いて、ＭＯＳＦＥＴ電源電圧と連動させても良い。分圧抵抗のＲ４とＲ６があれば分圧抵抗のＲ２１とＲ２２は開放で良くＩＣ１とＩＣ２の品種とＶccHとＶccLの相異で、図２（ａ）の動作で図３（ａ１）と図４（ａ２）の動作波形か、図２（ｃ）の動作で図７（ｃ１）と図８（ｃ２）の動作波形になる。

そして簡易には分圧抵抗のＲ４とＲ６は開放で分圧抵抗のＲ２１とＲ２２とにより、図２（ｂ）の動作で図５（ｂ１）と図６（ｂ２）の動作波形と図２（ｄ）の動作で図９（ｄ１）と図１０（ｄ２）の動作波形の中間に固定しても構わない。さらに簡易にはＶＤ２を接地とし、ＶＥ２をＶccHとしても構わない。

ここで、図１において、Ｑ１のＰｃｈＭＯＳＦＥＴのｏｎ抵抗が下がるゲート電圧は例えば４．５Ｖと高いので、直流再生ダイオードＤ３をＳＢＤ例えば例えば２ｍＡの順方向降下電圧０．３Ｖの１ＳＳ３８８にしてオン時のＰｃｈＭＯＳＦＥＴのＱ１ゲート電圧Ｖgs＝−５．４Ｖ〜−４．７Ｖを確保する。また、ゲート電圧が確保される一方、ＭＯＳＦＥＴのゲートのスレッショルド電圧を駆動する際の論理ＣＭＯＳ集積回路の電源電圧と論理ＣＭＯＳ集積回路の出力電圧との差が低減するが、駆動電流３２ｍAを保証するＴＣ７ＳＺシリーズ等の高速論理ＣＭＯＳ集積回路を用いるか、駆動電流２４ｍAを保証するＬＶＣシリーズ等の高速論理ＣＭＯＳ集積回路を３ヶ等複数個を並列接続すれば、ＶccH＝５Ｖにしても良い。図２（ｃ）（ｄ）の動作で図７（ｃ１）と図８（ｃ２）図９（ｄ１）と図１０（ｄ２）の動作波形になる。ＩＣ１をさらに駆動能力の高い品種にするか並列個数を増加すれば、直流再生ダイオードＤ３をＳＢＤで２ｍＡの順方向降下電圧０．２Ｖの１ＳＳ４２１にしても良い。

その結果図２のように、アンバッファインバータ論理集積回路ＩＣ１の入力Ｖin1の最高レベルはＩＣ１の電源電圧ＶccHより低くなり、ＩＣ１の反転出力低レベルの駆動能力は非飽和動作で比較的低く、ＰｃｈＭＯＳＦＥＴのＱ１のターンオン時の駆動能力は比較的低く、Ｑ１のターンオンは遅くなる。ＩＣ１の入力Ｖin1の最低レベルは接地電位付近で、ＩＣ１の反転出力高レベルの駆動能力は飽和動作で比較的高く、ＰｃｈＭＯＳＦＥＴのＱ１のターンオフ時の駆動能力は比較的高く、Ｑ１のターンオフは早くなる。アンバッファインバータ論理集積回路ＩＣ２の入力Ｖin2の最高レベルはＩＣ１の電源電圧ＶccLより高いかＶccL付近となり、ＩＣ２の反転出力低レベルの駆動能力は飽和動作で比較的高く、ＮｃｈＭＯＳＦＥＴのＱ２のターンオフ時の駆動能力は非飽和動作で比較的高く、Ｑ２のターンオフは早くなる。ＩＣ２の入力Ｖin2の最低レベルは接地電位より高く、ＩＣ２の反転出力高レベルの駆動能力は非飽和動作で比較的低く、ＰｃｈＭＯＳＦＥＴのＱ１のターンオン時の駆動能力は比較的低く、Ｑ１のターンオンは遅くなる。さらに、ＩＣ１の電源電圧の中心値ＶccH/2とＩＣ２の電源電圧の中心値ＶccL/2と入力電圧Ｖinの中心値がシフトしているので、ＩＣ１の出力Ｖout1とＩＣ２の出力Ｖout2とはLowとHiとの期間が非対称となり、Ｑ１とＱ２とのオン期間が短くオフ期間が長くなる。

また、分圧抵抗のＲ３とＲ４でＩＣ１の入力Ｖin1を分圧し、分圧抵抗のＲ５とＲ６でＩＣ２の入力Ｖin2を分圧する。その結果図２のように、アンバッファインバータ論理集積回路ＩＣ１の入力Ｖin1の最高レベルはＩＣ１の電源電圧５Ｖより低くなり、ＩＣ１の反転出力低レベルの駆動能力は飽和動作で比較的低く、ＰｃｈＭＯＳＦＥＴのＱ１のターンオン時の駆動能力は比較的低く、Ｑ１のターンオンは遅くなる。ＩＣ１の入力Ｖin1の最低レベルは接地電位で、ＩＣ１の反転出力高レベルの駆動能力は非飽和動作で比較的高く、ＰｃｈＭＯＳＦＥＴのＱ１のターンオフ時の駆動能力は比較的高く、Ｑ１のターンオフは早くなる。アンバッファインバータ論理集積回路ＩＣ２の入力Ｖin2の最高レベルはＩＣ２の電源電圧と同一の５Ｖで、ＩＣ２の反転出力低レベルの駆動能力は飽和動作で比較的高く、ＮｃｈＭＯＳＦＥＴのＱ２のターンオフ時の駆動能力は比較的高く、Ｑ２のターンオフは早くなる。ＩＣ２の入力Ｖin2の最低レベルは接地電位より高く、ＩＣ２の反転出力高レベルの駆動能力は非飽和動作で比較的低く、ＰｃｈＭＯＳＦＥＴのＱ１のターンオン時の駆動能力は比較的低く、Ｑ１のターンオンは遅くなる。

つまり、電圧ＶＤ１とＶＥ１とを可変するか抵抗Ｒ２１と抵抗Ｒ２２とを可変することにより、ＭＯＳＦＥＴ電源電圧とＣＭＯＳ反転論理集積回路の入力電圧範囲を連動して可変する。その結果、図３〜図１０の様にＭＯＳＦＥＴのドレイン電流に比例するチャージ電荷Ｑｇの引き抜き量が変化しても、Ｑ１とＱ２との導通期間と非導通期間とがほぼ等しくＱ１とＱ２とで貫通電流が流れない。

その結果、高感度動作のためにＣＭＧの電圧振幅が大きくなりＭＯＳＦＥＴのドレイン電流が増加し、よりＱｇが増加しても、ＣＭＯＳ反転論理集積回路の入力電圧が変化して、ターンオンがより遅く、ターンオフがより速くなり、貫通電流が少なく、ＣＭＧの振幅電圧と矩形波形が確保され、感度低下がなくなり、実効感度が改善される。

以下図１１〜図１４を用いて、本発明の他の１実施例を説明する。

図１１において、Ｒ１２とＲ１５で、Ｖgainが反転した演算増幅器ＩＣ７出力が可変電源回路ＩＣ９とＲ１２とＲ１３とＲ１４で再反転され、ＰｃｈＭＯＳＦＥＴの電源電圧ＶＨとＰｃｈＭＯＳＦＥＴを駆動するＣＭＯＳ反転論理集積回路の電源電圧ＶccHが正比例して可変し、ＮｃｈＭＯＳＦＥＴを駆動するＣＭＯＳ反転論理集積回路の入力電圧Ｖin2は抵抗Ｒ６とＲ２２とで電源電圧ＶccHに抵抗分圧される。

図１１において、ＰｃｈＭＯＳＦＥＴＱ１のｏｎ抵抗が下がるゲート電圧は例えば４．５Ｖと高いので、ＶccHはＶＨに正に連動してしＩＣ１の推奨最大電圧以下で可変する。つまりＩＣ１の品種が７４ＡＣならＶccH＝６Ｖ以下、ＩＣ１の品種が７４ＬＶＣまたはＴＣ７ＳＺならＶccH＝５．５Ｖ以下で可変する。ＮｃｈＭＯＳＦＥＴＱ２のチャージ電荷Ｑｇとターンオフ遅延はＰｃｈＭＯＳＦＥＴＱ１より小さく、かつＱ２のｏｎ抵抗が下がるゲート電圧は例えば２．５Ｖと低いので、ＶccLはＩＣ２の品種が十分高速で駆動能力が大きく電源電圧より高い入力電圧を許容する７４ＬＶＣまたはＴＣ７ＳＺならＶccL＝４．５Ｖとする。その結果図１２のように、アンバッファインバータ論理集積回路ＩＣ１の入力Ｖin1の最高レベルはＩＣ１の電源電圧ＶccHより低くなり、ＩＣ１の反転出力低レベルの駆動能力は非飽和動作で比較的低く、ＰｃｈＭＯＳＦＥＴのＱ１のターンオン時の駆動能力は比較的低く、Ｑ１のターンオンは遅くなる。ＩＣ１の入力Ｖin1の最低レベルは接地電位で、ＩＣ１の反転出力高レベルの駆動能力は飽和動作で比較的高く、ＰｃｈＭＯＳＦＥＴのＱ１のターンオフ時の駆動能力は比較的高く、Ｑ１のターンオフは早くなる。アンバッファインバータ論理集積回路ＩＣ２の入力Ｖin2の最高レベルはＩＣ１の電源電圧ＶccLより高くなり、ＩＣ２の反転出力低レベルの駆動能力は飽和動作で比較的高く、ＮｃｈＭＯＳＦＥＴのＱ２のターンオフ時の駆動能力は比較的高く、Ｑ２のターンオフは早くなる。ＩＣ２の入力Ｖin2の最低レベルは接地電位より高く、ＩＣ２の反転出力高レベルの駆動能力は非飽和動作で比較的低く、ＰｃｈＭＯＳＦＥＴのＱ１のターンオン時の駆動能力は比較的低く、Ｑ１のターンオンは遅くなる。

つまり、ＭＯＳＦＥＴの電源電圧とＣＭＯＳ反転論理集積回路の電源電圧を連動して可変する。その結果、図１３と図１４の様にＭＯＳＦＥＴのドレイン電流に比例するチャージ電荷Ｑｇの引き抜き量が変化しても、Ｑ１とＱ２との導通期間と非導通期間とがほぼ等しくＱ１とＱ２とで貫通電流が流れない。

その結果、高感度動作のためにＣＭＧの電圧振幅が大きくなりＭＯＳＦＥＴのドレイン電流が増加し、よりＱｇが増加しても、ＣＭＯＳ反転論理集積回路の入力電圧が変化して、ターンオンがより遅く、ターンオフがより速くなり、貫通電流が少なく、ＣＭＧの振幅電圧と矩形波形が確保され、感度低下がなくなり、実効感度が改善される。この点で図３〜図１０と同様である。

以上説明した様に本発明の一実施例と他の一実施例によれば、高感度動作のためにＣＭＧの電圧振幅が大きくなりＭＯＳＦＥＴのドレイン電流が増加し、よりＱｇが増加しても、ＰｃｈＭＯＳＦＥＴのゲートを駆動するＣＭＯＳアンバッファ反転論理集積回路の電源電圧より入力電圧範囲を低くしＮｃｈＭＯＳＦＥＴのゲートを駆動するＣＭＯＳアンバッファ反転論理集積回路の電源電圧より入力電圧を高くして、ＭＯＳＦＥＴのターンオンが遅く、ターンオフが速く、ＣＭＧの対称性と飽和性等の波形特性を改善し振幅電圧と矩形波形が確保されるため、感度低下がなくなり、実効感度が改善される。また、貫通電流が少ない分電力損失が低減し、発熱と温度上昇とが低減し、感度が向上する。

さらに本発明は、ＥＭ−ＣＣＤのＣＭＧ駆動回路だけでなく、電源電圧が変化する相補のＦＥＴの高速スイッチング回路の駆動回路に広く使用できる。

本発明の一実施例の相補のＭＯＳＦＥＴ駆動回路の構成を示すブロック図 本発明の一実施例の相補のＭＯＳＦＥＴ駆動回路の幾つかの入出力電圧動作をしめす模式図（(a)VccH=5.5V,VccL=4.5V,R4=R6=390,R21=R22=open a1：VD1=VE1=2.5V、a2：VD1=0V,VE1=5V (b)VccH=5.5V,VccL=4.5V,VD2=0V,VE2=5V,R4=R6=open b1：R21=R22=680、b2：R21=R22=390 (c)VccH=5V,VccL=5V,R4=R6=390,R21=R22=open C1：VD1=VE1=2.5V、C2：VD1=-0.5V,VE1=5.5V (d)VccH=5V,VccL=5V,VD2=-0.5V,VE2=5.5V,R4=R6=open d1：R21=R22=680、d2：R21=R22=390） 本発明の一実施例の相補のＭＯＳＦＥＴ駆動回路の入出力波形動作をしめす模式図（(a1)VccH=5.5V,VccL=4.5V,R4=R6=390,R21=R22=open軽負荷用VD1=VE1=2.5V） 本発明の一実施例の相補のＭＯＳＦＥＴ駆動回路の入出力波形動作をしめす模式図（(a2)VccH=5.5V,VccL=4.5V,R4=R6=390,R21=R22=open重負荷用VD1=0V,VE1=5V） 本発明の一実施例の相補のＭＯＳＦＥＴ駆動回路の入出力波形動作をしめす模式図((b1)VccH=5.5V,VccL=4.5V,VD2=0V,VE2=5V,R4=R6=open軽負荷用R21=R22=680) 本発明の一実施例の相補のＭＯＳＦＥＴ駆動回路の入出力波形動作をしめす模式図((b2) VccH=5.5V,VccL=4.5V,VD2=0V,VE2=5V,R4=R6=open重負荷用R21=R22=390) 本発明の他の一実施例の相補のＭＯＳＦＥＴ駆動回路の入出力波形動作をしめす模式図。(c1)VccH=5V,VccL=5V,R4=R6=390,R21=R22=open 軽負荷用VD=VE=2.5V） 本発明の一実施例の相補のＭＯＳＦＥＴ駆動回路の入出力波形動作をしめす模式図。(c2)VccH=5V,VccL=5V,R4=R6=390,R21=R22=open重負荷用VD=-0.5V VE=5.5V） 本発明の一実施例の相補のＭＯＳＦＥＴ駆動回路の入出力波形動作をしめす模式図。(d1) VccH=5V,VccL=5V,VD2=-0.5V,VE2=5.5V,R4=R6=open軽負荷用 R21=R22=560 本発明の一実施例の相補のＭＯＳＦＥＴ駆動回路の入出力波形動作をしめす模式図。(d2) VccH=5V,VccL=5V,VD2=-0.5V,VE2=5.5V,R4=R6=open重負荷用 R21=R22=330） 本発明の他の一実施例の相補のＭＯＳＦＥＴ駆動回路の構成を示すブロック図 (e) VccH=5V〜6V VccL=5V〜4V 本発明の他の一実施例の相補のＭＯＳＦＥＴ駆動回路の入出力電圧動作をしめす模式図 (e) VccH=5V〜6V VccL=5V〜4V 本発明の他の一実施例の相補のＭＯＳＦＥＴ駆動回路の入出力波形動作をしめす模式図。(e1) VccH=5.5V VccL=4.5V 軽負荷用 本発明の他の一実施例の相補のＭＯＳＦＥＴ駆動回路の入出力波形動作をしめす模式図。((e2) VccH=6V VccL=4V 重負荷用) 従来の相補のＭＯＳＦＥＴ駆動回路の構成を示すブロック図。 従来の相補のＭＯＳＦＥＴ駆動回路の入出力電圧動作をしめす模式図 従来の相補のＭＯＳＦＥＴ駆動回路の入出力波形動作をしめす模式図

符号の説明

ＩＣ１、ＩＣ２：アンバッファ反転論理ＣＭＯＳ集積回路（UB Inv IC）、
ＩＣ１０：反転論理ＣＭＯＳ集積回路（Inv IC）、
ＩＣ５，ＩＣ９：演算増幅器（Operational Amplifier: Op Amp）、
ＩＣ６，ＩＣ７：可変電源回路（Adjist Regurator: Adj Reg）、
Ｑ１：ＰｃｈＭＯＳＦＥＴ、 Ｑ２：ＮｃｈＭＯＳＦＥＴ、
Ｄ１：ショットーキバリアダイオード、Ｄ２〜Ｄ８：ダイオード、
Ｃ１，Ｃ２：容量、ＣＭＧ：ＥＭ−ＣＣＤの電子増倍水平転送電極、
Ｈφ：非増倍の水平転送電極、Ｒ１〜Ｒ１４，Ｒ１８〜Ｒ２５：抵抗、
ＶＡ，ＶＢ：電源、ＶCCH，ＶCCM，ＶCCL，５V：論理電源、
８V：非増倍の水平転送電極電源、ＶＨ，ＶＬ：スイッチング回路電源、
Ｖgain，Ｖref：電圧源、Ｖin1〜Ｖin4, Ｖin10：ＩＣ入力電圧、
Ｖout1〜Ｖout4, Ｖout10：ＩＣ出力電圧、Ｖo：ＣＭＧ電圧、
Ｖφ：非増倍の水平転送電極電圧、Ｖg1，Ｖg2：ＭＯＳＦＥＴゲート電圧、
ＶＤ１，ＶＥ１，ＶＤ２，ＶＥ２：分圧電圧

Claims (3)

1. Ｐ型電圧制御半導体素子とＮ型電圧制御半導体素子を用いた反転スイッチング回路において、上記Ｐ型電圧制御半導体素子の制御電極を駆動するアンバッファ反転論理ＣＭＯＳ集積回路の電源電圧に対して入力電圧を接地方向にシフトする手段と、Ｎ型電圧制御半導体素子の制御電極を駆動するアンバッファ反転論理ＣＭＯＳ集積回路の電源電圧に対して入力電圧を相対的に電源電圧方向にシフトする手段との少なくとも一方を有することを特徴とするスイッチング回路。
2. Ｐ型電圧制御半導体素子とＮ型電圧制御半導体素子を用いた反転スイッチング回路において、
   前記Ｐ型電圧制御半導体素子の制御電極を駆動するアンバッファ反転論理ＣＭＯＳ集積回路の入力電圧を接地または負電圧に抵抗分圧する手段と、
   前記Ｎ型電圧制御半導体素子の制御電極を駆動するアンバッファ反転論理ＣＭＯＳ集積回路の入力電圧を正電圧に抵抗分圧する手段と、
   前記Ｐ型電圧制御半導体素子の制御電極を駆動するアンバッファ反転論理ＣＭＯＳ集積回路の電源電圧を前記Ｐ型電圧制御半導体素子の制御電極を駆動するアンバッファ反転論理ＣＭＯＳ集積回路の入力電圧の最高値より高くする手段
   との少なくとも一方を有することを特徴とするスイッチング回路。
3. 請求項２のスイッチング回路において、
   前記反転スイッチング回路の電源電圧に対して、
   前記抵抗分圧する電圧の絶対値と、前記抵抗分圧比の逆数と、
   前記Ｐ型電圧制御半導体素子の制御電極を駆動するアンバッファ反転論理ＣＭＯＳ集積回路の電源電圧との少なくとも一方を連動して可変する手段を有することを特徴とするスイッチング回路。

Images