CN104065251B - 具有受控栅极放电电流的驱动器电路 - Google Patents

具有受控栅极放电电流的驱动器电路 Download PDF

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Abstract

本发明的一些实施例涉及具有受控栅极放电电流的驱动器电路。通过一种包括被配置用于感测驱动晶体管的漏极‑源极电压的感测电路的电路，对具有漏极和源极的驱动晶体管的栅极进行放电。第一电流吸收路径耦合到驱动晶体管的栅极。当感测电流感测到驱动晶体管的较低漏极‑源极电压时，第一电流吸收路径向驱动晶体管的栅极施加高放电电流。第二电流吸收路径也耦合到驱动晶体管的栅极。第二电流吸收路径被配置用于当感测电流感测到驱动晶体管的较高漏极‑源极电压时向驱动晶体管的栅极施加低放电电流。

Description

具有受控栅极放电电流的驱动器电路
技术领域
本发明涉及包括高侧驱动器电路和低侧驱动器电路的驱动器电路，其在驱动晶体管截止期间具有受控栅极放电电流。
背景技术
本领域熟知使用驱动器电路来驱动负载。驱动器电路可以包括高侧驱动器电路，该高侧驱动器电路包括耦合在高供电电压节点与负载之间的驱动晶体管(其中负载耦合在驱动晶体管与诸如接地之类的低供电电压节点之间)。驱动器电路可以备选地包括低侧驱动器电路，该低侧驱动器电路包括耦合在负载和低供电电压节点之间的驱动晶体管(其中负载耦合在高供电电压节点与驱动晶体管之间)。在另一已知配置中，通过分离的驱动器电路(分别在高侧和低侧)从高侧和低侧二者驱动负载。
为了满足由耦合到负载的驱动器电路的切换操作引起的电磁干扰(EMI)方面的要求，重要的是控制用于使驱动晶体管导通和截止的转换速率。这可以通过限制驱动晶体管的控制节点处的充电/放电电流来完成。
本领域中进一步期望的是最小化驱动器电路的导通/截止延迟。这可以通过在驱动晶体管的控制节点处使用大的充电/放电电流来完成。
现有技术的驱动器电路使用应用于驱动晶体管的控制节点的放电和充电二者的单一固定电流。找到满足电磁干扰方面的要求并最小化导通/截止延迟的单一固定电流是具有挑战性的。通常，当使驱动晶体管导通时(控制节点的充电)可以找到满足这两个要求的这种电流，但在使驱动晶体管截止(控制节点的放电)方面产生不足。
在图1所示的一个现有技术方案中，驱动器电路用于(在高侧驱动器实现中)检测驱动晶体管(参考标号10)的栅极-源极(gate-to-source)电压(Vgs)，并且如果检测到的Vgs超过驱动晶体管的阈值电压两倍，则向驱动晶体管12的栅极提供升压放电电流Id(即，超过充电电流Ic的放电电流)。
在图2所示的另一现有技术方案中，驱动器电路用于(在高侧驱动器实现中)检测驱动晶体管(参考标号14)的栅极-漏极(gate-to-drain)电压(Vgd)，并且如果检测到的Vgd超过零则向驱动晶体管12的栅极提供升压放电电流Id(即，超过充电电流Ic的放电电流)。
不利地，这两种现有技术方案从驱动器电路供电电压节点(Vcp)抽取额外电流并且实现数字开/关电流(参考标号16)。现有技术方案还利用占用大电路集成面积的高电压组件。本领域需求不遭受与图1和图2的现有技术方案相关联的电流和切换问题的改进的驱动器电路。此外，将存在提供占用减小的电路集成面积的电路的优势。
发明内容
在一个实施例中，一种用于对具有漏极和源极的驱动晶体管的栅极进行放电的电路，包括：感测电路，被配置用于感测驱动晶体管的漏极-源极(drain-to-source)电压；第一电流吸收路径，被配置用于耦合到驱动晶体管的栅极，所述第一电流吸收路径被配置用于当感测电流感测到驱动晶体管的较低漏极-源极电压时向驱动晶体管的栅极施加高放电电流；以及第二电流吸收路径，被配置用于耦合到驱动晶体管的栅极，所述第二电流吸收路径被配置用于当感测电流感测到驱动晶体管的较高漏极-源极电压时向驱动晶体管的栅极施加低放电电流。
在一个实施例中，一种用于对具有漏极和源极的驱动晶体管的栅极进行放电的方法，包括：感测驱动晶体管的漏极-源极电压；当感测到的驱动晶体管的漏极-源极电压低于阈值时，激活耦合到驱动晶体管的栅极的第一电流吸收路径，以向驱动晶体管的栅极施加高放电电流；以及当感测到的驱动晶体管的漏极-源极电压高于阈值时，激活耦合到驱动晶体管的栅极的第二电流吸收路径，以向驱动晶体管的栅极施加低放电电流。
在一个实施例中，一种电路，包括：驱动晶体管，具有栅极、漏极和源极；被配置用于响应于指示驱动晶体管的截止的控制信号而供应第一电流的电路；感测节点，连接成接收所述第一电流；第一电路路径，连接在感测节点与驱动晶体管的源极之间，所述第一电路路径从感测节点到源极呈现依赖于驱动晶体管的漏极-源极电压的第一电压降；第二电路路径，连接在感测节点与驱动晶体管的源极之间，所述第二电路路径从感测节点到源极呈现依赖于驱动晶体管的漏极-源极电压的第二电压降；第一电流吸收路径，被配置用于当第一电压降小于第二电压降时向驱动晶体管的栅极施加第一放电电流；以及第二电流吸收路径，被配置用于当第二电压降小于第一电压降时向驱动晶体管的栅极施加小于第一放电电流的第二放电电流。
在一个实施例中，一种电路，包括：驱动晶体管，具有栅极、漏极和源极；被配置用于响应于指示所述驱动晶体管的截止的控制信号而供应第一电流和第二电流的电路；第一节点，连接成接收所示第一电流；第二节点，连接成接收所述第二电流；第一电流镜电路，具有耦合到第一节点并且被配置用于接收第一电流的输入并且包括被配置用于向驱动晶体管的栅极施加低放电电流的第一电流吸收路径；第二电流镜电路，具有在第二节点处的共同节点并且具有耦合到驱动晶体管的漏极的输入，当跨驱动晶体管的漏极-源极电压小于阈值时第二电流镜电路输出第三电流；以及第三电流镜电路，具有耦合到第二电流镜电路的输出并且被配置用于接收第二电流的输入，并且包括被配置用于向驱动晶体管的栅极施加高放电电流的第二电流吸收路径。
附图说明
为了更好地理解实施例，现在将仅通过示例的方式对附图进行参考，其中：
图1和图2是现有技术驱动器电路的示意电路图；
图3是高侧驱动器电路的示意图；
图4图示了用于图3的驱动器电路的操作波形；
图5是低侧驱动器电路的示意图；以及
图6图示了用于图5的驱动器电路的操作波形。
具体实施方式
现在参照图3，其图示了包括驱动晶体管122的高侧驱动器电路100的示意图。电路100包括第一输入晶体管102，该第一输入晶体管102具有被配置用于接收数字输入信号IN的控制节点(栅极)。逻辑非(NOT)门104具有耦合为接收数字输入信号IN的输入和耦合到第二输入晶体管106的控制节点(栅极)的输出。输入晶体管102和106优选地为n沟道MOSFET器件。
偏置电流生成器108向通过晶体管112、114和116形成的电流镜电路110的输入供应电流。晶体管112、114和116的控制节点(栅极)连接在一起并且连接到晶体管112的导电节点(漏极)，其中该漏极节点形成电流镜电路110的输入。晶体管114的导电节点(漏极)耦合到晶体管102的导电节点(源极)，并且晶体管116的导电节点(漏极)耦合到晶体管106的导电节点(源极)。晶体管112、114和116的导电节点(源极)耦合到低电压供应节点118(例如接地)。晶体管112、114和116优选地为n沟道MOSFET器件。
栅极充电晶体管120具有耦合到晶体管102的导电节点(漏极)的导电节点(源极)。晶体管120的控制节点(栅极)耦合成接收等于在驱动晶体管122的导电节点(源极)处的电压加上3.3V的固定电压的调节电压。该晶体管120的功能将在下面更详细地进行描述。晶体管120优选地为n沟道MOSFET器件。
由晶体管126和128形成的电流镜124具有耦合到晶体管120的导电节点(漏极)的输入。晶体管126和128的控制节点(栅极)连接在一起并且连接到晶体管126的导电节点(漏极)，其中漏极节点形成电流镜电路124的输入。晶体管126和128的导通节点(源极)耦合到高电压供应节点130(Vcp)，在优选实施例中，该高电压供应节点130为超过驱动晶体管122的漏极电压低的泵送电压。晶体管128的导电节点(漏极)形成电流镜124的输出并且向驱动晶体管122的控制节点(栅极)供应栅极充电电流Ic。晶体管126和128优选地为p沟道MOSFET器件。
串联连接的晶体管132和134耦合在驱动晶体管122的控制节点(栅极)与晶体管102的导电节点(漏极)之间。晶体管132和134的控制节点(栅极)耦合在一起并且耦合到晶体管132的导电节点(漏极)。晶体管132和134优选地为n沟道MOSFET器件。当导通电路100时使用晶体管132和134(即，响应于输入信号IN的逻辑高值)，并且它们用于箝位在驱动晶体管122的栅极处的电压。
由晶体管146和148形成的电流镜144具有耦合到晶体管106的导电节点(漏极)的输入。晶体管146和148的控制节点(栅极)连接在一起并且连接到晶体管146的导电节点(漏极)，其中漏极节点形成电流镜电路144的输入。晶体管146和148的导电节点(源极)耦合到高电压供应节点130(Vcp)。晶体管148的导电节点(漏极)形成电流镜144的输出并且供应低栅极放电电流Idlow(当输入信号IN转变成逻辑低并且晶体管106被致动时)。晶体管146和148优选地为p沟道MOSFET器件。
通过晶体管156和158形成的电流镜154具有耦合到晶体管148的导电节点(漏极)的输入。晶体管156和158的控制节点(栅极)连接在一起并且连接到晶体管156的导电节点(漏极)，其中漏极节点形成电流镜电路154的输入。晶体管156和158的导电节点(源极)耦合到驱动晶体管156的导电节点(源极)。晶体管158的导电节点(漏极)形成电流镜154的输出并且供应缩放的低栅极放电电流Idlow’。电流镜154的晶体管156和158的尺寸选择为具有1∶N的比率，使得Idlow’＝N*Idlow。在一个优选实现方式中，N＝20，但将理解到的是，可以根据例如驱动器操作的转换速率要求和参考电流Idlow以及驱动晶体管122的尺寸来选择N的任意合适值。比率越大，电流镜154的导通延迟越长。晶体管156和158优选地为n沟道MOSFET器件。
串联连接的晶体管162和164耦合在晶体管148的导电节点(漏极)(电流镜144的输出)与晶体管156的导电节点(漏极)(电流镜154的输入)之间。晶体管162和164的控制节点(栅极)耦合在一起并且耦合到作为晶体管162和164的串联连接点的节点166。节点166耦合到晶体管162的漏极并且耦合到晶体管164的漏极。晶体管162和164被配置为在电流镜144的输出与晶体管122的源极之间添加两个漏极-源极电压降。下面将更详细地说明需要这样的原因。晶体管162优选地为p沟道MOSFET器件，并且晶体管164优选地为n沟道MOSFET器件。
由晶体管176和178形成的电流镜174具有通过二极管172耦合到驱动晶体管122的导电节点(漏极)的输入。晶体管176和178的控制节点(栅极)连接在一起并且连接到晶体管176的导电节点(漏极)，其中漏极节点形成连接到二极管172的阳极端子的电流镜电路174的输入。二极管172的阴极端子连接到驱动晶体管122的导电节点(漏极)。晶体管176和178的导电节点(源极)耦合到高参考节点180(Vhigh)，其中高参考节点180耦合到晶体管148的导电节点(漏极)。晶体管178的导电节点(漏极)形成电流镜174的输出并且供应高栅极放电电流Idhigh。晶体管176和178优选地为p沟道MOSFET器件。在一个优选实现方式中，晶体管176应与晶体管162匹配，使得在驱动晶体管122的漏极-源极电压的感测中抵消两个栅极-源极电压拐角(corner)。
由晶体管186和188形成的电流镜184具有耦合到晶体管178的导电节点(漏极)的输入。晶体管186和188的控制节点(栅极)连接在一起并且连接到晶体管186的导电节点(漏极)，其中漏极节点形成电流镜电路184的输入。晶体管186和188的导电节点(源极)耦合到驱动晶体管122的导电节点(源极)。晶体管188的导电节点(漏极)形成电流镜184的输出并且供应缩放的高栅极放电电流Idhigh’。电流镜184的晶体管186和188的尺寸按照1∶∶M的比率选择，使得Idhigh’＝M*Idhigh。在一个优选实现方式中，M＝160，但将理解到的是，可以依赖于例如驱动器操作的延迟要求和参考电流Idhigh以及驱动晶体管122的尺寸来选择M的任意合适值。比率越大，电流镜184的导通延迟越长。在需要大电流Idhigh’时，如果对应增加参考电流Idhigh，则可以使用M的相对较小值。晶体管186和188优选地为n沟道MOSFET器件。
在一个优选实现方式中，M＞N。
响应于输入信号IN的高逻辑值，驱动器电路100以与图1和图2的现有技术电路相同的方式操作。输入信号IN使晶体管102导通(并且使晶体管106截止)。电流镜向驱动晶体管122的栅极供应充电电流Ic，以便将栅极电压Vg充电到由施加到晶体管120的栅极的电压设定的值。在一个优选的实现方式中，Vg将充电到晶体管122的源极电压(Vs)加上3.3V的固定电压。源极电压Vs将然后等于晶体管122的漏极处的电压(Vd)减去晶体管122的漏极-源极电压(Vds)，其中Vds＝Rdson*Iload(Rdson为晶体管122的导通电阻并且Iload为供应到连接在晶体管122的源极处的负载的负载电流)。
更具体而言，当响应于逻辑高输入信号IN对晶体管122栅极电压进行充电时，电流流过晶体管120以使电流镜124导通。当在晶体管122的栅极上的电压达到Vs+3.3V时，从电流镜124输出的栅极充电电流Ic将流过晶体管132和134，以便将栅极电压箝位。晶体管132是二极管连接的MOS，其栅极连接到其漏极，所以当电流流动时，跨晶体管的栅极-源极电压下降。使晶体管134反向偏置，其中其源极连接到晶体管132的源极，而其漏极连接到晶体管120的源极并且其栅极连接到晶体管122栅极电压。当电流流过晶体管132时，晶体管134起到开关的作用并且用作有源二极管以防止当栅极电压低时从晶体管120的源极到晶体管122的栅极的反向电流路径。该结构的优势在于，减少当栅极已经充电为高时在节点130处的来自电荷泵供应的电流消耗。
在晶体管122的栅极Vg处的电压相应地高于在晶体管122的漏极Vd处的电压，其中Vd是在高电压供应节点处的电压。因此，需要电压泵电路(本领域已知)来在高电压供应节点130处生成供应电压(Vcp)。在一个优选实施例中，Vcp应超过Vd至少3V-5V。
响应于输入信号IN的低逻辑值，驱动器电路100以与图1和图2的现有技术电路不同的方式操作。输入信号IN使晶体管106导通(并且使晶体管102截止)。电路100通过生成缩放的低栅极放电电流Idlow’和缩放的高栅极放电电流Idhigh’(以将描述的方式)以按照受控方式将驱动晶体管122的栅极Vg处的电压放电到驱动晶体管122的源极处的电压Vs，从而响应于该电路状况。源极电压Vs将由于负载而最终放电到零电压。
如上所述，关注两个关键参数。第一参数是导通/截止时间。这由本领域技术人员通常定义为从输入信号转变的50％边沿到当源极改变10％过去的时间。所以，导通时间(或延迟)是从输入信号控制的50％边沿到源极10％所需的时间，并且截止时间(或延迟)是从输入信号控制的50％边沿到源极的90％所需的时间。这些延迟应优选地尽可能小，以便具有驱动器电路的快速响应时间。这需要大的栅极充电/放电电流。
第二参数是转换速率。在源极瞬变期间，为了限制电磁干扰(EMI)，转换速率不应太快。示例性可接受的转换速率将为4V/μs。这需要不太大的栅极充电放电电流。
可以选择电流的单一值来满足关于对驱动晶体管的栅极充电的两个参数。在图3中，这是充电电流Ic。然而，无法选择电流的单一值来满足关于对驱动晶体管的栅极放电的两个参数。相反，如图3所示，提供电流的两个值：缩放的低栅极放电电流Idlow’(以解决转换速率关注点)和缩放的高栅极放电电流Idhigh’(以解决导通/截止时间关注点)。
驱动器电路100响应于输入信号IN的低逻辑值的改变而操作在两个阶段中。在第一阶段中，施加缩放的高栅极放电电流Idhigh’以快速启动驱动晶体管122栅极电压的高速放电，并且在第二阶段中，施加缩放的低栅极放电电流Idlow’以完成驱动晶体管122栅极电压的低速放电。在第一阶段和第二阶段之间可以存在中间阶段，其中将缩放的低栅极放电电流Idlow’和缩放的高栅极放电电流Idhigh’并行施加到驱动晶体管122的栅极。因而，在一个优选实现方式中，将理解到，电路在模拟方式中操作。
输入信号IN使晶体管106导通(并使晶体管102截止)。电流镜144向高参考节点180(Vhigh)供应低栅极放电电流Idlow。
电路100在电流镜144的输出处的感测节点(Vhigh 180)与晶体管122的源极节点之间提供两个关键操作电流路径。第一电流路径通过晶体管176(Vgs176)、二极管172(Vdiode)和晶体管122(Vds 122)。第二电流路径通过晶体管162(Vds 162)、164(Vds 164)和156(Vds 156)。因而，第一电流路径具有Vgs176+Vdiode+Vds 152的电压降。第二电流路径具有Vds 162+Vds 164+Vds 156的电压降。
随着输入信号IN转变成逻辑低值，晶体管122的漏极-源极电压(完全导通)小。因而，Vgs 176+Vdiode+Vds 152的电压降将小于Vds 162+Vds 164+Vds 156的电压降，并且作为结果，第一电流路径激活(第二电流路径未激活)。在二极管172正向偏置的情况下，电流Idi存在于电流镜174的输入处。在操作的第一阶段期间，电流镜174生成高栅极放电电流Idhigh并且激活电流镜184以向驱动晶体管122的栅极施加缩放的高栅极放大电流Idhigh’。
然后响应于通过缩放的高栅极放电电流Idhigh’对栅极的放电，驱动晶体管122开始截止。随着驱动晶体管122截止，驱动晶体管122的源极电压下降并且晶体管122的漏极-源极电压上升。在随着驱动晶体管122朝着截止转变的某一时间点上，Vds162+Vds164+Vds156的电压降将变得小于Vgs176+Vdiode+Vds122的电压降，并且第二电流路径激活(第一电流路径未激活)。终止向驱动晶体管122的栅极施加缩放的高栅极放电电流Idhigh’。然而，低栅极放电电流Idlow激活电流镜154以在操作的第二阶段期间向驱动晶体管122的栅极施加缩放的低栅极放电电流Idlow’。使用该电流完成晶体管122的栅极电压的完全放电。
在图3的电路100的示例性应用中，晶体管122的漏极耦合到Vd＝14V的供应电压，并且在节点130处的电荷泵电压为Vcp＝Vd+5V＝19V。负载呈现可以建模为电感-电容电路的阻抗。
有利地，图3的电路100仅使用具有二极管172的单一高电压组件。其余组件可以实现为不占用更多电路集成面积的低电压器件。
现在参照图4，图4图示了驱动器电路100的操作波形。当输入信号IN从逻辑高转变为逻辑低(参考标号200)时，在驱动晶体管122的栅极和源极二者处的电压为高(参考标号202和204)并且漏极-源极电压为低(参考标号206)。在操作的第一阶段期间，电路100用作漏极-源极电压传感器并且响应于相对低的漏极-源极电压激活与施加缩放的高栅极放电电流Idhigh’(参考标号208)相关联的栅极放电电路。这导致晶体管122(参考标号210)的栅极-源极电压的相对快的下降。响应于此，存在轻微延迟并且然后晶体管122的漏极-源极电压非常慢地上升(几乎检测不到，因为栅极-源极电压仍然高)。当Vds162+Vds164+Vds156的电压降变得小于Vgs176+Vdiode+Vds122的电压降时，换言之，当晶体管122的漏极-源极电压上升到阈值以上(参考标号212；对应于下降到晶体管122的阈值电压的晶体管122的栅极-源极电压)时，去激活与施加缩放的高栅极放电电流Idhigh’相关联的栅极放电电路，并且在操作的第二阶段期间激活(参考标号214)与向驱动晶体管122的栅极施加缩放的低栅极放电电流Idlow’相关联的栅极放电电路。随后终止(参考标号216)向驱动晶体管122的栅极施加缩放的低栅极放电电流Idlow’。在晶体管158的漏极-源极电压降低(与晶体管122栅极电压的放电一起)时该终止发生，并且晶体管进入导致电流镜功能终止的线性区域。
现在参照图5，图5图示了包括驱动晶体管322的低侧驱动器电路300的示意图。电路300包括第一输入晶体管302，该第一输入晶体管302具有被配置用于接收数字输入信号IN的控制节点(栅极)。逻辑非门304具有耦合为接收数字输入信号IN的输入以及耦合到第二输入晶体管306的控制节点(栅极)的输出。输入晶体管302和306优选地为n沟道MOSFET器件。
偏置电流生成器308向晶体管312、214和316形成的电流镜电路310的输入供应电流。晶体管312、214和316的控制节点(栅极)连接在一起并且连接到晶体管312的导电节点(漏极)，其中漏极节点形成电流镜电路310的输入。晶体管314的导电节点(漏极)耦合到晶体管302的导电节点(源极)，并且晶体管316的导电节点(漏极)耦合到晶体管306的导电节点(源极)。晶体管312、214和316的导电节点(源极)耦合到低电压供应节点318(例如接地)。晶体管312、214和316优选地为n沟道MOSFET器件。
由晶体管326和328形成的电流镜324具有耦合到晶体管302的导电节点(漏极)的输入。晶体管326和328的控制节点(栅极)连接在一起并且连接到晶体管326的导电节点(漏极)，其中漏极节点形成电流镜电路324的输入。晶体管326和328的导电节点(源极)耦合到高电压供应节点330(V)，在一个优选实施例中，该高电压供应节点330为调节电压(例如根据高侧驱动器电路实施例为3.3V)。晶体管328的导电节点(漏极)形成电流镜324的输出并且向驱动晶体管322的控制节点(栅极)供应栅极充电电流Ic。晶体管326和328优选地为p沟道MOSFET器件。
由晶体管346、348和350形成的电流镜344具有耦合到晶体管306的导电节点(漏极)的输入。晶体管346、348和350的控制节点(栅极)连接在一起并且连接到晶体管346的导电节点(漏极)，其中漏极节点形成电流镜电路344的输入。晶体管346、348和350的导电节点(源极)耦合到高电压供应节点330(V)。晶体管348的导电节点(漏极)形成电流镜344的一个输出并且供应低栅极放电电流Idlow(当输入信号IN转变成逻辑低并且致动晶体管306时)。晶体管350的导电节点(漏极)形成电流镜344的另一输出并且供应上拉电流Ipu(当输入信号IN转变到逻辑低并且晶体管306致动时)。晶体管346、348和350优选地为p沟道MOSFET器件。
由晶体管356和358形成的电流镜354具有耦合到晶体管348的导电节点(漏极)的输入。晶体管356和358的控制节点(栅极)连接在一起并且连接到晶体管356的导电节点(漏极)，其中漏极节点形成电流镜电路354的输入。晶体管356和358的导电节点(源极)耦合到驱动晶体管322的导电节点(源极)。晶体管358的导电节点(漏极)形成电流镜354的输出并且供应缩放的低栅极放电电流Idlow’。电流镜354的晶体管356和358的尺寸选择为1∶N的比率使得Idlow’＝N*Idlow。在一个优选实现方式中，N＝8，但将理解到的是，可以选择N的任意合适值。晶体管356和358优选为n沟道MOSFET器件。
由晶体管376和378形成的电流镜374具有通过二极管372耦合到驱动晶体管322的导电节点(漏极)的输入。晶体管376和378的控制节点(栅极)连接在一起并且连接到晶体管376的导电节点(漏极)，其中漏极节点形成连接到二极管372的阳极端子的电流镜电路374的输入。二极管372的阴极端子连接到驱动晶体管322的导电节点(漏极)。晶体管376和378的导电节点(源极)耦合到高参考节点380(Vhigh)，其中高参考节点380耦合到晶体管350的导电节点(漏极)。晶体管378的导电节点(漏极)形成电流镜374的输出并且供应高栅极放电电流Idhigh。晶体管376和378优选地为p沟道MOSFET器件。
由晶体管386和388形成的电流镜384具有耦合到晶体管378的导电节点(漏极)。晶体管386和388的控制节点(栅极)连接在一起并且连接到晶体管386的导电节点(漏极)，其中漏极节点形成电流镜电路384的输入。晶体管386和388的导电节点(源极)耦合到驱动晶体管322的导电节点(源极)。晶体管388的导电节点(漏极)形成电流镜384的输出并且供应缩放的高栅极放电电流Idhigh’。电流镜384的晶体管386和388的尺寸选择为1∶M的比率，使得Idhigh’＝M*Idhigh。在一个优选的实现方式中，M＝80，但将理解到的是，可以选择M的任意合适值。晶体管386和388优选为n沟道MOSFET器件。
在一个优选实现方式中，M＞N。
响应于输入信号IN的高逻辑值，使晶体管102导通(并且使晶体管106截止)。电流镜向驱动晶体管322的栅极供应充电电流Ic以便将栅极电压Vg充电到由电压供应V设定的值。
响应于输入信号IN的低逻辑值，使晶体管306导通(并且使晶体管302截止)。电路300感测晶体管322的漏极-源极电压并且以受控方式选择性地施加缩放的低栅极放电电流Idlow’和缩放的第二栅极放电电流Idhigh’以对驱动晶体管322的栅极Vg处的电压进行放电。
响应于输入信号IN的低逻辑值的变化，驱动器电路300在两个阶段中操作。在第一阶段中，施加缩放的高栅极放电电流Idhigh’以启动驱动晶体管122栅极电压的放电，并且在第二阶段中，施加缩放的低栅极放电电流Idlow’以完成驱动晶体管322栅极电压的放电。在第一阶段和第二阶段之间可以存在中间阶段，其中向驱动晶体管322的栅极并行施加缩放的低栅极放电电流Idlow’和缩放的高栅极放电电流Idhigh’。从第一阶段到第二阶段的切换基于感测到的晶体管322的漏极-源极电压。最初，晶体管322的漏极-源极电压非常低。当施加缩放的高栅极放电电流Idhigh’时，晶体管322开始截止并且晶体管322的漏极-源极电压上升。当感测到的晶体管322的漏极-源极电压超过阈值时，终止缩放的高栅极放电电流Idhigh’的施加，并且施加缩放的低栅极放电电流Idlow’使晶体管322完全截止。对于晶体管322的低漏极-源极电压而言，通过电流镜344的晶体管350提供电流。当晶体管322开始截止时，其漏极-源极电压上升引起电压Vhigh的上升。当Vhigh上升足够引起晶体管350相反地在线性区域中操作时，其电流输出将减小为零，因为电流镜功能失效并且电流Idhigh将变为零。在一个示例中，在3.3V的电压供应情况下，终止阈值将等于3.3V-Vds350-Vds372-Vds376。
现在参照图6，图6图示了驱动器电路300的操作波形。当输入信号IN从逻辑高转变为逻辑低(参考标号400)时，在驱动晶体管322的栅极和源极二者处的电压为高并且漏极-源极电压为低(参考标号402)。在操作的第一阶段期间，电路300用作漏极-源极电压传感器并且响应于相对低的漏极-源极电压激活与施加缩放的高栅极放电电流Idhigh’(参考标号404)相关联的栅极放电电路。这导致晶体管322的栅极-源极电压中的相对快的下降(参考标号406)。响应于此，存在轻微延迟并且然后晶体管322的漏极-源极电压非常慢地上升(几乎检测不到，因为栅极-源极电压仍然为高)。当电压增加超过阈值(参考标号408；与下降到晶体管322的大约一个阈值的晶体管322的栅极-源极电压相关联)时，在操作的第二阶段期间，去激活与施加缩放的高栅极放电电流Idhigh’相关联的栅极放电电路，并且激活与向驱动晶体管322的栅极施加缩放的低栅极放电电流Idlow’相关联的栅极放电电路(参考标号410)。随后终止向驱动晶体管322的栅极施加缩放的低栅极放电电流Idlow’(参考标号412)。当晶体管358的漏极-源极电压减小(与晶体管322栅极电压的放电一起)时该终止发生，并且晶体管进入导致电流镜功能终止的线性区域。
关于电流镜144和344的配置，图5的电路300不同于图3的电路100。具体而言，将明白的是，电流镜344包括两个输出，其中第一输出供应电流Idlow，而第二输出供应电流Ipu。
关于晶体管120、132和134，图5的电路300不同于图3的电路100。晶体管120、132和134在电路300中不是必需的，因为电路300利用节点330处的较低电源供应，并且在电路300中不需要由电路100中的晶体管120、132和134执行的箝位功能。
关于晶体管162和164，图5的电路300进一步不同于图3的电路100。晶体管162和164在电路300中不是必需的，因为电路300利用节点330处的较低电源供应。
图3和图5的电路优选地实现为单片半导体集成电路器件。在一个实施例中，该器件将包括驱动晶体管。在另一实施例中，驱动晶体管可以以片外连接提供。
已经通过本发明示例性实施例的完整和信息性描述的示例性且非限制性示例提供了前面的描述。然而，当结合附图和所附权利要求阅读时，鉴于前面的描述，各种修改和调整对于相关领域技术人员来说变得明显。然而，本发明教导的所有这样的修改和类似的修改将仍然落入如所附权利要求限定的本发明范围内。

Claims (21)

1.一种用于对具有漏极和源极的驱动晶体管的栅极进行放电的电路，包括：
感测电路，被配置用于感测所述驱动晶体管的漏极-源极电压；
第一电流吸收路径，被配置用于耦合到所述驱动晶体管的栅极，所述第一电流吸收路径被配置用于当所述感测电路感测到所述驱动晶体管的较低漏极-源极电压时向所述驱动晶体管的栅极施加高放电电流；以及
第二电流吸收路径，被配置用于耦合到所述驱动晶体管的栅极，所述第二电流吸收路径被配置用于当所述感测电路感测到所述驱动晶体管的较高漏极-源极电压时向所述驱动晶体管的栅极施加低放电电流，
其中所述感测电路包括：
二极管，具有阳极和被配置用于耦合到所述驱动晶体管的漏极的阴极，以及
第一电流镜电路，具有耦合到所述二极管的阳极的输入和被配置用于生成控制所述第一电流吸收路径向所述驱动晶体管的栅极施加高放电电流的控制电流的输出。
2.根据权利要求1所述的电路，其中所述第一电流吸收路径是第一电流镜的一部分，所述第一电流镜被配置用于响应于所述感测电路感测到所述驱动晶体管的所述较低漏极-源极电压而缩放用于施加到所述驱动晶体管的栅极的第一电流。
3.根据权利要求1所述的电路，其中所述第二电流吸收路径是第二电流镜的一部分，所述第二电流镜被配置用于响应于所述感测电路感测到所述驱动晶体管的所述较低漏极-源极电压而缩放用于施加到所述驱动晶体管的栅极的第二电流。
4.根据权利要求1所述的电路，其中所述第二电流吸收路径被进一步配置用于与第一电流吸收路径向所述驱动晶体管的栅极施加所述高放电电流同时地向所述驱动晶体管的栅极施加所述低放电电流。
5.根据权利要求1所述的电路，还包括：第二电流镜电路，具有耦合到所述第一电流镜电路的共同节点的输出和响应于指示所述驱动晶体管的截止的控制信号而致动的输入。
6.根据权利要求5所述的电路，还包括：第三电流镜电路，包括所述第一电流吸收路径并且具有耦合到所述第一电流镜电路的输出的输入。
7.根据权利要求6所述的电路，还包括：第四电流镜电路，包括所述第二电流吸收路径并且具有耦合到所述第二电流镜电路的输入。
8.根据权利要求1所述的电路，还包括：第二电流镜电路，具有耦合到所述第一电流镜电路的共同节点的第一输出、被配置用于控制由所述第二电流吸收路径向所述驱动晶体管的栅极施加所述低放电电流的第二输出、以及响应于指示所述驱动晶体管的截止的控制信号而致动的输入。
9.根据权利要求8所述的电路，还包括：第三电流镜电路，包括所述第一电流吸收路径并且具有耦合到所述第一电流镜电路的输出的输入。
10.根据权利要求9所述的电路，还包括：第四电流镜电路，包括所述第二电流吸收路径并且具有耦合到所述第二电流镜电路的第二输出的输入。
11.根据权利要求1所述的电路，其中所述用于对具有漏极和源极的驱动晶体管的栅极进行放电的电路被实现为集成电路器件。
12.根据权利要求11所述的电路，其中所述集成电路器件包括所述驱动晶体管。
13.根据权利要求1所述的电路，其中所述感测电路包括：
感测节点；
第一电路路径，连接在所述驱动晶体管的源极和所述感测节点之间，并且呈现包括跨所述驱动晶体管的漏极-源极电压降的第一电压降；以及
第二电路路径，连接在所述驱动晶体管的源极和所述感测节点之间，并且呈现不包括跨所述驱动晶体管的漏极-源极电压降的第二电压降；
其中如果所述第一电压降小于所述第二电压降，则激活所述第一电流吸收路径，并且其中如果所述第二电压降小于所述第一电压降，则激活所述第二电流吸收路径。
14.根据权利要求1所述的电路，其中所述感测电路包括：
感测节点；以及
电路路径，连接在所述感测节点与所述驱动晶体管的源极之间，并且呈现包括跨所述驱动晶体管的漏极-源极电压降的电压降；
其中如果所述电压降小于阈值，则激活所述第一电流吸收路径。
15.一种用于对具有漏极和源极的驱动晶体管的栅极进行放电的方法，包括：
感测所述驱动晶体管的漏极-源极电压；
当感测到的所述驱动晶体管的漏极-源极电压低于阈值时，激活耦合到所述驱动晶体管的栅极的第一电流吸收路径，以向所述驱动晶体管的栅极施加高放电电流；以及
当感测到的所述驱动晶体管的漏极-源极电压高于阈值时，激活耦合到所述驱动晶体管的栅极的第二电流吸收路径，以向所述驱动晶体管的栅极施加低放电电流，
其中感测包括：
将包括跨所述驱动晶体管的漏极-源极电压降的第一电压降与不包括跨所述驱动晶体管的漏极-源极电压降的第二电压降进行比较，所述第一电压降跨连接在感测节点与所述驱动晶体管的源极之间的第一电流路径，所述第二电压降跨连接在所述感测节点与所述驱动晶体管的源极之间的第二电流路径；
如果所述第一电压降小于所述第二电压降，则激活所述第一电流吸收路径；以及
如果所述第二电压降小于所述第一电压降，则激活所述第二电流吸收路径。
16.根据权利要求15所述的方法，其中与向所述驱动晶体管的栅极施加所述高放电电流同时地将所述低放电电流施加到所述驱动晶体管的栅极。
17.根据权利要求15所述的方法，其中感测包括：
将跨连接在感测节点与所述驱动晶体管的源极之间的电路路径的电压降与另一阈值进行比较，所述电压降包括跨所述驱动晶体管的漏极-源极电压降；以及
如果所述电压降小于所述另一阈值，则激活所述第一电流吸收路径。
18.一种电子电路，包括：
驱动晶体管，具有栅极、漏极和源极；
被配置用于响应于指示所述驱动晶体管的截止的控制信号而供应第一电流的电路；
感测节点，连接成接收所述第一电流；
第一电路路径，连接在所述感测节点与所述驱动晶体管的源极之间，所述第一电路路径呈现从所述感测节点到源极的、依赖于所述驱动晶体管的漏极-源极电压的第一电压降；
第二电路路径，连接在所述感测节点与所述驱动晶体管的源极之间，所述第二电路路径呈现从所述感测节点到源极的、不依赖于所述驱动晶体管的漏极-源极电压的第二电压降；
第一电流吸收路径，被配置用于当所述第一电压降小于所述第二电压降时向所述驱动晶体管的栅极施加第一放电电流；以及
第二电流吸收路径，被配置用于当所述第二电压降小于所述第一电压降时向所述驱动晶体管的栅极施加小于所述第一放电电流的第二放电电流。
19.根据权利要求18所述的电路，其中所述第一电路路径包括连接在所述感测节点与所述驱动晶体管的漏极之间的二极管，所述二极管具有耦合到所述感测节点的阳极和耦合到所述源极的阴极。
20.一种电子电路，包括：
驱动晶体管，具有栅极、漏极和源极；
被配置用于响应于指示所述驱动晶体管的截止的控制信号而供应第一电流和第二电流的电路；
第一节点，连接成接收所述第一电流；
第二节点，连接成接收所述第二电流；
第一电流镜电路，具有耦合到所述第一节点并且被配置用于接收所述第一电流的输入并且包括被配置用于向所述驱动晶体管的栅极施加低放电电流的第一电流吸收路径；
第二电流镜电路，具有在所述第二节点处的共同节点并且具有耦合到所述驱动晶体管的漏极的输入，当跨所述驱动晶体管的漏极-源极电压小于阈值时所述第二电流镜电路输出第三电流；以及
第三电流镜电路，具有耦合到所述第二电流镜电路的输出并且被配置用于接收所述第二电流的输入，并且包括被配置用于向所述驱动晶体管的栅极施加高放电电流的第二电流吸收路径。
21.根据权利要求20所述的电路，其中所述第二电流镜电路的输入通过二极管连接到所述驱动晶体管的漏极，所述二极管具有耦合到所述第二电流镜电路的输入的阳极和耦合到所述源极的阴极。
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