JP7342542B2

JP7342542B2 - ドライバ回路および半導体装置

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Publication number: JP7342542B2
Application number: JP2019163026A
Authority: JP
Inventors: 翔中川; 守生岩水
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2019-09-06
Filing date: 2019-09-06
Publication date: 2023-09-12
Anticipated expiration: 2039-09-06
Also published as: US11502676B2; JP2021044612A; US20210075415A1; CN112468128A

Description

本発明は、ドライバ回路および半導体装置に関する。

従来、ＭＯＳＦＥＴまたはＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）等のパワー半導体を駆動するドライバ回路が知られている（例えば、特許文献１、２参照）。ドライバ回路は、グランド電位等の低電位に接続される低電位端子を有する。
特許文献１特開２００９－１０４７７号公報
特許文献２特開平８－８３９０９号公報

低電位端子に印加される電位が変動しても、ドライバ回路を保護できることが好ましい。

上記課題を解決するために、本発明の第１の態様においては、入力される第１制御信号と出力線の電圧との間の電位差に応じて、出力線に電流を供給するか否かを切り替える出力部を制御するドライバ回路を提供する。ドライバ回路は、第１制御信号を出力部に伝搬する制御線を備えてよい。ドライバ回路は、予め定められた基準電位が印加される低電位線を備えてよい。ドライバ回路は、制御線と低電位線とを接続するか否かを、第２制御信号に応じて切り替える第１接続切替部を備えてよい。ドライバ回路は、制御線と低電位線との間において第１接続切替部と直列に設けられ、低電位線における電位に基づいて、制御線と低電位線とを遮断する遮断部を備えてよい。

遮断部は、低電位線における電位が第１閾値電位より高くなった場合に、第２制御信号の値によらず、制御線と低電位線とを遮断してよい。

ドライバ回路は、第１閾値電位よりも高電位が印加される高電位線を備えてよい。ドライバ回路は、高電位線および低電位線との間に設けられ、高電位線および低電位線のいずれかの電位を、第２制御信号として第１接続切替部に入力する前段制御部を備えてよい。第１接続切替部は、前段制御部から入力される電位が第２閾値電位より高い場合に、オン状態になるＭＯＳＦＥＴを有してよい。

前段制御部は、高電位線および低電位線との間に設けられ、高電位線および低電位線のいずれかの電位を、入力される信号に応じて選択して出力する第１インバータを有してよい。前段制御部は、高電位線および低電位線との間に設けられ、第１インバータの出力に応じて、高電位線および低電位線のいずれかの電位を選択して、第２制御信号として第１接続切替部のＭＯＳＦＥＴに入力する第２インバータを有してよい。遮断部は、第１インバータの出力が、第１閾値電位より高い場合に、制御線と低電位線とを遮断してよい。

前段制御部は、高電位線および低電位線との間に設けられ、高電位線および低電位線のいずれかの電位を、入力される信号に応じて選択して出力する第１インバータを有してよい。前段制御部は、高電位線および低電位線との間に設けられ、第１インバータの出力に応じて、高電位線および低電位線のいずれかの電位を選択して、第２制御信号として第１接続切替部のＭＯＳＦＥＴに入力する第２インバータを有してよい。前段制御部は、高電位線および低電位線との間に設けられ、第２インバータの出力に応じて、高電位線および低電位線のいずれかの電位を選択して、遮断部に入力する第３インバータを有してよい。遮断部は、第３インバータの出力が、第１閾値電位より高い場合に、制御線と低電位線とを遮断してよい。

前段制御部は、高電位線および低電位線との間に設けられ、高電位線および低電位線のいずれかの電位を、入力される信号に応じて選択して出力する第１インバータを有してよい。前段制御部は、高電位線および低電位線との間に設けられ、第１インバータの出力に応じて、高電位線および低電位線のいずれかの電位を選択して、第２制御信号として第１接続切替部のＭＯＳＦＥＴに入力する第２インバータを有してよい。前段制御部は、高電位線および低電位線との間に設けられ、第１インバータへの入力に応じて、高電位線および低電位線のいずれかの電位を選択して、遮断部に入力する第３インバータを有してよい。遮断部は、第３インバータの出力が、第１閾値電位より高い場合に、制御線と低電位線とを遮断してよい。

ドライバ回路は、制御線と出力線とを接続するか否かを切り替える第２接続切替部を備えてよい。ドライバ回路は、前段制御部が予め定められた第３閾値電位より高い電圧を出力した場合に、第２接続切替部に制御線と出力線とを接続させる後段制御部を備えてよい。

後段制御部は、高電位線および出力線の間に設けられ、前段制御部が出力する電圧に応じて、高電位線および出力線のいずれかの電位を選択して、第２接続切替部に入力してよい。

前段制御部は、高電位線および低電位線との間に設けられ、高電位線および低電位線のいずれかの電位を、入力される信号に応じて選択して出力する第１インバータを有してよい。前段制御部は、高電位線および低電位線との間に設けられ、第１インバータの出力に応じて、高電位線および低電位線のいずれかの電位を選択して、第２制御信号として第１接続切替部のＭＯＳＦＥＴに入力する第２インバータを有してよい。前段制御部は、高電位線および低電位線との間に設けられ、第２インバータの出力に応じて、高電位線および低電位線のいずれかの電位を選択して、遮断部に入力する第３インバータを有してよい。前段制御部は、高電位線および低電位線との間に設けられ、第１インバータの出力に応じて、高電位線および低電位線のいずれかの電位を選択して、後段制御部に入力する第４インバータを有してよい。遮断部は、第３インバータの出力が、第１閾値電位より高い場合に、制御線と低電位線とを遮断してよい。

前段制御部は、高電位線および低電位線との間に設けられ、高電位線および低電位線のいずれかの電位を、入力される信号に応じて選択して出力する第１インバータを有してよい。前段制御部は、高電位線および低電位線との間に設けられ、第１インバータの出力に応じて、高電位線および低電位線のいずれかの電位を選択して、第１接続切替部のＭＯＳＦＥＴと、後段制御部に入力する第２インバータを有してよい。前段制御部は、高電位線および低電位線との間に設けられ、第２インバータの出力に応じて、高電位線および低電位線のいずれかの電位を選択して、遮断部に入力する第３インバータを有してよい。遮断部は、第３インバータの出力が、第１閾値電位より高い場合に、制御線と低電位線とを遮断してよい。

第１接続切替部は、制御線と低電位線との間に配置されたｎチャネルＭＯＳＦＥＴを有してよい。遮断部は、ｎチャネルＭＯＳＦＥＴと、低電位線との間に配置されたｐチャネルＭＯＳＦＥＴを有してよい。

本発明の第２の態様においては、出力線と、入力される第１制御信号と出力線の電圧との間の電位差に応じて、出力線に電流を供給するか否かを切り替える出力部と、第１の態様に係るドライバ回路とを備える半導体装置を提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本発明の一つの実施形態に係る半導体装置１００の一例を示す図である。論理回路５０、ドライバ回路１０および出力部１２の一例を示す図である。本発明の一つの実施形態に係るドライバ回路１０の構成例を示す図である。前段制御部２０の他の構成例を示す図である。前段制御部２０の他の構成例を示す図である。前段制御部２０および後段制御部２４の他の構成例を示す図である。低電位線３８に低電位ＧＮＤが印加されており、且つ、引抜制御部５４がＨ論理値を出力した場合の動作例を示している。低電位線３８に低電位ＧＮＤが印加されており、且つ、引抜制御部５４がＬ論理値を出力した場合の動作例を示している。低電位線３８にＨ論理値相当の開放電位Ｖｏｐが印加されており、且つ、引抜制御部５４がＨ論理値を出力した場合の動作例を示している。低電位線３８にＨ論理値相当の開放電位Ｖｏｐが印加されており、且つ、引抜制御部５４がＬ論理値を出力した場合の動作例を示している。前段制御部２０の他の構成例を示す図である。出力部１２、第１接続切替部２７および遮断部２９のＭＯＳＦＥＴの一例を示す断面図である。出力部１２、第１接続切替部２７および遮断部２９のＭＯＳＦＥＴの他の例を示す断面図である。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本発明の一つの実施形態に係る半導体装置１００の一例を示す図である。本例の半導体装置１００は、入力端子１０１、出力端子１０２、高電位端子１０３および低電位端子１０４を有する半導体チップである。半導体装置１００は、状態端子１０５を更に有してよい。

半導体装置１００は、入力端子１０１に入力される入力信号ＩＮに応じて動作して、出力端子１０２に接続された負荷２００に電力を供給する。本例の入力信号ＩＮは、負荷２００に電力を供給する場合と、供給しない場合とを２値の論理値で示す信号であってよい。

高電位端子１０３には、所定の高電位ＶＣＣが印加される。本例の高電位端子１０３には、高電位ＶＣＣを生成する電源１１０が接続されている。低電位端子１０４には、高電位ＶＣＣより低い低電位が印加される。本例の低電位はグランド電位ＧＮＤである。

半導体装置１００は、半導体装置１００の内部状態を示す状態信号ＳＴｏを、状態端子１０５から出力する。状態信号ＳＴｏは、例えば過電流等の異常を検出したことを示す信号であってよい。状態端子１０５には、外部抵抗１４０を介してプルアップ電源１３０が接続されてよい。状態信号ＳＴｏは、外部の処理装置に入力される。当該処理装置は、状態信号ＳＴｏに応じて、半導体装置１００を制御してよく、他の半導体装置１００を制御してもよい。例えば処理装置は、複数の半導体装置１００に接続されており、いずれかの半導体装置１００において異常が検出された場合に、複数の半導体装置１００からの電力供給を停止させる。

半導体装置１００は、ドライバ回路１０と、出力部１２とを備える。出力部１２は、出力端子１０２を介して負荷２００に接続され、負荷２００に電力を供給する。出力部１２は、ＩＧＢＴまたはパワーＭＯＳＦＥＴ等のスイッチング素子であってよい。出力部１２は、制御端子Ｇ（例えばゲート端子）、ソース端子Ｓおよびドレイン端子Ｄを有する。本例のドレイン端子Ｄは高電位端子１０３に接続され、ソース端子Ｓは出力端子１０２に接続される。出力部１２は、制御端子Ｇに入力される第１制御信号Ｃ１とソース端子Ｓとの間の電位差に応じて、負荷２００に高電位ＶＣＣを印加するか否かを切り替える。

ドライバ回路１０は、入力端子１０１に入力される入力信号ＩＮに応じた第１制御信号Ｃ１を、出力部１２の制御端子Ｇに入力する。ドライバ回路１０には、低電位ＧＮＤを基準とした電位を有する信号が入力される。ドライバ回路１０は、低電位ＧＮＤを基準とした信号を、出力部１２の出力電位ＯＵＴを基準とした第１制御信号Ｃ１にレベルシフトするレベルシフト回路として機能する。出力電位ＯＵＴは、出力部１２のソース端子Ｓの電位であってよい。

本例の半導体装置１００は、論理回路５０を有する。論理回路５０は、入力信号ＩＮに応じた論理値パターンを有する制御信号をドライバ回路１０に入力する。論理回路５０が出力する制御信号は、Ｌ論理値の場合に低電位ＧＮＤに応じた電位となり、Ｈ論理値の場合に高電位ＶＣＣに応じた電位となる。低電位ＧＮＤに応じた電位とは、低電位ＧＮＤにほぼ等しい電位であってよい。高電位ＶＣＣに応じた電位とは、高電位ＶＣＣにほぼ等しい電位であってよい。

本例の論理回路５０は、半導体装置１００の内部状態に基づいて、ドライバ回路１０を制御する。半導体装置１００の内部状態とは、所定のノードにおける電圧値、電流値および抵抗値、ならびに、所定の場所における温度の少なくとも一つのパラメータで示される状態であってよい。本例の半導体装置１００は、それぞれが半導体装置１００の内部状態を監視する、低電圧検出部７２、負荷開放検出部５６、過電流検出部５８および過熱検出部６０の少なくとも一つを備える。

低電圧検出部７２は、高電位端子１０３の高電位ＶＣＣの電圧値を検出する。低電圧検出部７２は、高電位ＶＣＣの電圧値が所定の基準値を下回った場合に、異常状態である旨を論理回路５０に通知する。

負荷開放検出部５６は、出力端子１０２に負荷２００が接続されているか否かを検出する。負荷開放検出部５６は、出力端子１０２が開放状態であるか否かを、出力端子１０２から所定の電圧または電流を出力した場合の出力抵抗に基づいて検出してよい。負荷開放検出部５６は、出力端子１０２に負荷２００が接続されていない状態で、出力部１２がオン状態になるのを防ぐべく、負荷２００が接続されていないことを検出した場合に異常状態である旨を論理回路５０に通知する。

過電流検出部５８は、出力部１２から出力される電流を検出する。過電流検出部５８は、出力電流値が所定の基準値を上回った場合に、異常状態である旨を論理回路５０に通知する。

過熱検出部６０は、半導体装置１００における１つ以上の箇所における温度を検出する。過熱検出部６０は、いずれかの箇所における温度が所定の基準値を上回った場合に、異常状態である旨を論理回路５０に通知する。

論理回路５０は、いずれかの検出部から異常状態である旨が通知された場合に、入力信号ＩＮの論理値によらず、出力部１２をオフ状態に制御する。半導体装置１００の内部状態に応じて出力部１２をオフ状態にすることで、半導体装置１００を保護できる。

本例の半導体装置１００は、状態信号出力部６２を有する。論理回路５０は、いずれかの検出部から異常状態である旨が通知された場合に、状態信号出力部６２に所定の論理値を出力させる。本例の状態信号出力部６２は、状態端子１０５と、低電位端子１０４との間に接続されたＭＯＳＦＥＴである。論理回路５０は、異常状態である旨が通知された場合に、当該ＭＯＳＦＥＴのゲート端子に所定の信号を入力して、当該ＭＯＳＦＥＴをオフ状態にする。この場合、状態端子１０５から出力される状態信号ＳＴｏは、プルアップ電源１３０に応じた電圧となる。論理回路５０は、異常状態である旨が通知されていない場合に、当該ＭＯＳＦＥＴをオン状態にする。この場合、状態端子１０５から出力される状態信号ＳＴｏは、低電位ＧＮＤに応じた電圧となる。これにより、外部の処理装置に、半導体装置１００の内部状態を通知できる。論理回路５０は、当該ＭＯＳＦＥＴのオンおよびオフの状態を、上述した例とは逆となるように制御してもよい。

半導体装置１００は、ダイオード６４、ダイオード６６、および、ダイオード６８の少なくとも一つを有してよい。ダイオード６４は、アノード端子が低電位端子１０４に接続され、カソード端子が状態端子１０５に接続される。ダイオード６４は、状態端子１０５に所定値以上の電圧が入力された場合に、状態端子１０５を低電位端子１０４に接続することで、半導体装置１００を保護する。

ダイオード６６は、アノード端子が低電位端子１０４に接続され、カソード端子が高電位端子１０３に接続される。ダイオード６４は、高電位端子１０３に所定値以上の電圧が入力された場合に、高電位端子１０３を低電位端子１０４に接続することで、半導体装置１００を保護する。

ダイオード６８は、アノード端子が低電位端子１０４に接続され、カソード端子が入力端子１０１に接続される。ダイオード６４は、入力端子１０１に所定値以上の電圧が入力された場合に、入力端子１０１を低電位端子１０４に接続することで、半導体装置１００を保護する。

半導体装置１００は、内部電源７０を備えてよい。内部電源７０は、高電位端子１０３に接続されている。内部電源７０は、高電位ＶＣＣに応じて、半導体装置１００における各回路に供給する電源電圧を生成してよい。例えば内部電源７０は、各検出部に電源電圧を供給する。

図２は、論理回路５０、ドライバ回路１０および出力部１２の一例を示す図である。本例の半導体装置１００は、高電位端子１０３に接続された高電位線３０、低電位端子１０４に接続された低電位線３８、および、出力端子１０２に接続された出力線３６を有する。本例の出力部１２は、ドレイン端子Ｄが高電位線３０に接続され、ソース端子Ｓが出力線３６に接続されている。出力部１２は、制御端子Ｇに入力される第１制御信号Ｃ１と出力線３６の電圧との間の電位差に応じて、出力線３６に電流を供給するか否かを切り替える。

本例の論理回路５０は、出力制御部５２および引抜制御部５４を有する。出力制御部５２には、出力部１２をオンまたはオフに遷移させるタイミングを示す入力信号ＩＮが入力される。本例の出力制御部５２は、出力部１２をオン状態にする場合にＨ論理値を示し、出力部１２をオフ状態に制御する場合にＬ論理値を示す第１制御信号Ｃ１を出力する。第１制御信号Ｃ１は、出力部１２をスイッチング動作させることのできる電位を有する。例えば第１制御信号Ｃ１は、Ｈ論理値の場合に高電位ＶＣＣに応じた電位を示し、Ｌ論理の場合に出力電位ＯＵＴに応じた電位を示す信号である。出力制御部５２は、第１制御信号Ｃ１を生成するチャージポンプを有してよい。出力制御部５２の出力端と、出力部１２の制御端子Ｇとは、制御線３２によって接続されている。制御線３２は、第１制御信号Ｃ１を出力部１２の制御端子Ｇに伝搬する。

引抜制御部５４は、論理回路５０の状態信号生成部（不図示）から状態信号ＳＴが入力される。論理回路５０の状態信号生成部（不図示）は、図１に示したいずれかの検出部から異常状態である旨が通知されたことを示す状態信号ＳＴを生成する。状態信号ＳＴの論理値は、図１において説明した状態信号ＳＴｏの論理値と同一であってよい。

引抜制御部５４は、異常状態が検出された場合に、制御線３２と、低電位線３８とを接続させることで、出力部１２の制御端子Ｇの電荷を低電位線３８に引き抜き、第１制御信号Ｃ１の論理値によらずに出力部１２をオフ状態に制御する。これにより、半導体装置１００および周辺回路を保護できる。引抜制御部５４は、異常状態が検出されない場合には、制御線３２と低電位線３８とを切り離す。

本例の引抜制御部５４は、制御線３２と低電位線３８とを接続すべき場合に第１論理値を示し、制御線３２と低電位線３８とを切り離すべき場合に第２論理値を示す制御信号Ｃ０を出力する。制御信号Ｃ０は、一方の論理値の場合に高電位ＶＣＣに応じた電位を示し、他方の論理値の場合に低電位ＧＮＤに応じた電位を示す信号である。

ドライバ回路１０は、第１接続切替部２７を備える。第１接続切替部２７は、制御線３２と低電位線３８を接続するか否かを、入力される第２制御信号Ｃ２に応じて切り替える。本例の第１接続切替部２７は、ドレイン端子Ｄが制御線３２に接続され、ソース端子Ｓが低電位線３８に接続され、ゲート端子Ｇに第２制御信号Ｃ２が入力されるＭＯＳＦＥＴである。本例の第１接続切替部２７のＭＯＳＦＥＴは、前段制御部２０から入力される電位が所定の第２閾値電位より高い場合に、オン状態になる。

ドライバ回路１０は、制御信号Ｃ０に基づいて、第２制御信号Ｃ２を生成する前段制御部２０を有してよい。前段制御部２０は、制御信号Ｃ０の論理値に応じて、高電位線３０の電位と、低電位線３８の電位のいずれかを選択して、第２制御信号Ｃ２として出力する。本例の前段制御部２０は、制御信号Ｃ０が入力される第１インバータ２２－１と、第１インバータ２２－１の出力が入力され第２制御信号Ｃ２を出力する第２インバータ２２－２とを有する。第１インバータ２２－１および第２インバータ２２－２のそれぞれは、入力される信号がＨ論理値の場合に低電位線３８の電位を選択し、入力される信号がＬ論理値の場合に高電位線３０の電位を選択して出力する。

第１インバータ２２－１は、高電位線３０および低電位線３８との間に設けられ、高電位線３０および低電位線３８のいずれかの電位を制御信号Ｃ０に応じて選択して出力する。第２インバータ２２－２は、高電位線３０および低電位線３８との間に設けられ、第１インバータ２２－１の出力に応じて、高電位線３０および低電位線３８のいずれかの電位を選択して、第２制御信号Ｃ２として第１接続切替部２７のＭＯＳＦＥＴに入力する。

異常状態が検出された場合には、制御信号Ｃ０に応じて制御線３２と低電位線３８とを接続することで、第１制御信号Ｃ１の値によらず、出力部１２をオフ状態に制御できる。これにより、半導体装置１００および周辺回路を保護できる。異常状態が検出されない場合には、制御信号Ｃ０に応じて制御線３２と低電位線３８とを切り離すことで、出力部１２を第１制御信号Ｃ１に応じて動作させることができる。

ドライバ回路１０は、後段制御部２４と、第２接続切替部２８を更に有してよい。第２接続切替部２８は、制御線３２と出力線３６を接続するか否かを、入力される第４制御信号Ｃ４に応じて切り替える。本例の第２接続切替部２８は、ドレイン端子Ｄが制御線３２に接続され、ソース端子Ｓが出力線３６に接続され、ゲート端子Ｇに第４制御信号Ｃ４が入力されるＭＯＳＦＥＴである。

後段制御部２４は、前段制御部２０が出力する制御信号Ｃ０'に基づいて、第４制御信号Ｃ４を生成する。本例の制御信号Ｃ０'は、第１インバータ２２－１が出力する信号である。後段制御部２４は、前段制御部２０が出力する電圧に応じて、高電位線３０および出力線３６のいずれかの電位を選択して、第２接続切替部２８に入力する。後段制御部２４は、制御信号Ｃ０'が入力され、第４制御信号Ｃ４を出力する後段インバータ２６を有してよい。後段インバータ２６は、入力される信号がＨ論理値の場合に出力線３６の電位を選択し、入力される信号がＬ論理値の場合に高電位線３０の電位を選択して出力する。

異常状態が検出された場合には、制御信号Ｃ０により第２接続切替部２８をオン状態に制御して制御線３２と出力線３６とを接続することで、第１制御信号Ｃ１の値によらず、出力部１２をオフ状態に制御できる。これにより、半導体装置１００および周辺回路を保護できる。異常状態が検出されない場合には、制御信号Ｃ０に応じて制御線３２と出力線３６とを切り離すことで、出力部１２を第１制御信号Ｃ１に応じて動作させることができる。

低電位端子１０４がオープン状態になる等の要因で、低電位ＧＮＤの電位が上昇する場合がある。低電位端子１０４と接地電位との間が開放状態になると、低電位端子１０４の電位は、半導体装置１００の内部回路等によりプルアップされる場合がある。低電位ＧＮＤの電位が上昇すると、前段制御部２０に印加される高電位ＶＣＣおよび低電位ＧＮＤの両方ともが、Ｈ論理値相当の電位になる場合がある。

この場合、前段制御部２０の各インバータ２２が出力する信号は、引抜制御部５４から入力される制御信号Ｃ０の論理値によらず、Ｈ論理値となる。このため、第１接続切替部２７が常にオン状態となってしまう。従って制御線３２の電位は、低電位線３８とほぼ同電位になる。低電位線３８の電位がＨ論理値相当なので、第１制御信号Ｃ１の論理値によらず、出力部１２が常にオン状態となってしまう。このため、低電位線３８の電位が上昇すると、半導体装置１００を適切に保護できない場合がある。

図３は、本発明の一つの実施形態に係るドライバ回路１０の構成例を示す図である。図３における論理回路５０および出力部１２は、図２に示した論理回路５０および出力部１２と同一である。

本例のドライバ回路１０は、図２に示したドライバ回路１０の構成に加えて、遮断部２９を更に備える。遮断部２９は、制御線３２と低電位線３８との間において第１接続切替部２７と直列に設けられ、低電位線３８における電位に基づいて、制御線３２と低電位線３８とを遮断する。本例の遮断部２９は、ソース端子Ｓが第１接続切替部２７のドレイン端子Ｄに接続され、ドレイン端子Ｄが低電位線３８に接続され、ゲート端子Ｇに第３制御信号Ｃ３が入力されるＭＯＳＦＥＴである。遮断部２９のバックゲートは高電位線３０に接続されてよい。第３制御信号Ｃ３は、低電位線３８における電位が第１閾値電位より高くなった場合に、第２制御信号Ｃ２の値によらず、制御線３２と低電位線３８とを遮断する信号である。第１閾値電位は、遮断部２９のＭＯＳＦＥＴの閾値電位であってよい。なお、高電位線３０に印加される高電位ＶＣＣは、第１閾値電位より高い。また、通常時に低電位線３８に印加される基準電位ＧＮＤは、第１閾値電位より低い。

本例によれば、低電位線３８の電位が上昇した場合に、第１接続切替部２７の状態によらず、制御線３２と低電位線３８とを切り離すことができる。このため、低電位線３８の電位が上昇した場合に、制御線３２の電位が常にＨ論理値相当になるのを防ぐことができる。低電位線３８の電位が第１閾値電位より低い場合には、制御信号Ｃ０に応じて制御線３２と低電位線３８とを接続し、または、切り離すことができ、制御信号Ｃ０に応じて半導体装置１００を保護できる。

本例の前段制御部２０は、図２に示した前段制御部２０の構成に加えて、第３インバータ２２－３を更に有する。第３インバータ２２－３は、第２インバータ２２－２の出力（すなわち第２制御信号Ｃ２）が入力され、第３制御信号Ｃ３を遮断部２９に出力する。第３インバータ２２－３は、高電位線３０および低電位線３８との間に設けられ、第２インバータ２２－２の出力に応じて、高電位線３０および低電位線３８のいずれかの電位を選択して、遮断部２９に入力する。

本例の第３インバータ２２－３は、入力される信号がＨ論理値の場合に低電位線３８の電位を選択し、入力される信号がＬ論理値の場合に高電位線３０の電位を選択して出力する。遮断部２９は、第３インバータ２２－３の出力が、第１閾値電位より高い場合に、制御線３２と低電位線３８とを遮断する。これにより第３インバータ２２－３は、低電位線３８における電位がＨ論理値相当になった場合に遮断部２９をオフ状態にし、低電位線３８における電位がＬ論理値相当の場合には、遮断部２９のオンまたはオフの状態を、第１接続切替部２７のオンまたはオフの状態に合わせることができる。

なお図３の例では、第１接続切替部２７はｎチャネルＭＯＳＦＥＴを有し、遮断部２９はｐチャネルＭＯＳＦＥＴを有している。ただし、それぞれのＭＯＳＦＥＴのチャネルの導電型はこれに限定されない。

図４は、前段制御部２０の他の構成例を示す図である。本例の前段制御部２０は、第１インバータ２２－１に入力される制御信号Ｃ０が、第３インバータ２２－３にも入力されている点で、図３の例と相違する。他の構造は、図３における前段制御部２０と同一である。

第３インバータ２２－３は、制御信号Ｃ０に応じて、高電位線３０および低電位線３８のいずれかの電位を選択して、遮断部２９に入力する。このような構成によっても、低電位線３８の電位が第１閾値電位より高くなった場合には、遮断部２９を遮断できる。また、低電位線３８の電位が第１閾値電位より低い場合には、遮断部２９のオンまたはオフの状態を、第１接続切替部２７のオンまたはオフの状態に合わせることができる。

図５は、前段制御部２０の他の構成例を示す図である。本例の前段制御部２０は、第３インバータ２２－３を有さない。本例の遮断部２９には、第１インバータ２２－１の出力が入力される。他の構造は、図３に示した前段制御部２０と同一である。

遮断部２９は、第１インバータ２２－１の出力が、第１閾値電位より高い場合に、制御線３２と低電位線３８とを遮断する。このような構成によっても、低電位線３８の電位が第１閾値電位より高くなった場合には、遮断部２９を遮断できる。また、低電位線３８の電位が第１閾値電位より低い場合には、遮断部２９のオンまたはオフの状態を、第１接続切替部２７のオンまたはオフの状態に合わせることができる。

図６は、前段制御部２０および後段制御部２４の他の構成例を示す図である。本例の後段制御部２４は、前段制御部２０が予め定められた第３閾値電位より高い電圧を出力した場合に、第２接続切替部２８に制御線３２と出力線３６とを接続させる。本例の第３閾値電位は、後段制御部２４に設けられた後段インバータ２６の閾値電位である。また、後段制御部２４は、前段制御部２０が第３閾値電位より低い電圧を出力した場合に、第２接続切替部２８に制御線３２と出力線３６とを切り離させる。

本例の後段制御部２４は、直列に接続された偶数段の後段インバータ２６を有する。図６の例では、２つの後段インバータ２６が直列に接続されている。それぞれの後段インバータ２６は、高電位線３０と出力線３６との間に配置されている。後段インバータ２６は、入力された電圧が第３閾値電位より高い場合に高電位線３０の電位を選択して出力し、入力された電圧が第３閾値電位より低い場合に出力線３６の電位を選択して出力する。

図２の例においては、後段制御部２４は、前段制御部２０が第３閾値電位より低い電圧を出力した場合に、第２接続切替部２８をオン状態に制御して、制御線３２と出力線３６とを接続していた。しかし、上述したように低電位線３８の電位が上昇すると、制御信号Ｃ０の値によらず、後段制御部２４に入力される制御信号Ｃ０'はＨ論理値になってしまう。この場合、図２の例では、第２接続切替部２８が常にオフ状態となってしまい、半導体装置１００を適切に保護できない場合があった。

これに対して本例の後段制御部２４は、Ｈ論理値が入力された場合に、第２接続切替部２８をオン状態に制御する。このため、低電位線３８の電位が上昇してＨ論理値相当の電位となった場合には、第２接続切替部２８はオン状態に制御される。これにより、ドライバ回路１０は、異常状態を検出した場合に加えて、低電位線３８の電位が上昇した場合にも、出力部１２をオフ状態に制御できる。このため、半導体装置１００を適切に保護できる。

なお、特許文献１で開示されている回路では、出力端子とグランド端子間に電位差発生回路を設けている。しかし、負荷に誘導成分等が接続されて負荷の電位がマイナスに振れた場合、グランド端子から出力端子側に電流が流れることになり、周辺回路のグランド電位が変動してしまう。また、特許文献２に開示されている回路では、グランド端子が複数設けられるので、チップの端子数が増加してしまう。本例のドライバ回路１０によれば、簡易な構成で半導体装置１００を保護できる。

本例の前段制御部２０は、図３から図５に示した構造に加えて、第４インバータ２２－４を更に有する。第４インバータ２２－４以外の構造は、図３から図５において説明したいずれかの態様の前段制御部２０と同一である。図６では、図３に示した前段制御部２０に、第４インバータ２２－４を付加した構成を示している。

第４インバータ２２－４は、高電位線３０および低電位線３８との間に設けられ、第１インバータ２２－１の出力に応じて、高電位線３０および低電位線３８のいずれかの電位を選択して、後段制御部２４に入力する。第４インバータ２２－４は、第１インバータ２２－１がＨ論理値を出力した場合に低電位線３８の電位を選択して出力し、第１インバータ２２－１がＬ論理値を出力した場合に高電位線３０の電位を選択して出力する。

本例の引抜制御部５４は、異常状態を検出し出力部１２をオフ状態に制御すべき場合にＨ論理値の制御信号Ｃ０を出力し、出力部１２を第１制御信号Ｃ１に応じて制御すべき場合にＬ論理値の制御信号Ｃ０を出力する。この場合、前段制御部２０は、引抜制御部５４と、後段制御部２４との間に直列に接続された偶数段のインバータ２２を有してよい。また、後段制御部２４は、前段制御部２０と第２接続切替部２８との間に直列に接続された偶数段の後段インバータ２６を有してよい。

このような構成により、後段制御部２４は、出力電位ＯＵＴを基準としたレベルシフト回路として動作しつつ、前段制御部２０がＨ論理値を出力した場合に第２接続切替部２８をオン状態に制御できる。このため、低電位ＧＮＤの電位が上昇した場合であっても、半導体装置１００等を保護できる。なお、第２接続切替部２８がＰＭＯＳＦＥＴである場合、後段制御部２４は、１段または奇数段の後段インバータ２６を有していてもよい。

また前段制御部２０は、第２接続切替部２８をオン状態に制御すべき場合に、Ｈ論理値を出力できる。低電位ＧＮＤの電位が上昇した場合、前段制御部２０の出力は、制御信号Ｃ０の論理値によらずＨ論理値に固定される。このため、半導体装置１００において過電流等の異常状態が検出された場合と、低電位ＧＮＤの電位が上昇した場合の双方において、第２接続切替部２８をオン状態に制御し、出力部１２をオフ状態に制御できる。このため、半導体装置１００等を保護できる。

なお、引抜制御部５４が、異常状態を検出し出力部１２をオフ状態に制御すべき場合にＬ論理値の制御信号Ｃ０を出力し、出力部１２を第１制御信号Ｃ１に応じて制御すべき場合にＨ論理値の制御信号Ｃ０を出力してもよい。この場合、前段制御部２０は、第４インバータ２２－４を有さないことが好ましい。

図７から図１０は、図６に示した前段制御部２０および後段制御部２４の動作例を説明する図である。図７から図１０においては、前段制御部２０および後段制御部２４の枠線および符号を省略し、各インバータのみを示している。また、図７から図１０の例において、引抜制御部５４は、異常状態を検出し出力部１２をオフ状態に制御すべき場合にＨ論理値の制御信号Ｃ０を出力する。

図７は、低電位線３８に低電位ＧＮＤが印加されており、且つ、引抜制御部５４がＨ論理値を出力した場合の動作例を示している。この場合、第１インバータ２２－１は、入力されるＨ論理値に応じて、低電位線３８の低電位ＧＮＤ（Ｌ論理値相当）を選択して出力する。第２インバータ２２－２は、入力されるＬ論理値に応じて、高電位線３０の高電位ＶＣＣ（Ｈ論理値相当）を選択して出力する。これにより、第１接続切替部２７はオン状態に制御される。

第３インバータ２２－３は、入力されるＨ論理値に応じて、低電位線３８の低電位ＧＮＤを選択して出力する。これにより、遮断部２９はオン状態に制御される。つまり、制御線３２と低電位線３８とが接続され、出力部１２のゲート端子Ｇの電荷が引き抜かれる。

第４インバータ２２－４は、入力されるＬ論理値に応じて、高電位線３０の高電位ＶＣＣ（Ｈ論理値相当）を選択して出力する。後段インバータ２６－１は、入力されるＨ論理値に応じて、出力線３６の出力電位ＯＵＴ（Ｌ論理値相当）を選択して出力する。後段インバータ２６－２は、入力されるＬ論理値に応じて、高電位線３０の高電位ＶＣＣ（Ｈ論理値相当）を選択して出力する。これにより、第２接続切替部２８がオン状態となる。つまり、制御線３２と出力線３６とが接続され、出力部１２のゲート端子Ｇの電荷が出力線３６にも引き抜かれる。これにより、出力部１２は強制的にオフ状態となる。

図８は、低電位線３８に低電位ＧＮＤが印加されており、且つ、引抜制御部５４がＬ論理値を出力した場合の動作例を示している。この場合、第１インバータ２２－１は、入力されるＬ論理値に応じて、高電位線３０の高電位ＶＣＣ（Ｈ論理値相当）を選択して出力する。第２インバータ２２－２は、入力されるＨ論理値に応じて、低電位線３８の低電位ＧＮＤ（Ｌ論理値相当）を選択して出力する。これにより、第１接続切替部２７はオフ状態に制御される。

第３インバータ２２－３は、入力されるＬ論理値に応じて、高電位線３０の高電位ＶＣＣを選択して出力する。これにより、遮断部２９はオフ状態に制御される。つまり、制御線３２と低電位線３８とが切り離される。

第４インバータ２２－４は、入力されるＨ論理値に応じて、低電位線３８の低電位ＧＮＤ（Ｌ論理値相当）を選択して出力する。後段インバータ２６－１は、入力されるＬ論理値に応じて、高電位線３０の高電位ＶＣＣ（Ｈ論理値相当）を選択して出力する。後段インバータ２６－２は、入力されるＨ論理値に応じて、出力線３６の出力電位ＯＵＴ（Ｌ論理値相当）を選択して出力する。これにより、第２接続切替部２８がオフ状態となる。つまり、制御線３２と出力線３６とが切り離される。出力部１２は第１制御信号Ｃ１に応じて動作する。

図９は、低電位線３８にＨ論理値相当の開放電位Ｖｏｐが印加されており、且つ、引抜制御部５４がＨ論理値を出力した場合の動作例を示している。この場合、前段制御部２０のそれぞれのインバータ２２の出力は、低電位線３８の開放電位Ｖｏｐに固定される。このため、第１接続切替部２７はオン状態に制御され、遮断部２９はオフ状態に制御される。このため、制御線３２と低電位線３８とを切り離すことができ、制御線３２の電位が、低電位線３８の開放電位Ｖｏｐに応じて上昇することを抑制できる。

後段インバータ２６－１は、入力されるＨ論理値に応じて、出力線３６の出力電位ＯＵＴ（Ｌ論理値相当）を選択して出力する。後段インバータ２６－２は、入力されるＬ論理値に応じて、高電位線３０の高電位ＶＣＣ（Ｈ論理値相当）を選択して出力する。これにより、第２接続切替部２８がオン状態となる。このような構成により、低電位線３８の電位がＨ論理値相当の電位まで上昇した場合であっても、制御線３２と出力線３６とを接続し、且つ、制御線３２と低電位線３８とを切り離して、出力部１２を強制的にオフ状態に制御できる。

図１０は、低電位線３８にＨ論理値相当の開放電位Ｖｏｐが印加されており、且つ、引抜制御部５４がＬ論理値を出力した場合の動作例を示している。この場合も図９の例と同様に、前段制御部２０のそれぞれのインバータ２２の出力は、Ｈ論理値に固定される。従って、第１接続切替部２７、第２接続切替部２８および遮断部２９の動作は、図９の例と同一である。このような構成により、低電位線３８の電位がＨ論理値相当の電位まで上昇した場合であっても、制御線３２と出力線３６とを接続し、且つ、制御線３２と低電位線３８とを切り離して、出力部１２を強制的にオフ状態に制御できる。

図７から図１０において説明した動作により、半導体装置１００において過電流等の異常状態が検出された場合と、低電位ＧＮＤの電位が上昇した場合の双方において、出力部１２をオフ状態に制御できる。このため、半導体装置１００等を保護できる。

図１１は、前段制御部２０の他の構成例を示す図である。本例の前段制御部２０は、第１インバータ２２－１、第２インバータ２２－２および第３インバータ２２－３を有する。第１インバータ２２－１は、図１から図１０において説明した第１インバータ２２－１と同一である。

第２インバータ２２－２は、高電位線３０および低電位線３８との間に設けられ、第１インバータ２２－１の出力に応じて、高電位線３０および低電位線３８のいずれかの電位を選択して出力する。第２インバータ２２－２の出力は、後段制御部２４の後段インバータ２６－１と、第１接続切替部２７のＭＯＳＦＥＴの両方に入力されている。

第３インバータ２２－３は、高電位線３０および低電位線３８との間に設けられ、第２インバータ２２－２の出力に応じて、高電位線３０および低電位線３８のいずれかの電位を選択して、遮断部２９に入力する。遮断部２９は、第３インバータ２２－３の出力が、第１閾値電位より高い場合に、制御線３２と低電位線３８とを遮断する。

このような構成により、ドライバ回路１０は、図７から図１０において説明した例と同様に動作する。また本例のドライバ回路１０は、第４インバータ２２－４を有さないので、回路規模を低減できる。

図１２は、出力部１２、第１接続切替部２７および遮断部２９のＭＯＳＦＥＴの一例を示す断面図である。本例の出力部１２、第１接続切替部２７および遮断部２９のＭＯＳＦＥＴは、同一の半導体基板３００に形成されている。半導体基板３００は一例としてシリコン基板であるが、これに限定されない。本例の半導体基板３００は、ｎ型のドリフト領域３０８を有する。半導体基板３００の上面３０１は層間絶縁膜３０２で覆われている。半導体基板３００の下面３０３の全面には、ドレイン電極３１０が設けられている。

本例の出力部１２は、半導体基板３００の上面３０１と、下面３０３との間で主電流が流れる縦型のパワーＭＯＳＦＥＴである。上面３０１には、ｐ型のベース領域３１２と、ｎ型のソース領域３１１が設けられている。ベース領域３１２は、上面３０１に接している。ソース領域３１１は、上面３０１と接する領域において、ベース領域３１２の内部に選択的に設けられている。また、下面３０３と、ドリフト領域３０８との間には、ｎ＋型のドレイン領域３１４が設けられている。ドレイン領域３１４は、ドレイン電極３１０と接している。

ソース領域３１１は、層間絶縁膜３０２に設けられた貫通孔を介して、ソース電極３０６と接続されている。また、上面３０１において、ドリフト領域３０８とソース領域３１１に挟まれたベース領域３１２の上方には、層間絶縁膜３０２を介してゲート電極３０４が設けられている。ゲート電極３０４に所定のゲート電圧が印加されることで、ベース領域３１２の表層にチャネルが形成されて、ソース領域３１１とドリフト領域３０８との間で主電流が流れる。主電流は、ソース領域３１１、チャネル、ドリフト領域３０８およびドレイン領域３１４を通って、ソース電極３０６とドレイン電極３１０との間に流れる。

本例の第１接続切替部２７は、ｎチャネルＭＯＳＦＥＴである。また、遮断部２９はｐチャネルＭＯＳＦＥＴである。第１接続切替部２７は、制御線３２と遮断部２９との間に配置されている。遮断部２９は、第１接続切替部２７と低電位線３８との間に配置されている。

第１接続切替部２７は、ドレイン電極３２０、ゲート電極３２２、配線３２４、ドレイン領域３３０、ソース領域３３１およびウェル領域３３２を有する。ウェル領域３３２は、上面３０１に接して設けられたｐ型の領域である。ドレイン領域３３０およびソース領域３３１は、ウェル領域３３２の内部において、上面３０１に接して設けられたｎ型の領域である。ドレイン領域３３０はドレイン電極３２０に接続され、ソース領域３３１は配線３２４に接続されている。また、ウェル領域３３２も配線３２４に接続されている。

ドレイン領域３３０およびソース領域３３１の間には、ウェル領域３３２が配置されている。ドレイン領域３３０およびソース領域３３１の間のウェル領域３３２の上方には、層間絶縁膜３０２を介してゲート電極３２２が設けられている。ゲート電極３２２に所定のゲート電圧が印加されることで、ウェル領域３３２にチャネルが形成されて、ドレイン領域３３０とソース領域３３１とが接続される。

遮断部２９は、ドレイン電極３２８、ゲート電極３２６、配線３２４、ドレイン領域３３５およびソース領域３３４を有する。ドレイン領域３３５およびソース領域３３４は、ドリフト領域３０８の内部において、上面３０１に接して設けられたｐ型の領域である。ドレイン領域３３５はドレイン電極３２８に接続され、ソース領域３３４は配線３２４に接続されている。

ドレイン領域３３５およびソース領域３３４の間には、ドリフト領域３０８が配置されている。ドレイン領域３３５およびソース領域３３４の間のドリフト領域３０８の上方には、層間絶縁膜３０２を介してゲート電極３２６が設けられている。ゲート電極３２６に所定のゲート電圧が印加されることで、ドリフト領域３０８にチャネルが形成されて、ドレイン領域３３５とソース領域３３４とが接続される。

このような構成により、半導体基板３００に出力部１２、第１接続切替部２７および遮断部２９を設けることができる。また、第１接続切替部２７および遮断部２９が設けられた領域において、半導体基板３００の上面３０１および下面３０３の間で漏れ電流が流れることを抑制できる。

図１３は、出力部１２、第１接続切替部２７および遮断部２９のＭＯＳＦＥＴの他の例を示す断面図である。本例では、遮断部２９が制御線３２側に配置され、第１接続切替部２７が低電位線３８側に配置されている。本例のウェル領域３３２は、低電位線３８に接続されている。他の構造は、図１２の例と同様である。本例では、遮断部２９のソース領域３３４に、比較的に高電位の制御線３２が接続される。このため、ソース領域３３４およびドリフト領域３０８を介して、制御線３２と、ドレイン電極３１０との間で電流が流れる場合がある。これに対して図１２に示した例では、高電位側に第１接続切替部２７が配置されているので、第１接続切替部２７および遮断部２９が設けられた領域において、半導体基板３００の上面３０１と下面３０３との間で電流が流れることを抑制できる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

１０・・・ドライバ回路、１２・・・出力部、２０・・・前段制御部、２２・・・インバータ、２４・・・後段制御部、２６・・・後段インバータ、２７・・・第１接続切替部、２８・・・第２接続切替部、２９・・・遮断部、３０・・・高電位線、３２・・・制御線、３６・・・出力線、３８・・・低電位線、５０・・・論理回路、５２・・・出力制御部、５４・・・引抜制御部、５６・・・負荷開放検出部、５８・・・過電流検出部、６０・・・過熱検出部、６２・・・状態信号出力部、６４、６６、６８・・・ダイオード、７０・・・内部電源、７２・・・低電圧検出部、１００・・・半導体装置、１０１・・・入力端子、１０２・・・出力端子、１０３・・・高電位端子、１０４・・・低電位端子、１０５・・・状態端子、１１０・・・電源、１３０・・・プルアップ電源、１４０・・・外部抵抗、２００・・・負荷、３００・・・半導体基板、３０１・・・上面、３０２・・・層間絶縁膜、３０３・・・下面、３０４・・・ゲート電極、３０６・・・ソース電極、３０８・・・ドリフト領域、３１０・・・ドレイン電極、３１１・・・ソース領域、３１２・・・ベース領域、３１４・・・ドレイン領域、３２０・・・ドレイン電極、３２２・・・ゲート電極、３２４・・・配線、３２６・・・ゲート電極、３２８・・・ドレイン電極、３３０・・・ドレイン領域、３３１・・・ソース領域、３３２・・・ウェル領域、３３４・・・ソース領域、３３５・・・ドレイン領域

Claims

入力される第１制御信号と出力線の電圧との間の電位差に応じて、前記出力線に電流を供給するか否かを切り替える出力部を制御するドライバ回路であって、
前記第１制御信号を前記出力部に伝搬する制御線と、
予め定められた基準電位が印加される低電位線と、
前記制御線と前記低電位線とを接続するか否かを、第２制御信号に応じて切り替える第１接続切替部と、
前記制御線と前記低電位線との間において前記第１接続切替部と直列に設けられ、前記低電位線における電位が第１閾値電位より高くなった場合に、前記第２制御信号の値によらず、前記制御線と前記低電位線とを遮断する遮断部と、
前記第１閾値電位よりも高電位が印加される高電位線と、
前記高電位線および前記低電位線との間に設けられ、前記高電位線および前記低電位線のいずれかの電位を、前記第２制御信号として前記第１接続切替部に入力する前段制御部と
を備え、
前記第１接続切替部は、前記前段制御部から入力される電位が第２閾値電位より高い場合に、オン状態になるＭＯＳＦＥＴを有し、
前記前段制御部は、
前記高電位線および前記低電位線との間に設けられ、前記高電位線および前記低電位線のいずれかの電位を、入力される信号に応じて選択して出力する第１インバータと、
前記高電位線および前記低電位線との間に設けられ、前記第１インバータの出力に応じて、前記高電位線および前記低電位線のいずれかの電位を選択して、前記第２制御信号として前記第１接続切替部のＭＯＳＦＥＴに入力する第２インバータと
を有し、
前記遮断部は、前記第１インバータの出力が、前記第１閾値電位より高い場合に、前記制御線と前記低電位線とを遮断する
ドライバ回路。
入力される第１制御信号と出力線の電圧との間の電位差に応じて、前記出力線に電流を供給するか否かを切り替える出力部を制御するドライバ回路であって、
前記第１制御信号を前記出力部に伝搬する制御線と、
予め定められた基準電位が印加される低電位線と、
前記制御線と前記低電位線とを接続するか否かを、第２制御信号に応じて切り替える第１接続切替部と、
前記制御線と前記低電位線との間において前記第１接続切替部と直列に設けられ、前記低電位線における電位が第１閾値電位より高くなった場合に、前記第２制御信号の値によらず、前記制御線と前記低電位線とを遮断する遮断部と、
前記第１閾値電位よりも高電位が印加される高電位線と、
前記高電位線および前記低電位線との間に設けられ、前記高電位線および前記低電位線のいずれかの電位を、前記第２制御信号として前記第１接続切替部に入力する前段制御部と
を備え、
前記第１接続切替部は、前記前段制御部から入力される電位が第２閾値電位より高い場合に、オン状態になるＭＯＳＦＥＴを有し、
前記前段制御部は、
前記高電位線および前記低電位線との間に設けられ、前記高電位線および前記低電位線のいずれかの電位を、入力される信号に応じて選択して出力する第１インバータと、
前記高電位線および前記低電位線との間に設けられ、前記第１インバータの出力に応じて、前記高電位線および前記低電位線のいずれかの電位を選択して、前記第２制御信号として前記第１接続切替部のＭＯＳＦＥＴに入力する第２インバータと、
前記高電位線および前記低電位線との間に設けられ、前記第２インバータの出力に応じて、前記高電位線および前記低電位線のいずれかの電位を選択して、前記遮断部に入力する第３インバータと
を有し、
前記遮断部は、前記第３インバータの出力が、前記第１閾値電位より高い場合に、前記制御線と前記低電位線とを遮断する
ドライバ回路。
入力される第１制御信号と出力線の電圧との間の電位差に応じて、前記出力線に電流を供給するか否かを切り替える出力部を制御するドライバ回路であって、
前記第１制御信号を前記出力部に伝搬する制御線と、
予め定められた基準電位が印加される低電位線と、
前記制御線と前記低電位線とを接続するか否かを、第２制御信号に応じて切り替える第１接続切替部と、
前記制御線と前記低電位線との間において前記第１接続切替部と直列に設けられ、前記低電位線における電位が第１閾値電位より高くなった場合に、前記第２制御信号の値によらず、前記制御線と前記低電位線とを遮断する遮断部と、
前記第１閾値電位よりも高電位が印加される高電位線と、
前記高電位線および前記低電位線との間に設けられ、前記高電位線および前記低電位線のいずれかの電位を、前記第２制御信号として前記第１接続切替部に入力する前段制御部と
を備え、
前記第１接続切替部は、前記前段制御部から入力される電位が第２閾値電位より高い場合に、オン状態になるＭＯＳＦＥＴを有し、
前記前段制御部は、
前記高電位線および前記低電位線との間に設けられ、前記高電位線および前記低電位線のいずれかの電位を、入力される信号に応じて選択して出力する第１インバータと、
前記高電位線および前記低電位線との間に設けられ、前記第１インバータの出力に応じて、前記高電位線および前記低電位線のいずれかの電位を選択して、前記第２制御信号として前記第１接続切替部のＭＯＳＦＥＴに入力する第２インバータと、
前記高電位線および前記低電位線との間に設けられ、前記第１インバータへの入力に応じて、前記高電位線および前記低電位線のいずれかの電位を選択して、前記遮断部に入力する第３インバータと
を有し、
前記遮断部は、前記第３インバータの出力が、前記第１閾値電位より高い場合に、前記制御線と前記低電位線とを遮断する
ドライバ回路。
入力される第１制御信号と出力線の電圧との間の電位差に応じて、前記出力線に電流を供給するか否かを切り替える出力部を制御するドライバ回路であって、
前記第１制御信号を前記出力部に伝搬する制御線と、
予め定められた基準電位が印加される低電位線と、
前記制御線と前記低電位線とを接続するか否かを、第２制御信号に応じて切り替える第１接続切替部と、
前記制御線と前記低電位線との間において前記第１接続切替部と直列に設けられ、前記低電位線における電位が第１閾値電位より高くなった場合に、前記第２制御信号の値によらず、前記制御線と前記低電位線とを遮断する遮断部と、
前記第１閾値電位よりも高電位が印加される高電位線と、
前記高電位線および前記低電位線との間に設けられ、前記高電位線および前記低電位線のいずれかの電位を、前記第２制御信号として前記第１接続切替部に入力する前段制御部と、
前記制御線と前記出力線とを接続するか否かを切り替える第２接続切替部と、
前記前段制御部が予め定められた第３閾値電位より高い電圧を出力した場合に、前記第２接続切替部に前記制御線と前記出力線とを接続させる後段制御部と
を備えるドライバ回路。
前記後段制御部は、前記高電位線および前記出力線の間に設けられ、前記前段制御部が出力する電圧に応じて、前記高電位線および前記出力線のいずれかの電位を選択して、前記第２接続切替部に入力する
請求項４に記載のドライバ回路。
前記第１接続切替部は、前記前段制御部から入力される電位が第２閾値電位より高い場合に、オン状態になるＭＯＳＦＥＴを有し、
前記前段制御部は、
前記高電位線および前記低電位線との間に設けられ、前記高電位線および前記低電位線のいずれかの電位を、入力される信号に応じて選択して出力する第１インバータと、
前記高電位線および前記低電位線との間に設けられ、前記第１インバータの出力に応じて、前記高電位線および前記低電位線のいずれかの電位を選択して、前記第２制御信号として前記第１接続切替部のＭＯＳＦＥＴに入力する第２インバータと
前記高電位線および前記低電位線との間に設けられ、前記第２インバータの出力に応じて、前記高電位線および前記低電位線のいずれかの電位を選択して、前記遮断部に入力する第３インバータと、
前記高電位線および前記低電位線との間に設けられ、前記第１インバータの出力に応じて、前記高電位線および前記低電位線のいずれかの電位を選択して、前記後段制御部に入力する第４インバータと
を有し、
前記遮断部は、前記第３インバータの出力が、前記第１閾値電位より高い場合に、前記制御線と前記低電位線とを遮断する
請求項４または５に記載のドライバ回路。
前記第１接続切替部は、前記前段制御部から入力される電位が第２閾値電位より高い場合に、オン状態になるＭＯＳＦＥＴを有し、
前記前段制御部は、
前記高電位線および前記低電位線との間に設けられ、前記高電位線および前記低電位線のいずれかの電位を、入力される信号に応じて選択して出力する第１インバータと、
前記高電位線および前記低電位線との間に設けられ、前記第１インバータの出力に応じて、前記高電位線および前記低電位線のいずれかの電位を選択して、前記第１接続切替部のＭＯＳＦＥＴと、前記後段制御部に入力する第２インバータと、
前記高電位線および前記低電位線との間に設けられ、前記第２インバータの出力に応じて、前記高電位線および前記低電位線のいずれかの電位を選択して、前記遮断部に入力する第３インバータと、
を有し、
前記遮断部は、前記第３インバータの出力が、前記第１閾値電位より高い場合に、前記制御線と前記低電位線とを遮断する
請求項４または５に記載のドライバ回路。
半導体装置に設けられ、入力される第１制御信号と出力線の電圧との間の電位差に応じて、前記出力線に電流を供給するか否かを切り替える出力部を制御するドライバ回路であって、
前記第１制御信号を前記出力部に伝搬する制御線と、
予め定められた基準電位が印加される低電位線と、
前記半導体装置の異常状態を検出し、第３制御信号を出力する引抜制御部と、
前記制御線と前記低電位線とを接続するか否かを、前記第３制御信号に応じて切り替える第１接続切替部と、
前記制御線と前記低電位線との間において前記第１接続切替部と直列に設けられ、前記低電位線における電位および前記第３制御信号に基づいて、前記制御線と前記低電位線とを遮断する遮断部と
を備え、
前記遮断部は、前記低電位線における電位が第１閾値電位より高くなった場合に、前記制御線と前記低電位線とを遮断する
ドライバ回路。
前記第１接続切替部は、前記制御線と前記低電位線との間に配置されたｎチャネルＭＯＳＦＥＴを有し、
前記遮断部は、前記ｎチャネルＭＯＳＦＥＴと、前記低電位線との間に配置されたｐチャネルＭＯＳＦＥＴを有する
請求項１から８のいずれか一項に記載のドライバ回路。
出力線と、
入力される第１制御信号と前記出力線の電圧との間の電位差に応じて、前記出力線に電流を供給するか否かを切り替える出力部と、
請求項１から９のいずれか一項に記載のドライバ回路と
を備える半導体装置。