JPH04364784A - Ｍｏｓ型半導体素子駆動回路 - Google Patents
Ｍｏｓ型半導体素子駆動回路Info
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- JPH04364784A JPH04364784A JP3139314A JP13931491A JPH04364784A JP H04364784 A JPH04364784 A JP H04364784A JP 3139314 A JP3139314 A JP 3139314A JP 13931491 A JP13931491 A JP 13931491A JP H04364784 A JPH04364784 A JP H04364784A
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- Japan
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- mosfet
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- type semiconductor
- diode
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 101710116852 Molybdenum cofactor sulfurase 1 Proteins 0.000 claims 1
- 239000010410 layer Substances 0.000 description 30
- 239000000758 substrate Substances 0.000 description 11
- 239000002344 surface layer Substances 0.000 description 6
- 230000007423 decrease Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 2
- 101100119059 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) ERG25 gene Proteins 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 101150079361 fet5 gene Proteins 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/06—Modifications for ensuring a fully conducting state
- H03K17/063—Modifications for ensuring a fully conducting state in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
- H03K17/0412—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit
- H03K17/04123—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit in field-effect transistor switches
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ型半導体素子の
低電圧側に特にインダクタンス負荷を接続して高速動作
を行わせるためのＭＯＳ型半導体素子駆動回路に関する
。
低電圧側に特にインダクタンス負荷を接続して高速動作
を行わせるためのＭＯＳ型半導体素子駆動回路に関する
。
【０００２】
【従来の技術】パワーエレクトロニクス製品の拡大と小
型化， 高性能化に伴い、高速スイッチング性能と低駆
動能力を特長とするパワーＭＯＳＦＥＴあるいは絶縁ゲ
ート型バイポーラトランジスタ （以下ＩＧＢＴと略す
）のようなＭＯＳ型半導体素子が注目されている。図２
は従来のＭＯＳＦＥＴの駆動回路を示す。ＭＯＳＦＥＴ
１のソース端子１１に負荷を接続し、ドレイン端子１２
に電源を接続し、ゲート端子１３と端子１１の間に抵抗
Ｒ１ を接続する。ゲート端子１３に接続される制御回
路１４はスイッチング素子としてＭＯＳＦＥＴ２を含み
、ＭＯＳＦＥＴ２のドレイン端子１５をＭＯＳＦＥＴ１
のゲート端子１３に接続する。そして、ＭＯＳＦＥＴ２
のソース端子１６をツエナダイオード３のアノード端子
１８に接続し、ツエナダイオード３のカソード端子１９
をアース電位に接続する。
型化， 高性能化に伴い、高速スイッチング性能と低駆
動能力を特長とするパワーＭＯＳＦＥＴあるいは絶縁ゲ
ート型バイポーラトランジスタ （以下ＩＧＢＴと略す
）のようなＭＯＳ型半導体素子が注目されている。図２
は従来のＭＯＳＦＥＴの駆動回路を示す。ＭＯＳＦＥＴ
１のソース端子１１に負荷を接続し、ドレイン端子１２
に電源を接続し、ゲート端子１３と端子１１の間に抵抗
Ｒ１ を接続する。ゲート端子１３に接続される制御回
路１４はスイッチング素子としてＭＯＳＦＥＴ２を含み
、ＭＯＳＦＥＴ２のドレイン端子１５をＭＯＳＦＥＴ１
のゲート端子１３に接続する。そして、ＭＯＳＦＥＴ２
のソース端子１６をツエナダイオード３のアノード端子
１８に接続し、ツエナダイオード３のカソード端子１９
をアース電位に接続する。
【０００３】この駆動回路を用いてＭＯＳＦＥＴ１をオ
ンにし、端子１１に接続された負荷に電流を流すには、
ＭＯＳＦＥＴ２をオフにし、ゲート端子１３の電位を高
にする。その状態からＭＯＳＦＥＴをオフにする場合に
は、ＭＯＳＦＥＴ２のゲート端子１７の電位をしきい値
電圧より上げてオンにし、ゲート端子１３の電位をアー
ス側にぬく。このとき同時に抵抗Ｒ１ を通って電流が
端子１１側へもひきぬかれており、ゲート端子１３の電
位は急激に低下する。しかし、負荷のインダクタンスは
電流を流しつづけようとするので、端子１３の電位がア
ース電位に達しても抵抗Ｒ１ を通して電流は流れつづ
け、端子１３の電位は低下しつづける。端子１３の電位
がさらに低下すると、ある時点でツエナダイオード３が
ツエナ降伏を起こすので電位はクランプされ、負荷に流
れる電流は減少し、ＭＯＳＦＥＴ１はオフするに至る。 このようにＲ１ を流れる電流により端子１３の電位が
低下し、ＭＯＳＦＥＴ１のオフ時間を短くすることがで
きるので高速スイッチングが可能である。
ンにし、端子１１に接続された負荷に電流を流すには、
ＭＯＳＦＥＴ２をオフにし、ゲート端子１３の電位を高
にする。その状態からＭＯＳＦＥＴをオフにする場合に
は、ＭＯＳＦＥＴ２のゲート端子１７の電位をしきい値
電圧より上げてオンにし、ゲート端子１３の電位をアー
ス側にぬく。このとき同時に抵抗Ｒ１ を通って電流が
端子１１側へもひきぬかれており、ゲート端子１３の電
位は急激に低下する。しかし、負荷のインダクタンスは
電流を流しつづけようとするので、端子１３の電位がア
ース電位に達しても抵抗Ｒ１ を通して電流は流れつづ
け、端子１３の電位は低下しつづける。端子１３の電位
がさらに低下すると、ある時点でツエナダイオード３が
ツエナ降伏を起こすので電位はクランプされ、負荷に流
れる電流は減少し、ＭＯＳＦＥＴ１はオフするに至る。 このようにＲ１ を流れる電流により端子１３の電位が
低下し、ＭＯＳＦＥＴ１のオフ時間を短くすることがで
きるので高速スイッチングが可能である。
【０００４】
【発明が解決しようとする課題】上述のようなオフ時の
動作において、クランプされる電圧はツエナダイオード
３の降伏電圧で決まるが、現在この電圧として１０〜２
０Ｖのツエナダイオードが発表されている。このクラン
プ電圧が−３０Ｖ， −４０Ｖ， −５０Ｖとなると、
それに応じてオフのスイッチング速度が上昇する。しか
し、図３に示すようにＭＯＳ型半導体素子のシリコン基
体中のｎ− 層３１の表面層にｐ層３２， ｎ＋ 層３
３を形成し、図２に示したアノード端子１８をｐ層３２
の表面に、カソード端子１９をｎ＋ 層３３に接続する
ことによって内蔵ツエナダイオードとする場合には、図
４に示すようにツエナダイオードのサージ耐量がツエナ
電圧を上げると急激に低下することが理由はよくわから
ないものの実測されている。
動作において、クランプされる電圧はツエナダイオード
３の降伏電圧で決まるが、現在この電圧として１０〜２
０Ｖのツエナダイオードが発表されている。このクラン
プ電圧が−３０Ｖ， −４０Ｖ， −５０Ｖとなると、
それに応じてオフのスイッチング速度が上昇する。しか
し、図３に示すようにＭＯＳ型半導体素子のシリコン基
体中のｎ− 層３１の表面層にｐ層３２， ｎ＋ 層３
３を形成し、図２に示したアノード端子１８をｐ層３２
の表面に、カソード端子１９をｎ＋ 層３３に接続する
ことによって内蔵ツエナダイオードとする場合には、図
４に示すようにツエナダイオードのサージ耐量がツエナ
電圧を上げると急激に低下することが理由はよくわから
ないものの実測されている。
【０００５】そこで、クランプ電圧を上げるためにツエ
ナダイオードを直列に接続することが考えられる。しか
しその場合、端子１１に抵抗負荷が接続されると、イン
ダクタンス負荷のように抵抗Ｒ１ を介して電流を流し
つづける機能がないため、ゲート端子１３の電位は直列
接続ツエナダイオードの両端の間の順電圧で決まってし
まい、直列数に依存して高くなって急速にオフさせるこ
とができず、従ってオフ時のスイッチング速度が遅くな
ってしまう問題がある。このような問題はＩＧＢＴの駆
動の際にも同様に存在する。
ナダイオードを直列に接続することが考えられる。しか
しその場合、端子１１に抵抗負荷が接続されると、イン
ダクタンス負荷のように抵抗Ｒ１ を介して電流を流し
つづける機能がないため、ゲート端子１３の電位は直列
接続ツエナダイオードの両端の間の順電圧で決まってし
まい、直列数に依存して高くなって急速にオフさせるこ
とができず、従ってオフ時のスイッチング速度が遅くな
ってしまう問題がある。このような問題はＩＧＢＴの駆
動の際にも同様に存在する。
【０００６】本発明の目的は、上述の問題を解決し、抵
抗負荷接続のときにもゲート端子電位の低下が妨げられ
ることなく、かつインダクタンス負荷接続時のゲート端
子電位のクランプ電圧を任意に設定できる高速スイッチ
ング可能のＭＯＳ型半導体素子の駆動回路を提供するこ
とにある。
抗負荷接続のときにもゲート端子電位の低下が妨げられ
ることなく、かつインダクタンス負荷接続時のゲート端
子電位のクランプ電圧を任意に設定できる高速スイッチ
ング可能のＭＯＳ型半導体素子の駆動回路を提供するこ
とにある。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明のＭＯＳ型半導体素子駆動回路は、駆動さ
れるＭＯＳ型半導体素子のゲートに制御回路を介してＭ
ＯＳＦＥＴのドレインを接続し、そのＭＯＳＦＥＴのゲ
ート，ドレイン間に逆直列のツエナダイオードおよびダ
イオードを接続し、ゲート，ソース間に抵抗を接続して
なるものとする。その場合駆動されるＭＯＳ型半導体素
子のゲートと負荷の接続される端子との間に抵抗あるい
はスイッチング素子が接続される。また別の本発明のＭ
ＯＳ型半導体素子駆動回路は、駆動されるＭＯＳ型半導
体素子のゲートと制御回路にトランスファＭＯＳＦＥＴ
を接続し、そのトランスファＭＯＳＦＥＴのソース、ド
レインに逆直列のツエナダイオードおよびダイオードを
接続し、ソース，ゲート間およびゲート，ドレイン間に
それぞれトランスファＭＯＳＦＥＴを接続し、駆動され
るＭＯＳＦＥＴのゲートと負荷の接続される端子との間
にスイッチング素子を接続してなるものとする。この場
合、ソース，ゲート間にはトランスファＭＯＳＦＥＴに
代わって抵抗を接続することも有効である。
めに、本発明のＭＯＳ型半導体素子駆動回路は、駆動さ
れるＭＯＳ型半導体素子のゲートに制御回路を介してＭ
ＯＳＦＥＴのドレインを接続し、そのＭＯＳＦＥＴのゲ
ート，ドレイン間に逆直列のツエナダイオードおよびダ
イオードを接続し、ゲート，ソース間に抵抗を接続して
なるものとする。その場合駆動されるＭＯＳ型半導体素
子のゲートと負荷の接続される端子との間に抵抗あるい
はスイッチング素子が接続される。また別の本発明のＭ
ＯＳ型半導体素子駆動回路は、駆動されるＭＯＳ型半導
体素子のゲートと制御回路にトランスファＭＯＳＦＥＴ
を接続し、そのトランスファＭＯＳＦＥＴのソース、ド
レインに逆直列のツエナダイオードおよびダイオードを
接続し、ソース，ゲート間およびゲート，ドレイン間に
それぞれトランスファＭＯＳＦＥＴを接続し、駆動され
るＭＯＳＦＥＴのゲートと負荷の接続される端子との間
にスイッチング素子を接続してなるものとする。この場
合、ソース，ゲート間にはトランスファＭＯＳＦＥＴに
代わって抵抗を接続することも有効である。
【０００８】
【作用】制御回路よりの信号によりオンにされたＭＯＳ
型半導体素子をオフにするＭＯＳ型半導体素子をオフに
する時にはゲート電荷は制御回路中のスイッチング素子
を経てＭＯＳＦＥＴにひきぬかれる。インダクタンス負
荷の際に継続するゲート電位の変化は、ＭＯＳＦＥＴに
並列接続のツエナダイオードよりクランプされる。イン
ダクタンス負荷の時のスイッチング速度が速くなるよう
にこのクランプ電圧を設定しても、抵抗負荷の時の駆動
されるＭＯＳ型素子のゲート電位はＭＯＳＦＥＴのしき
い値程度まで小さくなるから、抵抗負荷の時のスイッチ
ング速度が遅くなることはない。
型半導体素子をオフにするＭＯＳ型半導体素子をオフに
する時にはゲート電荷は制御回路中のスイッチング素子
を経てＭＯＳＦＥＴにひきぬかれる。インダクタンス負
荷の際に継続するゲート電位の変化は、ＭＯＳＦＥＴに
並列接続のツエナダイオードよりクランプされる。イン
ダクタンス負荷の時のスイッチング速度が速くなるよう
にこのクランプ電圧を設定しても、抵抗負荷の時の駆動
されるＭＯＳ型素子のゲート電位はＭＯＳＦＥＴのしき
い値程度まで小さくなるから、抵抗負荷の時のスイッチ
ング速度が遅くなることはない。
【０００９】一方、駆動されるＭＯＳ型半導体素子のゲ
ートと制御回路との間に接続されるトランスファＭＯＳ
ＦＥＴは、そのソース， ゲート間およびゲート， ド
レイン間に接続されるトランスファＭＯＳＦＥＴのオン
，オフの制御によりオンにすることができ、その両トラ
ンスファＭＯＳＦＥＴのオン， オフの制御と駆動され
るＭＯＳ型半導体素子のゲートと負荷の接続される端子
との間に接続されるＭＯＳＦＥＴをオンにすることによ
り、駆動されるＭＯＳ型半導体素子のゲート電位を下げ
てオフにすることができる。その場合ゲート電荷はトラ
ンスファＭＯＳＦＥＴを介して制御回路にひきぬかれる
が、インダクタンス負荷の時に継続するゲート電位の変
化はトランスファＭＯＳＦＥＴに並列接続のツエナダイ
オードによりクランプされる。このクランプ電圧を深く
してインダクタンス負荷の時のスイッチング速度を早く
なるように設定しても、抵抗負荷の時の駆動されるＭＯ
Ｓ型素子のゲート電位はトランスファＭＯＳＦＥＴのし
きい値程度まで下がるから、抵抗負荷の時のスイッチン
グ速度が遅くなるとこがないことは上述の場合と同様で
ある。
ートと制御回路との間に接続されるトランスファＭＯＳ
ＦＥＴは、そのソース， ゲート間およびゲート， ド
レイン間に接続されるトランスファＭＯＳＦＥＴのオン
，オフの制御によりオンにすることができ、その両トラ
ンスファＭＯＳＦＥＴのオン， オフの制御と駆動され
るＭＯＳ型半導体素子のゲートと負荷の接続される端子
との間に接続されるＭＯＳＦＥＴをオンにすることによ
り、駆動されるＭＯＳ型半導体素子のゲート電位を下げ
てオフにすることができる。その場合ゲート電荷はトラ
ンスファＭＯＳＦＥＴを介して制御回路にひきぬかれる
が、インダクタンス負荷の時に継続するゲート電位の変
化はトランスファＭＯＳＦＥＴに並列接続のツエナダイ
オードによりクランプされる。このクランプ電圧を深く
してインダクタンス負荷の時のスイッチング速度を早く
なるように設定しても、抵抗負荷の時の駆動されるＭＯ
Ｓ型素子のゲート電位はトランスファＭＯＳＦＥＴのし
きい値程度まで下がるから、抵抗負荷の時のスイッチン
グ速度が遅くなるとこがないことは上述の場合と同様で
ある。
【００１０】
【実施例】図１は本発明の一実施例を示し、図２と共通
の部分には同一の符号が付されている。ＭＯＳＦＥＴ１
駆動のためのこの回路では、制御回路１４のスイッチン
グ素子のＭＯＳＦＥＴ２のソース端子１６とアースとの
間にＭＯＳＦＥＴ４が接続され、そのドレイン端子２１
とゲート端子２３の間にツエナダイオード５１とダイオ
ード６１， ＭＯＳＦＥＴ４のゲート端子２３とソース
端子２２の間にツエナダイオード５２とダイオード６２
が順方向を逆にして直列接続されている。またダイオー
ド６２とツエナダイオード５１に並列に抵抗Ｒ２ が接
続されている。ＭＯＳＦＥＴ２， ＭＯＳＦＥＴ４，
ツエナダイオード５１， ５２， ダイオード６１，
６２はＭＯＳＦＥＴ１のシリコン基体に集積されている
。図５はＭＯＳＦＥＴ２を概念的に示し、ＭＯＳＦＥＴ
１のドレイン電極の接触するｎ＋ 層３４の上のｎ−
層３１の表面層内に選択的に形成されたｐ− 層３５の
表面層にｎ− 層３６を有し、またｐ− 層３５および
ｎ− 層３６の表面層内にそれぞれｎ＋ 層３７， ３
８を有する。ｐ− 層３５のｎ− 層３６とｎ＋ 層３
７にはさまれた領域上に酸化膜３９を介してゲート端子
１７に接続されるゲート電極４０が設けられており、端
子１５がｎ＋ 層３８に、端子１６がｎ＋ 層３７およ
びｐ− 層３５に接続されている。図６はＭＯＳＦＥＴ
４を概念的に示し、ｎ− 層３１の表面層内に選択的に
形成されたｐ＋ 層４１， ４２にはさまれた領域上に
酸化膜３９を介してゲート電極４３が設けられｐ＋ 領
域４１， ４２にそれぞれ端子２１， ２２が、ゲート
電極４３にゲート端子２３が接続されている。ｎ− 層
３１は端子２１， ２２と切離されているが、ｎ＋ 層
３４を介してＭＯＳＦＥＴ１のドレイン端子１２に接続
されたことになる。図７はＭＯＳＦＥＴ４の別の構造例
を概念的に示し、この場合は、ｎ− 層３１の表面層内
に選択的にｐ− 層４４， ４５が形成され、ｐ− 層
４４の表面層内にはｐ＋ 層４１とｎ＋ 層４６が，
ｐ− 層４５の表面層内にはｐ＋ 層４２とｎ＋層４７
がそれぞれ形成されている。酸化膜３９上にゲート電極
４３はｎ＋ 層４６， ４７にはさまれた領域上に設け
られている。このようなＭＯＳＦＥＴ４のしきい値は、
バイアス効果を入れて１Ｖ以下になるように設定してあ
る。ツエナダイオード， ダイオードは図３に示すよう
にシリコン基体内に形成されるが、図８に概念的に示さ
れているように基体上のＳｉＯ２ 膜３９上に積層した
多結晶シリコン層にｐ＋ 領域４８， ｎ領域４９を形
成することにより設けてもよい。このようにしてＭＯＳ
ＦＥＴ１と同じシリコン基体内に自己分離型で駆動回路
が構成できる。
の部分には同一の符号が付されている。ＭＯＳＦＥＴ１
駆動のためのこの回路では、制御回路１４のスイッチン
グ素子のＭＯＳＦＥＴ２のソース端子１６とアースとの
間にＭＯＳＦＥＴ４が接続され、そのドレイン端子２１
とゲート端子２３の間にツエナダイオード５１とダイオ
ード６１， ＭＯＳＦＥＴ４のゲート端子２３とソース
端子２２の間にツエナダイオード５２とダイオード６２
が順方向を逆にして直列接続されている。またダイオー
ド６２とツエナダイオード５１に並列に抵抗Ｒ２ が接
続されている。ＭＯＳＦＥＴ２， ＭＯＳＦＥＴ４，
ツエナダイオード５１， ５２， ダイオード６１，
６２はＭＯＳＦＥＴ１のシリコン基体に集積されている
。図５はＭＯＳＦＥＴ２を概念的に示し、ＭＯＳＦＥＴ
１のドレイン電極の接触するｎ＋ 層３４の上のｎ−
層３１の表面層内に選択的に形成されたｐ− 層３５の
表面層にｎ− 層３６を有し、またｐ− 層３５および
ｎ− 層３６の表面層内にそれぞれｎ＋ 層３７， ３
８を有する。ｐ− 層３５のｎ− 層３６とｎ＋ 層３
７にはさまれた領域上に酸化膜３９を介してゲート端子
１７に接続されるゲート電極４０が設けられており、端
子１５がｎ＋ 層３８に、端子１６がｎ＋ 層３７およ
びｐ− 層３５に接続されている。図６はＭＯＳＦＥＴ
４を概念的に示し、ｎ− 層３１の表面層内に選択的に
形成されたｐ＋ 層４１， ４２にはさまれた領域上に
酸化膜３９を介してゲート電極４３が設けられｐ＋ 領
域４１， ４２にそれぞれ端子２１， ２２が、ゲート
電極４３にゲート端子２３が接続されている。ｎ− 層
３１は端子２１， ２２と切離されているが、ｎ＋ 層
３４を介してＭＯＳＦＥＴ１のドレイン端子１２に接続
されたことになる。図７はＭＯＳＦＥＴ４の別の構造例
を概念的に示し、この場合は、ｎ− 層３１の表面層内
に選択的にｐ− 層４４， ４５が形成され、ｐ− 層
４４の表面層内にはｐ＋ 層４１とｎ＋ 層４６が，
ｐ− 層４５の表面層内にはｐ＋ 層４２とｎ＋層４７
がそれぞれ形成されている。酸化膜３９上にゲート電極
４３はｎ＋ 層４６， ４７にはさまれた領域上に設け
られている。このようなＭＯＳＦＥＴ４のしきい値は、
バイアス効果を入れて１Ｖ以下になるように設定してあ
る。ツエナダイオード， ダイオードは図３に示すよう
にシリコン基体内に形成されるが、図８に概念的に示さ
れているように基体上のＳｉＯ２ 膜３９上に積層した
多結晶シリコン層にｐ＋ 領域４８， ｎ領域４９を形
成することにより設けてもよい。このようにしてＭＯＳ
ＦＥＴ１と同じシリコン基体内に自己分離型で駆動回路
が構成できる。
【００１１】この駆動回路を用いてＭＯＳＦＥＴ１をオ
ンさせる場合は、ＭＯＳＦＥＴ２のゲート端子１７の電
位をアース電位以下に制御してオフにすれば、ＭＯＳＦ
ＥＴ１のゲート端子１３はＭＯＳＦＥＴ１をオンさせる
しきい値電圧より十分高い電位となる。こうしてＭＯＳ
ＦＥＴ１の端子１１に接続されたインダクタンス負荷に
電流を流す。ＭＯＳＦＥＴ１をオフさせる場合は、ＭＯ
ＳＦＥＴ２をオンにする。図６， 図７に示されている
ようにＭＯＳＦＥＴ１のドレイン端子１２に接続されて
いるＭＯＳＦＥＴ４の基板電位が高いため、バイアス効
果によりＭＯＳＦＥＴ４はオン状態になっているので、
Ｒ１ を通って端子１１に流れる第一の電流径路と端子
１３−端子１５−ＭＯＳＦＥＴ２−端子１６−端子２１
−ＭＯＳＦＥＴ４−端子２２−アースの第二の電流径路
が存在し、ＭＯＳＦＥＴ１のゲート端子１３の電位は急
激に低下する。ＭＯＳＦＥＴ４のしきい値は１Ｖ以下で
あるので、端子２１と端子２２の間の電圧降下がその程
度になるまで上記第二の径路の電流が流れ、端子１３お
よび端子２１の電位が低下する。端子２１の電位が端子
２２の電位より低くなるとＭＯＳＦＥＴ４はしゃ断状態
になる。端子１３の電位と共に端子２１の電位が低下し
、ツエナダイオード５１の両端２３， ２４の電位差が
ツエナ電圧を超えると、ダイオード６１， ツエナダイ
オード５１およびＲ２ を通じて電流が流れる。高いク
ランプ電圧を必要とするときには、ツエナダイオードを
複数個形成して直列に接続する。例えばツエナダイオー
ドが３直列のそれぞれツエナ電圧１０Ｖのツエナダイオ
ードからなるときは、−３０Ｖで端子２１、すなわちＭ
ＯＳＦＥＴ１のゲート端子１３の電位がクランプされる
。負荷が抵抗の場合は、インダクタンスの場合と異なり
、端子１６の電位が端子２２の電位よりＭＯＳＦＥＴ４
のしきい値程度降下するだけでとまるので、クランプ電
圧を高くするためツエナダイオードを３直列にしてもゲ
ート端子１３の電位が高い点でとまることがなく、ＭＯ
ＳＦＥＴ１のしきい値を下げることができ、制御性が良
くなり、スイッチング速度が速くなる。
ンさせる場合は、ＭＯＳＦＥＴ２のゲート端子１７の電
位をアース電位以下に制御してオフにすれば、ＭＯＳＦ
ＥＴ１のゲート端子１３はＭＯＳＦＥＴ１をオンさせる
しきい値電圧より十分高い電位となる。こうしてＭＯＳ
ＦＥＴ１の端子１１に接続されたインダクタンス負荷に
電流を流す。ＭＯＳＦＥＴ１をオフさせる場合は、ＭＯ
ＳＦＥＴ２をオンにする。図６， 図７に示されている
ようにＭＯＳＦＥＴ１のドレイン端子１２に接続されて
いるＭＯＳＦＥＴ４の基板電位が高いため、バイアス効
果によりＭＯＳＦＥＴ４はオン状態になっているので、
Ｒ１ を通って端子１１に流れる第一の電流径路と端子
１３−端子１５−ＭＯＳＦＥＴ２−端子１６−端子２１
−ＭＯＳＦＥＴ４−端子２２−アースの第二の電流径路
が存在し、ＭＯＳＦＥＴ１のゲート端子１３の電位は急
激に低下する。ＭＯＳＦＥＴ４のしきい値は１Ｖ以下で
あるので、端子２１と端子２２の間の電圧降下がその程
度になるまで上記第二の径路の電流が流れ、端子１３お
よび端子２１の電位が低下する。端子２１の電位が端子
２２の電位より低くなるとＭＯＳＦＥＴ４はしゃ断状態
になる。端子１３の電位と共に端子２１の電位が低下し
、ツエナダイオード５１の両端２３， ２４の電位差が
ツエナ電圧を超えると、ダイオード６１， ツエナダイ
オード５１およびＲ２ を通じて電流が流れる。高いク
ランプ電圧を必要とするときには、ツエナダイオードを
複数個形成して直列に接続する。例えばツエナダイオー
ドが３直列のそれぞれツエナ電圧１０Ｖのツエナダイオ
ードからなるときは、−３０Ｖで端子２１、すなわちＭ
ＯＳＦＥＴ１のゲート端子１３の電位がクランプされる
。負荷が抵抗の場合は、インダクタンスの場合と異なり
、端子１６の電位が端子２２の電位よりＭＯＳＦＥＴ４
のしきい値程度降下するだけでとまるので、クランプ電
圧を高くするためツエナダイオードを３直列にしてもゲ
ート端子１３の電位が高い点でとまることがなく、ＭＯ
ＳＦＥＴ１のしきい値を下げることができ、制御性が良
くなり、スイッチング速度が速くなる。
【００１２】図９は図１の実施例を変形した別の実施例
で、ＭＯＳＦＥＴ５のドレイン端子をＭＯＳＦＥＴ１の
ゲート端子１３に、ソース端子２５をＭＯＳＦＥＴ１の
ソース端子１１に、ゲート端子２６を抵抗Ｒ３を介して
制御回路に接続し、ゲート端子２６， ソース端子２５
内にツエナダイオード５３， ５４を逆直列に接続した
ものである。この場合は、ＭＯＳＦＥＴ１をオンさせる
にはＭＯＳＦＥＴ５をオフとし、オフさせるにはＭＯＳ
ＦＥＴ５を同時にオンさせる信号を送る。従って、この
信号はＭＯＳＦＥＴ２のゲート端子１７に加える信号を
同期させる。この結果、端子１５−端子１３−ＭＯＳＦ
ＥＴ５−端子２５−端子１１の径路を通って電流が流れ
るが、図１の抵抗Ｒ１ を通って電流が流れる場合に比
して端子１３， １２間の電位降下が減少するので、し
きい値の制御が容易になる。また、大きな面積を必要と
する抵抗Ｒ１ がなくなるので、素子面積が小さくなる
。
で、ＭＯＳＦＥＴ５のドレイン端子をＭＯＳＦＥＴ１の
ゲート端子１３に、ソース端子２５をＭＯＳＦＥＴ１の
ソース端子１１に、ゲート端子２６を抵抗Ｒ３を介して
制御回路に接続し、ゲート端子２６， ソース端子２５
内にツエナダイオード５３， ５４を逆直列に接続した
ものである。この場合は、ＭＯＳＦＥＴ１をオンさせる
にはＭＯＳＦＥＴ５をオフとし、オフさせるにはＭＯＳ
ＦＥＴ５を同時にオンさせる信号を送る。従って、この
信号はＭＯＳＦＥＴ２のゲート端子１７に加える信号を
同期させる。この結果、端子１５−端子１３−ＭＯＳＦ
ＥＴ５−端子２５−端子１１の径路を通って電流が流れ
るが、図１の抵抗Ｒ１ を通って電流が流れる場合に比
して端子１３， １２間の電位降下が減少するので、し
きい値の制御が容易になる。また、大きな面積を必要と
する抵抗Ｒ１ がなくなるので、素子面積が小さくなる
。
【００１３】図１０は本発明のさらに別の実施例を示す
。 ＭＯＳＦＥＴ１のソース端子１１にＭＯＳＦＥＴ５のソ
ース端子を、ゲート端子１３にＭＯＳＦＥＴ５のドレイ
ン端子２５を接続する。また、ＭＯＳＦＥＴ１のゲート
端子１３にドレイン端子２７が接続されるＭＯＳＦＥＴ
６は、ソースが端子２８に、ゲートが端子２９に、ソー
スと切離された基板が端子１１にそれぞれ接続される。 ＭＯＳＦＥＴ７は、ドレインが端子２７に、ソースが端
子２９に、ゲートが端子７１に、ソースと切離された基
板が端子１１にそれぞれ接続され、ＭＯＳＦＥＴ８は、
ドレインが端子２９に、ソースが端子２８に、ゲートが
端子７２に、ソースと切離された基板が端子１１にそれ
ぞれ接続される。そして、ＭＯＳＦＥＴ６のドレイン端
子２７， ソース端子２８間には逆直列接続のツエナダ
イオード５５， ５６が並列に接続されている。
。 ＭＯＳＦＥＴ１のソース端子１１にＭＯＳＦＥＴ５のソ
ース端子を、ゲート端子１３にＭＯＳＦＥＴ５のドレイ
ン端子２５を接続する。また、ＭＯＳＦＥＴ１のゲート
端子１３にドレイン端子２７が接続されるＭＯＳＦＥＴ
６は、ソースが端子２８に、ゲートが端子２９に、ソー
スと切離された基板が端子１１にそれぞれ接続される。 ＭＯＳＦＥＴ７は、ドレインが端子２７に、ソースが端
子２９に、ゲートが端子７１に、ソースと切離された基
板が端子１１にそれぞれ接続され、ＭＯＳＦＥＴ８は、
ドレインが端子２９に、ソースが端子２８に、ゲートが
端子７２に、ソースと切離された基板が端子１１にそれ
ぞれ接続される。そして、ＭＯＳＦＥＴ６のドレイン端
子２７， ソース端子２８間には逆直列接続のツエナダ
イオード５５， ５６が並列に接続されている。
【００１４】図１０の駆動回路を用いてＭＯＳＦＥＴ１
をオンさせる場合は、制御回路１４により端子２８の電
位を高にし、トランスファＭＯＳＦＥＴ８をオン、トラ
ンスファＭＯＳＦＥＴ７およびＭＯＳＦＥＴ５をオフに
する。 従って端子２９の電位が高となり、トランスファＭＯＳ
ＦＥＴ６が導通し、端子１３の電位が高となるのでＭＯ
ＳＦＥＴ１はオンとなり、端子１１に接続されるインダ
クタンス負荷を駆動する。ＭＯＳＦＥＴ１をオフにする
には、制御回路１４により端子２８の電位を低、すなわ
ち接地モードとし、ＭＯＳＦＥＴ８をオフ、ＭＯＳＦＥ
Ｔ７およびＭＯＳＦＥＴ５をオンとする。端子１３の電
荷は、ＭＯＳＦＥＴ５を通って誘導負荷へ流れ、またＭ
ＯＳＦＥＴ７がオンであるから、端子２９および端子２
７は端子２８に比して高電位であり、ＭＯＳＦＥＴ６が
オンになって電流は端子１３−端子２７−ＭＯＳＦＥＴ
６−端子２８の径路を通ってアースへ流れる。端子１３
の電位が端子２８の電位、すなわちアース電位より低く
なると、ＭＯＳＦＥＴ６はしゃ断状態になり、ゲート端
子１３の電位は下がりつづけ、ツエナダイオード５６の
両端の電位差がそのツエナ電圧より低くなるとツエナダ
イオード５５， ５６を経由して電流が流れるため端子
１３の電位はクランプされる。ツエナダイオード５６の
クランプ電圧は、複数個のツエナダイオードを直列接続
することにより、３０〜５０Ｖにすることができる。端
子１１に接続される負荷が抵抗の場合も、端子１３の電
位はＭＯＳＦＥＴ６のしきい値程度まで下がることは前
記の実施例の場合と同様である。なお、ＭＯＳＦＥＴ８
を抵抗におきかえても同様の効果が得られ、ツエナダイ
オード５５を通常のダイオードにおきかえてもよい。
をオンさせる場合は、制御回路１４により端子２８の電
位を高にし、トランスファＭＯＳＦＥＴ８をオン、トラ
ンスファＭＯＳＦＥＴ７およびＭＯＳＦＥＴ５をオフに
する。 従って端子２９の電位が高となり、トランスファＭＯＳ
ＦＥＴ６が導通し、端子１３の電位が高となるのでＭＯ
ＳＦＥＴ１はオンとなり、端子１１に接続されるインダ
クタンス負荷を駆動する。ＭＯＳＦＥＴ１をオフにする
には、制御回路１４により端子２８の電位を低、すなわ
ち接地モードとし、ＭＯＳＦＥＴ８をオフ、ＭＯＳＦＥ
Ｔ７およびＭＯＳＦＥＴ５をオンとする。端子１３の電
荷は、ＭＯＳＦＥＴ５を通って誘導負荷へ流れ、またＭ
ＯＳＦＥＴ７がオンであるから、端子２９および端子２
７は端子２８に比して高電位であり、ＭＯＳＦＥＴ６が
オンになって電流は端子１３−端子２７−ＭＯＳＦＥＴ
６−端子２８の径路を通ってアースへ流れる。端子１３
の電位が端子２８の電位、すなわちアース電位より低く
なると、ＭＯＳＦＥＴ６はしゃ断状態になり、ゲート端
子１３の電位は下がりつづけ、ツエナダイオード５６の
両端の電位差がそのツエナ電圧より低くなるとツエナダ
イオード５５， ５６を経由して電流が流れるため端子
１３の電位はクランプされる。ツエナダイオード５６の
クランプ電圧は、複数個のツエナダイオードを直列接続
することにより、３０〜５０Ｖにすることができる。端
子１１に接続される負荷が抵抗の場合も、端子１３の電
位はＭＯＳＦＥＴ６のしきい値程度まで下がることは前
記の実施例の場合と同様である。なお、ＭＯＳＦＥＴ８
を抵抗におきかえても同様の効果が得られ、ツエナダイ
オード５５を通常のダイオードにおきかえてもよい。
【００１５】以上の実施例は、ＭＯＳ型半導体素子とし
てＭＯＳＦＥＴ１を用いたが、ＭＯＳＦＥＴ１の代わり
にＩＧＢＴを駆動する場合にも適用できる。また各素子
の導電型を変えることにより、すなわちｎ型をｐ型にし
、ｐ型をｎ型にすることにより、また電位の極性の正負
を反転させることにより、ｐチャネル素子の場合も同様
に適用できる。
てＭＯＳＦＥＴ１を用いたが、ＭＯＳＦＥＴ１の代わり
にＩＧＢＴを駆動する場合にも適用できる。また各素子
の導電型を変えることにより、すなわちｎ型をｐ型にし
、ｐ型をｎ型にすることにより、また電位の極性の正負
を反転させることにより、ｐチャネル素子の場合も同様
に適用できる。
【００１６】
【発明の効果】本発明によれば、インダクタンス負荷の
際のオフ時のゲート電位の変化をクランプするのにＭＯ
ＳＦＥＴに並列接続されたツエナダイオードを用いるこ
とにより、例えばツエナダイオードを直列接続してクラ
ンプ電圧を深くしても抵抗負荷の際のオフ時のゲート電
位を小さい値にすることのできる駆動回路を構成でき、
ＭＯＳＦＥＴあるいはＩＧＢＴの高速化を図ることがで
きる。
際のオフ時のゲート電位の変化をクランプするのにＭＯ
ＳＦＥＴに並列接続されたツエナダイオードを用いるこ
とにより、例えばツエナダイオードを直列接続してクラ
ンプ電圧を深くしても抵抗負荷の際のオフ時のゲート電
位を小さい値にすることのできる駆動回路を構成でき、
ＭＯＳＦＥＴあるいはＩＧＢＴの高速化を図ることがで
きる。
【図１】本発明の一実施例のＭＯＳＦＥＴ駆動回路図
【
図２】従来のＭＯＳＦＥＴ駆動回路図
図２】従来のＭＯＳＦＥＴ駆動回路図
【図３】ツエナダ
イオード内蔵のＭＯＳＦＥＴ基体の断面図
イオード内蔵のＭＯＳＦＥＴ基体の断面図
【図４】内蔵ツエナダイオードのツエナ電圧とサージ耐
量との関係線図
量との関係線図
【図５】制御用ＭＯＳＦＥＴ内蔵のＭＯＳＦＥＴ基体の
断面図
断面図
【図６】電流ひきぬき用ＭＯＳＦＥＴ内蔵のＭＯＳＦＥ
Ｔ基体の断面図
Ｔ基体の断面図
【図７】電流ひきぬき用ＭＯＳＦＥＴの内蔵のＭＯＳＦ
ＥＴ基体の別の例の断面図
ＥＴ基体の別の例の断面図
【図８】表面上にツエナダイオードを形成したＭＯＳＦ
ＥＴ基体の断面図
ＥＴ基体の断面図
【図９】本発明の別の実施例のＭＯＳＦＥＴ駆動回路図
【図１０】本発明のさらに別の実施例のＭＯＳＦＥＴ駆
動回路図
動回路図
１ 被駆動ＭＯＳＦＥＴ
２ 制御ＭＯＳＦＥＴ
４ 電流ひきぬきＭＯＳＦＥＴ
６ 電流ひきぬきトランスファＭＯＳＦＥＴ１４
制御回路
制御回路
Claims (5)
- 【請求項１】駆動されるＭＯＳ型半導体素子のゲートに
制御回路を介してＭＯＳＦＥＴのドレインを接続し、そ
のＭＯＳＦＥＴのゲート，ドレイン間に逆直列のツエナ
ダイオードおよびダイオードを接続し、ゲート，ソース
間に抵抗を接続してなることを特徴とするＭＯＳ型半導
体素子駆動回路。 - 【請求項２】駆動されるＭＯＳ型半導体素子のゲートと
負荷の接続される端子との間に抵抗が接続された請求項
１記載のＭＯＳ型半導体素子駆動回路。 - 【請求項３】駆動されるＭＯＳ型半導体素子のゲートと
負荷の接続される端子との間にスイッチング素子が接続
された請求項１記載のＭＯＳ型半導体素子駆動回路。 - 【請求項４】ＭＯＳ型半導体素子のゲートと制御回路に
トランスファＭＯＳＦＥＴを接続し、そのトランスファ
ＭＯＳＦＥＴのソース，ドレインに逆直列のツエナダイ
オードおよびダイオードを接続し、ソース，ゲート間お
よびゲート、ドレイン間にそれぞれトランスファＭＯＳ
ＦＥＴを接続し、駆動されるＭＯＳＦＥＴのゲートと負
荷の接続される端子との間にスイッチング素子を接続し
てなることを特徴とするＭＯＳ型半導体素子駆動回路。 - 【請求項５】ＭＯＳ型半導体素子のゲートと制御回路に
トランスファＭＯＳＦＥＴを接続し、そのトランスファ
ＭＯＳＦＥＴのソース，ドレインに逆直列のツエナダイ
オードおよびダイオードを接続し、ソース，ゲート間に
抵抗を、ゲート、ドレイン間にトランスファＭＯＳＦＥ
Ｔをそれぞれ接続し、駆動されるＭＯＳＦＥＴのゲート
と負荷の接続される端子との間にスイッチング素子を接
続してなることを特徴とするＭＯＳ型半導体素子駆動回
路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3139314A JPH04364784A (ja) | 1991-06-12 | 1991-06-12 | Ｍｏｓ型半導体素子駆動回路 |
| EP92107739A EP0520168A2 (en) | 1991-06-12 | 1992-05-07 | MOS-type semiconductor device drive circuit |
| US07/896,583 US5276370A (en) | 1991-06-12 | 1992-06-10 | MOS-type semiconductor device drive circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3139314A JPH04364784A (ja) | 1991-06-12 | 1991-06-12 | Ｍｏｓ型半導体素子駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04364784A true JPH04364784A (ja) | 1992-12-17 |
Family
ID=15242423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3139314A Pending JPH04364784A (ja) | 1991-06-12 | 1991-06-12 | Ｍｏｓ型半導体素子駆動回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5276370A (ja) |
| EP (1) | EP0520168A2 (ja) |
| JP (1) | JPH04364784A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6246092B1 (en) | 1997-03-17 | 2001-06-12 | Fuji Electric Co., Ltd. | High breakdown voltage MOS semiconductor apparatus |
| US8884682B2 (en) | 2011-04-04 | 2014-11-11 | Renesas Electronics Corporation | Power semiconductor device |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5748021A (en) * | 1996-11-21 | 1998-05-05 | Cypress Semiconductor Corporation | Sense amplifier design with dynamic recovery |
| KR100275758B1 (ko) * | 1998-12-17 | 2001-02-01 | 김덕중 | 제너 다이오드를 내장한 수평형 모스 게이트형 반도체 소자 및그 제조 방법 |
| US6894567B2 (en) * | 2001-12-04 | 2005-05-17 | Koninklijke Philips Electronics N.V. | ESD protection circuit for use in RF CMOS IC design |
| US7852125B2 (en) * | 2006-05-29 | 2010-12-14 | Koninklijke Philips Electronics N.V. | Switching circuit arrangement |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4492883A (en) * | 1982-06-21 | 1985-01-08 | Eaton Corporation | Unpowered fast gate turn-off FET |
| US4728826A (en) * | 1986-03-19 | 1988-03-01 | Siemens Aktiengesellschaft | MOSFET switch with inductive load |
| US4748351A (en) * | 1986-08-26 | 1988-05-31 | American Telephone And Telegraph Company, At&T Bell Laboratories | Power MOSFET gate driver circuit |
| FR2630276B1 (fr) * | 1988-04-14 | 1992-07-03 | Bendix Electronics Sa | Circuit de commande d'une charge inductive |
| IT1226557B (it) * | 1988-07-29 | 1991-01-24 | Sgs Thomson Microelectronics | Circuito di controllo della tensione di bloccaggio di un carico induttivo pilotato con un dispositivo di potenza in configurazione "high side driver" |
| JPH0263213A (ja) * | 1988-08-29 | 1990-03-02 | Hitachi Ltd | パワースイッチ回路 |
| JP2762581B2 (ja) * | 1989-07-05 | 1998-06-04 | 日本電気株式会社 | 縦型絶縁ゲート電界効果トランジスタ |
| US5001373A (en) * | 1990-01-09 | 1991-03-19 | Ford Motor Company | Active clamp circuit with immunity to zener diode microplasmic noise |
| US5153453A (en) * | 1991-08-16 | 1992-10-06 | International Business Machines Corp. | High voltage majority carrier rectifier |
-
1991
- 1991-06-12 JP JP3139314A patent/JPH04364784A/ja active Pending
-
1992
- 1992-05-07 EP EP92107739A patent/EP0520168A2/en not_active Withdrawn
- 1992-06-10 US US07/896,583 patent/US5276370A/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6246092B1 (en) | 1997-03-17 | 2001-06-12 | Fuji Electric Co., Ltd. | High breakdown voltage MOS semiconductor apparatus |
| US6548865B2 (en) | 1997-03-17 | 2003-04-15 | Fuji Electric Co., Ltd. | High breakdown voltage MOS type semiconductor apparatus |
| US8884682B2 (en) | 2011-04-04 | 2014-11-11 | Renesas Electronics Corporation | Power semiconductor device |
| US9503073B2 (en) | 2011-04-04 | 2016-11-22 | Renesas Electronics Corporation | Power semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0520168A3 (ja) | 1995-05-17 |
| EP0520168A2 (en) | 1992-12-30 |
| US5276370A (en) | 1994-01-04 |
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