JPH0883909A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0883909A JPH0883909A JP6216226A JP21622694A JPH0883909A JP H0883909 A JPH0883909 A JP H0883909A JP 6216226 A JP6216226 A JP 6216226A JP 21622694 A JP21622694 A JP 21622694A JP H0883909 A JPH0883909 A JP H0883909A
- Authority
- JP
- Japan
- Prior art keywords
- ground terminal
- integrated circuit
- semiconductor integrated
- terminal
- control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
- H02H7/00—Emergency protective circuit arrangements specially adapted for specific types of electric machines or apparatus or for sectionalised protection of cable or line systems, and effecting automatic switching in the event of an undesired change from normal working conditions
- H02H7/08—Emergency protective circuit arrangements specially adapted for specific types of electric machines or apparatus or for sectionalised protection of cable or line systems, and effecting automatic switching in the event of an undesired change from normal working conditions for dynamo-electric motors
- H02H7/085—Emergency protective circuit arrangements specially adapted for specific types of electric machines or apparatus or for sectionalised protection of cable or line systems, and effecting automatic switching in the event of an undesired change from normal working conditions for dynamo-electric motors against excessive load
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
- H02H5/00—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal non-electric working conditions with or without subsequent reconnection
- H02H5/10—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal non-electric working conditions with or without subsequent reconnection responsive to mechanical injury, e.g. rupture of line, breakage of earth connection
- H02H5/105—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal non-electric working conditions with or without subsequent reconnection responsive to mechanical injury, e.g. rupture of line, breakage of earth connection responsive to deterioration or interruption of earth connection
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
- H02P7/00—Arrangements for regulating or controlling the speed or torque of electric DC motors
- H02P7/03—Arrangements for regulating or controlling the speed or torque of electric DC motors for controlling the direction of rotation of DC motors
- H02P7/04—Arrangements for regulating or controlling the speed or torque of electric DC motors for controlling the direction of rotation of DC motors by means of a H-bridge circuit
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】 接地端子がオープンになっても外部回路の電
圧駆動型電力制御素子に貫通電流を流すことなく、その
破壊を防ぐ半導体集積回路を得る。 【構成】 パワーＭＯＳＦＥＴＱ１〜Ｑ４の駆動電源Ｖ
CCに接続される電源端子Ｐ、パワーＭＯＳＦＥＴＱ１〜
Ｑ４の制御端子に接続されて駆動制御信号を出力する制
御出力端子Ｇ１〜Ｇ４、及び接地端子を有し、パワーＭ
ＯＳＦＥＴＱ１〜Ｑ４を駆動制御する半導体集積回路に
おいて、接地端子を少なくとも２つに分け（ＧＮＤ１、
ＧＮＤ２）外部で接続すると共に、第１のＮＰＮトラン
ジスタ１３ａと第１のＮＰＮトランジスタ１３ｂとでな
り、一方の接地端子と他方の接地端子との間で消費電流
が流れるのを検出し、かつ接地端子の電位をパワーＭＯ
ＳＦＥＴＱ１〜Ｑ４の駆動制御電位以下にクランプする
消費電流検出部１３を備えた。
圧駆動型電力制御素子に貫通電流を流すことなく、その
破壊を防ぐ半導体集積回路を得る。 【構成】 パワーＭＯＳＦＥＴＱ１〜Ｑ４の駆動電源Ｖ
CCに接続される電源端子Ｐ、パワーＭＯＳＦＥＴＱ１〜
Ｑ４の制御端子に接続されて駆動制御信号を出力する制
御出力端子Ｇ１〜Ｇ４、及び接地端子を有し、パワーＭ
ＯＳＦＥＴＱ１〜Ｑ４を駆動制御する半導体集積回路に
おいて、接地端子を少なくとも２つに分け（ＧＮＤ１、
ＧＮＤ２）外部で接続すると共に、第１のＮＰＮトラン
ジスタ１３ａと第１のＮＰＮトランジスタ１３ｂとでな
り、一方の接地端子と他方の接地端子との間で消費電流
が流れるのを検出し、かつ接地端子の電位をパワーＭＯ
ＳＦＥＴＱ１〜Ｑ４の駆動制御電位以下にクランプする
消費電流検出部１３を備えた。
Description
【０００１】
【産業上の利用分野】この発明は、電圧駆動型電力制御
素子であるパワーＭＯＳＦＥＴやＩＧＢＴ（Insulated
Gate Bipolar Transistor)を駆動する半導体集積回路に
関するもので、特に、接地端子がオープンになった時に
上記電圧駆動型電力制御素子が破壊するのを防ぐための
半導体集積回路に関するものである。
素子であるパワーＭＯＳＦＥＴやＩＧＢＴ（Insulated
Gate Bipolar Transistor)を駆動する半導体集積回路に
関するもので、特に、接地端子がオープンになった時に
上記電圧駆動型電力制御素子が破壊するのを防ぐための
半導体集積回路に関するものである。
【０００２】
【従来の技術】図６は周辺回路を含んだ従来の半導体集
積回路の一例を示す回路図である。図６において、Ｑ１
〜Ｑ４はモータＭを可逆運転制御するためのＨブリッジ
を構成する電圧駆動型電力制御素子としてのパワーＭＯ
ＳＦＥＴ、Ｔ１とＴ２、Ｄ１及びＩ１はパワーＭＯＳＦ
ＥＴＱ１を駆動（以下プリドライブと称す）するトラン
ジスタ、ダイオード及び電流源で、プリドライバブロッ
ク１を構成する。また、上記Ｈブリッジを構成する他の
パワーＭＯＳＦＥＴＱ２〜Ｑ４にも、上記プリドライバ
ーブロック１と同様な構成でなるプリドライバブロック
２〜４が備えられ、高電源側（ハイサイド）のパワーＭ
ＯＳＦＥＴＱ１とＱ２には昇圧電源ＶCP（ＶCP≒２
ＶCC）が供給されると共に、低電源側（ローサイド）の
パワーＭＯＳＦＥＴＱ３とＱ４には電源ＶCCが供給され
る。
積回路の一例を示す回路図である。図６において、Ｑ１
〜Ｑ４はモータＭを可逆運転制御するためのＨブリッジ
を構成する電圧駆動型電力制御素子としてのパワーＭＯ
ＳＦＥＴ、Ｔ１とＴ２、Ｄ１及びＩ１はパワーＭＯＳＦ
ＥＴＱ１を駆動（以下プリドライブと称す）するトラン
ジスタ、ダイオード及び電流源で、プリドライバブロッ
ク１を構成する。また、上記Ｈブリッジを構成する他の
パワーＭＯＳＦＥＴＱ２〜Ｑ４にも、上記プリドライバ
ーブロック１と同様な構成でなるプリドライバブロック
２〜４が備えられ、高電源側（ハイサイド）のパワーＭ
ＯＳＦＥＴＱ１とＱ２には昇圧電源ＶCP（ＶCP≒２
ＶCC）が供給されると共に、低電源側（ローサイド）の
パワーＭＯＳＦＥＴＱ３とＱ４には電源ＶCCが供給され
る。
【０００３】また、Ｒ１〜Ｒ４は抵抗で、図中、一点鎖
線より左側が半導体集積回路の一部であるプリドライバ
部、右側が外部回路、Ｇ１〜Ｇ４は上記パワーＭＯＳＦ
ＥＴＱ１〜Ｑ４の制御端子に接続されて駆動制御信号を
出力する半導体集積回路の制御出力端子、ＰはパワーＭ
ＯＳＦＥＴＱ１〜Ｑ４の駆動電源ＶCCに接続された半導
体集積回路の電源端子、ＧＮＤは半導体集積回路の接地
端子、ＰＧＮＤは外部回路の接地端子である。なお、以
下、外部回路としてパワーＭＯＳＦＥＴの構成をＨブリ
ッジで説明するが、ハーフブリッジや三相フルブリッジ
でも同様であることは言うまでもない。
線より左側が半導体集積回路の一部であるプリドライバ
部、右側が外部回路、Ｇ１〜Ｇ４は上記パワーＭＯＳＦ
ＥＴＱ１〜Ｑ４の制御端子に接続されて駆動制御信号を
出力する半導体集積回路の制御出力端子、ＰはパワーＭ
ＯＳＦＥＴＱ１〜Ｑ４の駆動電源ＶCCに接続された半導
体集積回路の電源端子、ＧＮＤは半導体集積回路の接地
端子、ＰＧＮＤは外部回路の接地端子である。なお、以
下、外部回路としてパワーＭＯＳＦＥＴの構成をＨブリ
ッジで説明するが、ハーフブリッジや三相フルブリッジ
でも同様であることは言うまでもない。
【０００４】上記構成に係る半導体集積回路により例え
ば自動車の電動パワーステアリングに使われるモータＭ
を制御するのに適用した場合は、半導体集積回路の制御
出力端子Ｇ１〜Ｇ４への出力を制御することにより、例
えば外部回路のパワーＭＯＳＦＥＴＱ１とＱ４をオン、
パワーＭＯＳＦＥＴＱ２とＱ３をオフ制御してモータＭ
を正転運転制御し、パワーＭＯＳＦＥＴＱ２とＱ３をオ
ン、パワーＭＯＳＦＥＴＱ１とＱ４をオフ制御してモー
タＭを反転運転制御し、パワーＭＯＳＦＥＴＱ３とＱ４
をオン、パワーＭＯＳＦＥＴＱ１とＱ２をオフ制御して
モータＭでなる負荷両端を短絡させて例えばコイルに蓄
積エネルギーを消費させるようにして電磁ブレーキをか
け、さらに、全てのパワーＭＯＳＦＥＴＱ１〜Ｑ４をオ
フ制御してモータＭを停止制御することができる。
ば自動車の電動パワーステアリングに使われるモータＭ
を制御するのに適用した場合は、半導体集積回路の制御
出力端子Ｇ１〜Ｇ４への出力を制御することにより、例
えば外部回路のパワーＭＯＳＦＥＴＱ１とＱ４をオン、
パワーＭＯＳＦＥＴＱ２とＱ３をオフ制御してモータＭ
を正転運転制御し、パワーＭＯＳＦＥＴＱ２とＱ３をオ
ン、パワーＭＯＳＦＥＴＱ１とＱ４をオフ制御してモー
タＭを反転運転制御し、パワーＭＯＳＦＥＴＱ３とＱ４
をオン、パワーＭＯＳＦＥＴＱ１とＱ２をオフ制御して
モータＭでなる負荷両端を短絡させて例えばコイルに蓄
積エネルギーを消費させるようにして電磁ブレーキをか
け、さらに、全てのパワーＭＯＳＦＥＴＱ１〜Ｑ４をオ
フ制御してモータＭを停止制御することができる。
【０００５】
【発明が解決しようとする課題】ところで、半導体集積
回路は一般にプリント基板などに実装されるが、自動車
用といった信頼度の高い用途では、ＦＭＥＡ（Failure
Mode Effect analysis)としてよく半導体集積回路の各
端子ピンがオープンになった場合、システムとしてどの
ような現象が起こるかを評価することがあるが、図６に
示す半導体集積回路では、接地端子ＧＮＤのピンをオー
プンにすると、パワーＭＯＳＦＥＴＱ１〜Ｑ４がすべて
オンし、電源ＶCCからの貫通電流が例えばＶCC→Ｑ１→
Ｑ３→ＰＧＮＤの経路で流れ、パワーＭＯＳＦＥＴＱ１
〜Ｑ４が破壊するという現象が起こる。
回路は一般にプリント基板などに実装されるが、自動車
用といった信頼度の高い用途では、ＦＭＥＡ（Failure
Mode Effect analysis)としてよく半導体集積回路の各
端子ピンがオープンになった場合、システムとしてどの
ような現象が起こるかを評価することがあるが、図６に
示す半導体集積回路では、接地端子ＧＮＤのピンをオー
プンにすると、パワーＭＯＳＦＥＴＱ１〜Ｑ４がすべて
オンし、電源ＶCCからの貫通電流が例えばＶCC→Ｑ１→
Ｑ３→ＰＧＮＤの経路で流れ、パワーＭＯＳＦＥＴＱ１
〜Ｑ４が破壊するという現象が起こる。
【０００６】また、システムとして、ユニットのコネク
タ部などで接地端子ＧＮＤ及び接地端子ＰＧＮＤのピン
が共にオープンになるならば、上記貫通電流は流れない
が、半導体集積回路の接地端子ＧＮＤのピンのみが半田
付け不良などでオープンになると、パワーＭＯＳＦＥＴ
Ｑ１〜Ｑ４が破壊し、最悪な時には火災にも至り得るこ
とになる。
タ部などで接地端子ＧＮＤ及び接地端子ＰＧＮＤのピン
が共にオープンになるならば、上記貫通電流は流れない
が、半導体集積回路の接地端子ＧＮＤのピンのみが半田
付け不良などでオープンになると、パワーＭＯＳＦＥＴ
Ｑ１〜Ｑ４が破壊し、最悪な時には火災にも至り得るこ
とになる。
【０００７】ここで、半導体集積回路の接地端子ＧＮＤ
のピンがオープンになった際、パワーＭＯＳＦＥＴＱ１
〜Ｑ４がすべてオンするメカニズムとしては以下のこと
が推察できる。例えばバイポーラ集積回路の場合、ＮＰ
Ｎトランジスタは、図７に示す構造をしており、コレク
タ（Ｃ）−Ｐサブストレート間に寄生ダイオードＤSUB
が存在する（Ｐサブストレートは、通常、接地端子ＧＮ
Ｄにショートする）。
のピンがオープンになった際、パワーＭＯＳＦＥＴＱ１
〜Ｑ４がすべてオンするメカニズムとしては以下のこと
が推察できる。例えばバイポーラ集積回路の場合、ＮＰ
Ｎトランジスタは、図７に示す構造をしており、コレク
タ（Ｃ）−Ｐサブストレート間に寄生ダイオードＤSUB
が存在する（Ｐサブストレートは、通常、接地端子ＧＮ
Ｄにショートする）。
【０００８】このため、図６に示すダイオードＤ１とし
て、図７に示すＮＰＮトランジスタのコレクタ（Ｃ）ー
ベース（Ｂ）をショートしてダイオードとしていると、
図８に示す如く等価回路となり、図６に示す接地端子Ｇ
ＮＤのオープン時、半導体集積回路の消費電流（以下Ｉ
CCと称す）が、例えば、接地端子ＧＮＤ→寄生ダイオー
ドＤSUB →制御出力端子Ｇ１→抵抗Ｒ１→パワーＭＯＳ
ＦＥＴＱ１の経路で、パワーＭＯＳＦＥＴＱ１のゲート
に電流が流れることになり、パワーＭＯＳＦＥＴＱ１が
オンする。同様に、パワーＭＯＳＦＥＴＱ２〜Ｑ４もオ
ンする。なお、この時の接地端子ＧＮＤの電位は電源Ｖ
CC近くまで上昇する。
て、図７に示すＮＰＮトランジスタのコレクタ（Ｃ）ー
ベース（Ｂ）をショートしてダイオードとしていると、
図８に示す如く等価回路となり、図６に示す接地端子Ｇ
ＮＤのオープン時、半導体集積回路の消費電流（以下Ｉ
CCと称す）が、例えば、接地端子ＧＮＤ→寄生ダイオー
ドＤSUB →制御出力端子Ｇ１→抵抗Ｒ１→パワーＭＯＳ
ＦＥＴＱ１の経路で、パワーＭＯＳＦＥＴＱ１のゲート
に電流が流れることになり、パワーＭＯＳＦＥＴＱ１が
オンする。同様に、パワーＭＯＳＦＥＴＱ２〜Ｑ４もオ
ンする。なお、この時の接地端子ＧＮＤの電位は電源Ｖ
CC近くまで上昇する。
【０００９】また、図９に示すように、図６に示すダイ
オードＤ１をＰＮＰトランジスタで構成し、制御出力端
子Ｇ１に寄生ダイオードＤSUB が接続されないようにし
ても、図６に示すトランジスタＴ２のコレクタにある寄
生ダイオードが存在するため、接地端子ＧＮＤ→トラン
ジスタＴ２の寄生ダイオード→トランジスタＴ１のベー
ス→トランジスタＴ１のエミッタ→制御出力端子Ｇ１→
抵抗Ｒ１→パワーＭＯＳＦＥＴＱ１へと消費電流ＩCCが
流れる経路が残り、パワーＭＯＳＦＥＴＱ１〜Ｑ４がオ
ンしてしまう。
オードＤ１をＰＮＰトランジスタで構成し、制御出力端
子Ｇ１に寄生ダイオードＤSUB が接続されないようにし
ても、図６に示すトランジスタＴ２のコレクタにある寄
生ダイオードが存在するため、接地端子ＧＮＤ→トラン
ジスタＴ２の寄生ダイオード→トランジスタＴ１のベー
ス→トランジスタＴ１のエミッタ→制御出力端子Ｇ１→
抵抗Ｒ１→パワーＭＯＳＦＥＴＱ１へと消費電流ＩCCが
流れる経路が残り、パワーＭＯＳＦＥＴＱ１〜Ｑ４がオ
ンしてしまう。
【００１０】この発明は上述した点に鑑みてなされたも
ので、接地端子がオープンになっても、外部回路の電圧
駆動型電力制御素子に貫通電流を流すことなく、また、
その破壊を防ぐことができる半導体集積回路を得ること
を目的とするものである。
ので、接地端子がオープンになっても、外部回路の電圧
駆動型電力制御素子に貫通電流を流すことなく、また、
その破壊を防ぐことができる半導体集積回路を得ること
を目的とするものである。
【００１１】
【課題を解決するための手段】この発明に係る半導体集
積回路は、電圧駆動型電力制御素子の駆動電源に接続さ
れる電源端子、上記電圧駆動型電力制御素子の制御端子
に接続されて駆動制御信号を出力する制御出力端子、及
び接地端子を有し、上記電圧駆動型電力制御素子を駆動
制御する半導体集積回路において、接地端子を少なくと
も２つに分け外部で接続すると共に、一方の接地端子と
他方の接地端子との間で消費電流が流れるのを検出し、
かつ上記接地端子ピンの電位を上記電圧駆動型電力制御
素子の駆動制御電位以下にクランプする消費電流検出部
を備えたことを特徴とするものである。
積回路は、電圧駆動型電力制御素子の駆動電源に接続さ
れる電源端子、上記電圧駆動型電力制御素子の制御端子
に接続されて駆動制御信号を出力する制御出力端子、及
び接地端子を有し、上記電圧駆動型電力制御素子を駆動
制御する半導体集積回路において、接地端子を少なくと
も２つに分け外部で接続すると共に、一方の接地端子と
他方の接地端子との間で消費電流が流れるのを検出し、
かつ上記接地端子ピンの電位を上記電圧駆動型電力制御
素子の駆動制御電位以下にクランプする消費電流検出部
を備えたことを特徴とするものである。
【００１２】また、上記消費電流検出部は、一方の接地
端子にベースが接続されると共に他方の接地端子にエミ
ッタが接続された第１のＮＰＮトランジスタと、上記他
方の接地端子にベースが接続されると共に上記一方の接
地端子にエミッタが接続された第２のＮＰＮトランジス
タとでなり、上記第１と第２のＮＰＮトランジスタのコ
レクタ信号を検出信号とすることを特徴とするものであ
る。
端子にベースが接続されると共に他方の接地端子にエミ
ッタが接続された第１のＮＰＮトランジスタと、上記他
方の接地端子にベースが接続されると共に上記一方の接
地端子にエミッタが接続された第２のＮＰＮトランジス
タとでなり、上記第１と第２のＮＰＮトランジスタのコ
レクタ信号を検出信号とすることを特徴とするものであ
る。
【００１３】また、上記消費電流検出部は、一方の接地
端子にアノードが接続されると共に他方の接地端子にカ
ソードが接続された第１のダイオードと、上記他方の接
地端子にアノードが接続されると共に上記一方の接地端
子にカソードが接続された第２のダイオードと、上記第
１のダイオードの順方向電圧と基準電圧とを比較する第
１の比較器と、上記第２のダイオードの順方向電圧と基
準電圧とを比較する第２の比較器とでなり、上記第１と
第２の比較器の比較出力を検出信号とすることを特徴と
するものである。
端子にアノードが接続されると共に他方の接地端子にカ
ソードが接続された第１のダイオードと、上記他方の接
地端子にアノードが接続されると共に上記一方の接地端
子にカソードが接続された第２のダイオードと、上記第
１のダイオードの順方向電圧と基準電圧とを比較する第
１の比較器と、上記第２のダイオードの順方向電圧と基
準電圧とを比較する第２の比較器とでなり、上記第１と
第２の比較器の比較出力を検出信号とすることを特徴と
するものである。
【００１４】また、上記消費電流検出部による検出信号
に基づいて上記第１または第２の接地端子のいずれかが
オープンしているという異常状態を外部へ伝達する制御
ロジック部を備えたことを特徴とするものである。
に基づいて上記第１または第２の接地端子のいずれかが
オープンしているという異常状態を外部へ伝達する制御
ロジック部を備えたことを特徴とするものである。
【００１５】さらに、上記制御ロジック部は、上記消費
電流検出部による検出信号に基づいて上記駆動制御信号
をオフ制御することを特徴とするものである。
電流検出部による検出信号に基づいて上記駆動制御信号
をオフ制御することを特徴とするものである。
【００１６】
【作用】この発明に係る半導体集積回路においては、接
地端子を少なくとも２つに分け外部で接続すると共に、
一方の接地端子と他方の接地端子との間で消費電流が流
れるのを検出し、かつ上記接地端子の電位を外部回路の
電圧駆動型電力制御素子の駆動制御電位以下にクランプ
する消費電流検出部を備えることにより、接地端子がオ
ープンになっても、外部回路の電圧駆動型電力制御素子
に貫通電流を流すことなく、また、その破壊を防ぐ。
地端子を少なくとも２つに分け外部で接続すると共に、
一方の接地端子と他方の接地端子との間で消費電流が流
れるのを検出し、かつ上記接地端子の電位を外部回路の
電圧駆動型電力制御素子の駆動制御電位以下にクランプ
する消費電流検出部を備えることにより、接地端子がオ
ープンになっても、外部回路の電圧駆動型電力制御素子
に貫通電流を流すことなく、また、その破壊を防ぐ。
【００１７】また、上記消費電流検出部を、一方の接地
端子にベースが接続されると共に他方の接地端子にエミ
ッタが接続された第１のＮＰＮトランジスタと、上記他
方の接地端子にベースが接続されると共に上記一方の接
地端子にエミッタが接続された第２のＮＰＮトランジス
タとで構成し、上記第１と第２のＮＰＮトランジスタの
コレクタ信号を検出信号とすることにより、トランジス
タ２石の追加のみによって、素子数の増加による大幅な
チップサイズのアップもなく、接地端子ピンがオープン
になっても、外部回路の電圧駆動型電力制御素子に貫通
電流を流すことなく、また、その破壊を防ぐことができ
る半導体集積回路が得られる。
端子にベースが接続されると共に他方の接地端子にエミ
ッタが接続された第１のＮＰＮトランジスタと、上記他
方の接地端子にベースが接続されると共に上記一方の接
地端子にエミッタが接続された第２のＮＰＮトランジス
タとで構成し、上記第１と第２のＮＰＮトランジスタの
コレクタ信号を検出信号とすることにより、トランジス
タ２石の追加のみによって、素子数の増加による大幅な
チップサイズのアップもなく、接地端子ピンがオープン
になっても、外部回路の電圧駆動型電力制御素子に貫通
電流を流すことなく、また、その破壊を防ぐことができ
る半導体集積回路が得られる。
【００１８】また、上記消費電流検出部を、一方の接地
端子にアノードが接続されると共に他方の接地端子にカ
ソードが接続された第１のダイオードと、上記他方の接
地端子にアノードが接続されると共に上記一方の接地端
子にカソードが接続された第２のダイオードと、上記第
１のダイオードの順方向電圧と基準電圧とを比較する第
１の比較器と、上記第２のダイオードの順方向電圧と基
準電圧とを比較する第２の比較器とで構成し、上記第１
と第２の比較器の比較出力を検出信号とすることによ
り、接地端子ピンがオープンになっていない場合に、ノ
イズ等による影響によって一方の接地端子と他方の接地
端子間に電位差が生じても、上記基準電圧の値の設定に
よってノイズ等による影響を除去して検出感度を高める
ことによって外部回路の電圧駆動型電力制御素子を誤っ
て動作するのを防止でき、また、各比較器の基準電圧を
個別に独立して設定でき、検出感度の調整を行うことを
可能にする。
端子にアノードが接続されると共に他方の接地端子にカ
ソードが接続された第１のダイオードと、上記他方の接
地端子にアノードが接続されると共に上記一方の接地端
子にカソードが接続された第２のダイオードと、上記第
１のダイオードの順方向電圧と基準電圧とを比較する第
１の比較器と、上記第２のダイオードの順方向電圧と基
準電圧とを比較する第２の比較器とで構成し、上記第１
と第２の比較器の比較出力を検出信号とすることによ
り、接地端子ピンがオープンになっていない場合に、ノ
イズ等による影響によって一方の接地端子と他方の接地
端子間に電位差が生じても、上記基準電圧の値の設定に
よってノイズ等による影響を除去して検出感度を高める
ことによって外部回路の電圧駆動型電力制御素子を誤っ
て動作するのを防止でき、また、各比較器の基準電圧を
個別に独立して設定でき、検出感度の調整を行うことを
可能にする。
【００１９】また、上記消費電流検出部による検出信号
に基づいて上記第１または第２の接地端子のいずれかが
オープンしているという異常状態を外部へ伝達する制御
ロジック部を備えることにより、自己診断を可能にす
る。
に基づいて上記第１または第２の接地端子のいずれかが
オープンしているという異常状態を外部へ伝達する制御
ロジック部を備えることにより、自己診断を可能にす
る。
【００２０】さらに、上記制御ロジック部により、上記
消費電流検出部による検出信号に基づいて上記駆動制御
信号をオフ制御することにより、外部回路の電圧駆動型
電力制御素子の暴走を防ぎ、安全性を確保する。
消費電流検出部による検出信号に基づいて上記駆動制御
信号をオフ制御することにより、外部回路の電圧駆動型
電力制御素子の暴走を防ぎ、安全性を確保する。
【００２１】
【実施例】以下、この発明を図示実施例に基づいて説明
する。 実施例１．図１は実施例１に係る周辺回路を含む半導体
集積回路を示す構成図である。図１において、１１と１
２は半導体集積回路の機能ブロックを２つに分けて示す
もので、制御ロジック部と昇圧回路を内蔵するプリドラ
イバ部を示し、上記制御ロジック部１１は、電源ＶCCか
ら電源供給されると共に、入力端子ＩＮ１とＩＮ２から
２ビットの動作指令を受けて上記プリドライバ部１２に
制御指令を出力し、上記プリドライバ部１２は、その制
御出力端子がモータＭを可逆運転制御するためのＨブリ
ッジを構成する電圧駆動型電力制御素子としての各パワ
ーＭＯＳＦＥＴＱ１〜Ｑ４の制御端子であるゲートにそ
れぞれ接続されて、上記制御ロジック部１１からの制御
指令に基づいて外部回路の各パワーＭＯＳＦＥＴＱ１〜
Ｑ４をプリドライブする駆動制御信号を出力する。
する。 実施例１．図１は実施例１に係る周辺回路を含む半導体
集積回路を示す構成図である。図１において、１１と１
２は半導体集積回路の機能ブロックを２つに分けて示す
もので、制御ロジック部と昇圧回路を内蔵するプリドラ
イバ部を示し、上記制御ロジック部１１は、電源ＶCCか
ら電源供給されると共に、入力端子ＩＮ１とＩＮ２から
２ビットの動作指令を受けて上記プリドライバ部１２に
制御指令を出力し、上記プリドライバ部１２は、その制
御出力端子がモータＭを可逆運転制御するためのＨブリ
ッジを構成する電圧駆動型電力制御素子としての各パワ
ーＭＯＳＦＥＴＱ１〜Ｑ４の制御端子であるゲートにそ
れぞれ接続されて、上記制御ロジック部１１からの制御
指令に基づいて外部回路の各パワーＭＯＳＦＥＴＱ１〜
Ｑ４をプリドライブする駆動制御信号を出力する。
【００２２】また、ＧＮＤ１とＧＮＤ２は半導体集積回
路の接地端子を２つに分割してなる第１と第２の接地端
子を示し、ここで、上記制御ロジック部１１は電源ＶCC
から第１の接地端子ＧＮＤ１に消費電流が流れるように
なされ、また、上記プリドライバ部１２は電源ＶCCから
第２の接地端子ＧＮＤ２に消費電流が流れるようになさ
れている。すなわち、常時、１つのブロック内で電源か
ら接地端子への消費電流が流れるようになされている。
そして、上記接地端子ＧＮＤ１とＧＮＤ２のピンは半導
体集積回路の外部で短絡接続される。
路の接地端子を２つに分割してなる第１と第２の接地端
子を示し、ここで、上記制御ロジック部１１は電源ＶCC
から第１の接地端子ＧＮＤ１に消費電流が流れるように
なされ、また、上記プリドライバ部１２は電源ＶCCから
第２の接地端子ＧＮＤ２に消費電流が流れるようになさ
れている。すなわち、常時、１つのブロック内で電源か
ら接地端子への消費電流が流れるようになされている。
そして、上記接地端子ＧＮＤ１とＧＮＤ２のピンは半導
体集積回路の外部で短絡接続される。
【００２３】また、１３は上記第１と第２の接地端子Ｇ
ＮＤ１とＧＮＤ２間で消費電流が流れるのを検出し、か
つ接地端子の電位を外部回路の各パワーＭＯＳＦＥＴＱ
１〜Ｑ４の駆動制御電位以下にクランプする消費電流検
出部を示し、接地端子のピンがオープンになっても、外
部回路の各パワーＭＯＳＦＥＴＱ１〜Ｑ４に貫通電流を
流すことなく、また、その破壊を防ぐようになされてい
る。
ＮＤ１とＧＮＤ２間で消費電流が流れるのを検出し、か
つ接地端子の電位を外部回路の各パワーＭＯＳＦＥＴＱ
１〜Ｑ４の駆動制御電位以下にクランプする消費電流検
出部を示し、接地端子のピンがオープンになっても、外
部回路の各パワーＭＯＳＦＥＴＱ１〜Ｑ４に貫通電流を
流すことなく、また、その破壊を防ぐようになされてい
る。
【００２４】ここで、上記消費電流検出部１３は、第１
の接地端子ＧＮＤ１にベースが接続されると共に第２の
接地端子ＧＮＤ２にエミッタが接続された第１のＮＰＮ
トランジスタ１３ａと、第２の接地端子ＧＮＤ２にベー
スが接続されると共に第１の接地端子ＧＮＤ１にエミッ
タが接続された第２のＮＰＮトランジスタ１３ｂとで構
成され、第１の接地端子ＧＮＤ１または第２の接地端子
ＧＮＤ２がオープンになっても、これら接地端子はトラ
ンジスタのベースーエミッタ間電圧ＶBE（約０．７Ｖ）
以上は上がらないので、外部回路のパワーＭＯＳＦＥＴ
Ｑ１〜Ｑ４がオンすることがないようになされている。
すなわち、接地端子の電位を外部回路のパワーＭＯＳＦ
ＥＴＱ１〜Ｑ４の駆動制御電位以下にクランプするよう
になされている。
の接地端子ＧＮＤ１にベースが接続されると共に第２の
接地端子ＧＮＤ２にエミッタが接続された第１のＮＰＮ
トランジスタ１３ａと、第２の接地端子ＧＮＤ２にベー
スが接続されると共に第１の接地端子ＧＮＤ１にエミッ
タが接続された第２のＮＰＮトランジスタ１３ｂとで構
成され、第１の接地端子ＧＮＤ１または第２の接地端子
ＧＮＤ２がオープンになっても、これら接地端子はトラ
ンジスタのベースーエミッタ間電圧ＶBE（約０．７Ｖ）
以上は上がらないので、外部回路のパワーＭＯＳＦＥＴ
Ｑ１〜Ｑ４がオンすることがないようになされている。
すなわち、接地端子の電位を外部回路のパワーＭＯＳＦ
ＥＴＱ１〜Ｑ４の駆動制御電位以下にクランプするよう
になされている。
【００２５】また、上記第１と第２のＮＰＮトランジス
タのコレクタ信号を検出信号として上記制御ロジック部
１１に出力するようになされ、該制御ロジック部１１
は、第１または第２のＮＰＮトランジスタ１３ａまたは
１３ｂのいずれかのコレクタ信号を検出信号として入力
した時にはすべてのパワーＭＯＳＦＥＴＱ１〜Ｑ４をオ
フすべき制御指令をプリドライバ部１２に出力するよう
になされており、上記制御ロジック部１１により、上記
消費電流検出部１３による検出信号に基づいて外部回路
のパワーＭＯＳＦＥＴＱ１〜Ｑ４への駆動制御信号をオ
フ制御することにより、パワーＭＯＳＦＥＴＱ１〜Ｑ４
の暴走を防ぎ、安全性を確保するようになされている。
タのコレクタ信号を検出信号として上記制御ロジック部
１１に出力するようになされ、該制御ロジック部１１
は、第１または第２のＮＰＮトランジスタ１３ａまたは
１３ｂのいずれかのコレクタ信号を検出信号として入力
した時にはすべてのパワーＭＯＳＦＥＴＱ１〜Ｑ４をオ
フすべき制御指令をプリドライバ部１２に出力するよう
になされており、上記制御ロジック部１１により、上記
消費電流検出部１３による検出信号に基づいて外部回路
のパワーＭＯＳＦＥＴＱ１〜Ｑ４への駆動制御信号をオ
フ制御することにより、パワーＭＯＳＦＥＴＱ１〜Ｑ４
の暴走を防ぎ、安全性を確保するようになされている。
【００２６】さらに、図１の構成において、Ｒ１〜Ｒ４
は抵抗、Ｇ１〜Ｇ４は上記パワーＭＯＳＦＥＴＱ１〜Ｑ
４の制御端子に接続されて駆動制御信号を出力する半導
体集積回路の制御出力端子、ＰはパワーＭＯＳＦＥＴＱ
１〜Ｑ４の駆動電源ＶCCに接続された半導体集積回路の
電源端子、ＧＮＤ１とＧＮＤ２は半導体集積回路の第１
と第２の接地端子、ＰＧＮＤは外部回路の接地端子、Ｉ
Ｎ１とＩＮ２は半導体集積回路の入力端子を示す。
は抵抗、Ｇ１〜Ｇ４は上記パワーＭＯＳＦＥＴＱ１〜Ｑ
４の制御端子に接続されて駆動制御信号を出力する半導
体集積回路の制御出力端子、ＰはパワーＭＯＳＦＥＴＱ
１〜Ｑ４の駆動電源ＶCCに接続された半導体集積回路の
電源端子、ＧＮＤ１とＧＮＤ２は半導体集積回路の第１
と第２の接地端子、ＰＧＮＤは外部回路の接地端子、Ｉ
Ｎ１とＩＮ２は半導体集積回路の入力端子を示す。
【００２７】ここで、上記制御ロジック部１１は該入力
端子ＩＮ１とＩＮ２から２ビットの動作指令を受けてプ
リドライバ部１２に制御指令を出力するが、このとき、
入力端子ＩＮ１とＩＮ２からの２ビットの動作指令とし
ては、例えばモータＭの正転運転制御時は「Ｈ、Ｌ」、
反転運転制御時は「Ｌ、Ｈ」、ブレーキ制御時は「Ｈ、
Ｈ」、停止制御時は「Ｌ、Ｌ」で与えられ、この２ビッ
トの動作指令が制御ロジック部１１に入力されることに
より、この動作指令に応じた制御指令を上記プリドライ
バ部１２に出力し、上記プリドライバ部１２は、その制
御指令に基づいて半導体集積回路の制御出力端子Ｇ１〜
Ｇ４からの出力を制御することにより、外部回路の各パ
ワーＭＯＳＦＥＴＱ１〜Ｑ４をプリドライブする。
端子ＩＮ１とＩＮ２から２ビットの動作指令を受けてプ
リドライバ部１２に制御指令を出力するが、このとき、
入力端子ＩＮ１とＩＮ２からの２ビットの動作指令とし
ては、例えばモータＭの正転運転制御時は「Ｈ、Ｌ」、
反転運転制御時は「Ｌ、Ｈ」、ブレーキ制御時は「Ｈ、
Ｈ」、停止制御時は「Ｌ、Ｌ」で与えられ、この２ビッ
トの動作指令が制御ロジック部１１に入力されることに
より、この動作指令に応じた制御指令を上記プリドライ
バ部１２に出力し、上記プリドライバ部１２は、その制
御指令に基づいて半導体集積回路の制御出力端子Ｇ１〜
Ｇ４からの出力を制御することにより、外部回路の各パ
ワーＭＯＳＦＥＴＱ１〜Ｑ４をプリドライブする。
【００２８】すなわち、上記プリドライバ部１２は、例
えば外部回路のパワーＭＯＳＦＥＴＱ１とＱ４をオン、
パワーＭＯＳＦＥＴＱ２とＱ３をオフ制御してモータＭ
を正転運転制御し、パワーＭＯＳＦＥＴＱ２とＱ３をオ
ン、パワーＭＯＳＦＥＴＱ１とＱ４をオフ制御してモー
タＭを反転運転制御し、パワーＭＯＳＦＥＴＱ３とＱ４
をオン、パワーＭＯＳＦＥＴＱ１とＱ２をオフ制御して
モータＭでなる負荷両端を短絡させて例えばコイルに蓄
積エネルギーを消費させるようにして電磁ブレーキをか
け、全てのパワーＭＯＳＦＥＴＱ１〜Ｑ４をオフ制御し
てモータＭを停止制御する。
えば外部回路のパワーＭＯＳＦＥＴＱ１とＱ４をオン、
パワーＭＯＳＦＥＴＱ２とＱ３をオフ制御してモータＭ
を正転運転制御し、パワーＭＯＳＦＥＴＱ２とＱ３をオ
ン、パワーＭＯＳＦＥＴＱ１とＱ４をオフ制御してモー
タＭを反転運転制御し、パワーＭＯＳＦＥＴＱ３とＱ４
をオン、パワーＭＯＳＦＥＴＱ１とＱ２をオフ制御して
モータＭでなる負荷両端を短絡させて例えばコイルに蓄
積エネルギーを消費させるようにして電磁ブレーキをか
け、全てのパワーＭＯＳＦＥＴＱ１〜Ｑ４をオフ制御し
てモータＭを停止制御する。
【００２９】ところで、図１に示す構成においては、半
導体集積回路の機能ブロックを、制御ロジック部１１と
プリドライバ部１２に分割し、かつこれに対応して接地
端子も第１と第２の接地端子ＧＮＤ１とＧＮＤ２に分割
し、第１と第２の接地端子ＧＮＤ１とＧＮＤ２を半導体
集積回路の外部で短絡接続するようにしているが、ここ
で、機能ブロックを分割する際の注意点は、常時、分割
された各機能ブロック内で電源ＶCCから各接地端子ＧＮ
Ｄ１またはＧＮＤ２への消費電流が流れるようにするこ
とである。これは、接地端子ＧＮＤ１またはＧＮＤ２の
いずれかがオープンになった場合に、これを検出する消
費電流検出部１３のトランジスタ１３ａまたは１３ｂを
必ずオンさせるためである。
導体集積回路の機能ブロックを、制御ロジック部１１と
プリドライバ部１２に分割し、かつこれに対応して接地
端子も第１と第２の接地端子ＧＮＤ１とＧＮＤ２に分割
し、第１と第２の接地端子ＧＮＤ１とＧＮＤ２を半導体
集積回路の外部で短絡接続するようにしているが、ここ
で、機能ブロックを分割する際の注意点は、常時、分割
された各機能ブロック内で電源ＶCCから各接地端子ＧＮ
Ｄ１またはＧＮＤ２への消費電流が流れるようにするこ
とである。これは、接地端子ＧＮＤ１またはＧＮＤ２の
いずれかがオープンになった場合に、これを検出する消
費電流検出部１３のトランジスタ１３ａまたは１３ｂを
必ずオンさせるためである。
【００３０】また、一般によくＰサブストレートは電位
が浮くのを防止するため、チップ内で接地端子にショー
トさせるが、この実施例１では、Ｐサブストレートに
は、どちらか一方の接地端子ＧＮＤ１またはＧＮＤ２の
みしか接続してはならない。これは、片側の接地端子Ｇ
ＮＤ１またはＧＮＤ２がオープンになっても、Ｐサブス
トレートで接地端子ＧＮＤ１及びＧＮＤ２がショートさ
れていると、オープンになった接地端子の電位が浮かな
いためである。
が浮くのを防止するため、チップ内で接地端子にショー
トさせるが、この実施例１では、Ｐサブストレートに
は、どちらか一方の接地端子ＧＮＤ１またはＧＮＤ２の
みしか接続してはならない。これは、片側の接地端子Ｇ
ＮＤ１またはＧＮＤ２がオープンになっても、Ｐサブス
トレートで接地端子ＧＮＤ１及びＧＮＤ２がショートさ
れていると、オープンになった接地端子の電位が浮かな
いためである。
【００３１】例えば、第１の接地端子ＧＮＤ１がオープ
ンになると、制御ロジック部１１の消費電流ＩCC1 はＮ
ＰＮトランジスタ１３ａのベースからエミッタ、すなわ
ち第２の接地端子ＧＮＤ２へ流れ、ＮＰＮトランジスタ
１３ａがオンする。このＮＰＮトランジスタ１３ａのコ
レクタ信号を制御ロジック部１１に検出信号として出力
することで、第１のＮＰＮトランジスタ１３ａがオンす
ると、すべてのパワーＭＯＳＦＥＴＱ１〜Ｑ４がオフと
なる様にロジックを構成するのである。
ンになると、制御ロジック部１１の消費電流ＩCC1 はＮ
ＰＮトランジスタ１３ａのベースからエミッタ、すなわ
ち第２の接地端子ＧＮＤ２へ流れ、ＮＰＮトランジスタ
１３ａがオンする。このＮＰＮトランジスタ１３ａのコ
レクタ信号を制御ロジック部１１に検出信号として出力
することで、第１のＮＰＮトランジスタ１３ａがオンす
ると、すべてのパワーＭＯＳＦＥＴＱ１〜Ｑ４がオフと
なる様にロジックを構成するのである。
【００３２】このようにすることで、第１の接地端子Ｇ
ＮＤ１がオープンになっても、第１の接地端子ＧＮＤ１
は第２の接地端子ＧＮＤ２に対し、ベースーエミッタ間
電圧ＶBE（約０．７Ｖ）程度電位が浮くだけで、機能ブ
ロックとしても正常動作が維持でき、制御ロジック部１
１により制御出力端子Ｇ１〜Ｇ４をすべてＬにし、パワ
ーＭＯＳＦＥＴＱ１〜Ｑ４をオフにできる。なお、正常
時は、ＮＰＮトランジスタ１３ａと１３ｂのベース−エ
ミッタ間電圧ＶBEは０Ｖのため、それらのコレクタは共
にハイインピーダンスである。
ＮＤ１がオープンになっても、第１の接地端子ＧＮＤ１
は第２の接地端子ＧＮＤ２に対し、ベースーエミッタ間
電圧ＶBE（約０．７Ｖ）程度電位が浮くだけで、機能ブ
ロックとしても正常動作が維持でき、制御ロジック部１
１により制御出力端子Ｇ１〜Ｇ４をすべてＬにし、パワ
ーＭＯＳＦＥＴＱ１〜Ｑ４をオフにできる。なお、正常
時は、ＮＰＮトランジスタ１３ａと１３ｂのベース−エ
ミッタ間電圧ＶBEは０Ｖのため、それらのコレクタは共
にハイインピーダンスである。
【００３３】次に、第２の接地端子ＧＮＤ２がオープン
になった場合だが、第１の接地端子ＧＮＤ１のオープン
時と同様に、第２のＮＰＮトランジスタ１３ｂがオン
し、制御出力端子Ｇ１〜Ｇ４をすべてＬにできる。な
お、接地端子ＧＮＤ１とＧＮＤ２が同時にオープンにな
った場合は、従来と同様になり、制御出力端子Ｇ１〜Ｇ
４がすべてＨになり、パワーＭＯＳＦＥＴＱ１〜Ｑ４が
貫通してしまうが、第１と第２の接地端子ＧＮＤ１とＧ
ＮＤ２が同時にオープンになる場合はリードの半田付け
不良を想定でき、リードの半田付け不良という意味では
第１と第２の接地端子ＧＮＤ１とＧＮＤ２が同時にオー
プンになる可能性は極めて少ない。また、その可能性を
少なくするために、第１のと第２の接地端子ＧＮＤ１と
ＧＮＤ２は、図２に示すように、隣同士のピン配置は避
け、例えば図３に示すように、対向配置する等なるべく
離す方がよい。
になった場合だが、第１の接地端子ＧＮＤ１のオープン
時と同様に、第２のＮＰＮトランジスタ１３ｂがオン
し、制御出力端子Ｇ１〜Ｇ４をすべてＬにできる。な
お、接地端子ＧＮＤ１とＧＮＤ２が同時にオープンにな
った場合は、従来と同様になり、制御出力端子Ｇ１〜Ｇ
４がすべてＨになり、パワーＭＯＳＦＥＴＱ１〜Ｑ４が
貫通してしまうが、第１と第２の接地端子ＧＮＤ１とＧ
ＮＤ２が同時にオープンになる場合はリードの半田付け
不良を想定でき、リードの半田付け不良という意味では
第１と第２の接地端子ＧＮＤ１とＧＮＤ２が同時にオー
プンになる可能性は極めて少ない。また、その可能性を
少なくするために、第１のと第２の接地端子ＧＮＤ１と
ＧＮＤ２は、図２に示すように、隣同士のピン配置は避
け、例えば図３に示すように、対向配置する等なるべく
離す方がよい。
【００３４】但し、プリント基板に組立後、プリント基
板のコネクタの半導体集積回路などの小信号系とパワー
ＭＯＳＦＥＴの接地端子は別であることが多く、この場
合、半導体集積回路用の接地端子のみコネクタで接触不
良やオープンとなる可能性もあるが、その場合は従来と
同様になってしまうので、システム側としてプリント基
板のコネクタの半導体集積回路系の接地端子に、メイン
リレーのリレードライバー素子の接地端子をつないでお
くと、パワーＭＯＳＦＥＴがオンしてもメインリレーが
切れているので、大電流が流れることはない。すなわ
ち、フエールセーフとして、電源と高電源側（ハイサイ
ド）のパワーＭＯＳＦＥＴのドレイン間にリレーを付け
ている場合が多い。また、プリント基板側の接地端子が
１つの場合は、オープンになってもパワーＭＯＳＦＥＴ
の接地端子もオープンなので大電流は流れない。なお、
上記実施例１では、外部回路としてパワーＭＯＳＦＥＴ
の構成をＨブリッジで説明するが、ハーフブリッジや三
相フルブリッジでも同様であることは言うまでもない。
板のコネクタの半導体集積回路などの小信号系とパワー
ＭＯＳＦＥＴの接地端子は別であることが多く、この場
合、半導体集積回路用の接地端子のみコネクタで接触不
良やオープンとなる可能性もあるが、その場合は従来と
同様になってしまうので、システム側としてプリント基
板のコネクタの半導体集積回路系の接地端子に、メイン
リレーのリレードライバー素子の接地端子をつないでお
くと、パワーＭＯＳＦＥＴがオンしてもメインリレーが
切れているので、大電流が流れることはない。すなわ
ち、フエールセーフとして、電源と高電源側（ハイサイ
ド）のパワーＭＯＳＦＥＴのドレイン間にリレーを付け
ている場合が多い。また、プリント基板側の接地端子が
１つの場合は、オープンになってもパワーＭＯＳＦＥＴ
の接地端子もオープンなので大電流は流れない。なお、
上記実施例１では、外部回路としてパワーＭＯＳＦＥＴ
の構成をＨブリッジで説明するが、ハーフブリッジや三
相フルブリッジでも同様であることは言うまでもない。
【００３５】以上のように、上記実施例１によれば、接
地端子を２つに分け外部で接続すると共に、第１の接地
端子ＧＮＤ１と第２の接地端子ＧＮＤ２との間で消費電
流が流れるのを検出し、かつ接地端子の電位を外部回路
のパワーＭＯＳＦＥＴの駆動制御電位以下にクランプす
る消費電流検出部１３を備えることにより、接地端子ピ
ンがオープンになっても、外部回路のパワーＭＯＳＦＥ
Ｔに貫通電流を流すことなく、また、その破壊を防ぐこ
とができる。
地端子を２つに分け外部で接続すると共に、第１の接地
端子ＧＮＤ１と第２の接地端子ＧＮＤ２との間で消費電
流が流れるのを検出し、かつ接地端子の電位を外部回路
のパワーＭＯＳＦＥＴの駆動制御電位以下にクランプす
る消費電流検出部１３を備えることにより、接地端子ピ
ンがオープンになっても、外部回路のパワーＭＯＳＦＥ
Ｔに貫通電流を流すことなく、また、その破壊を防ぐこ
とができる。
【００３６】また、上記消費電流検出部１３を、第１の
接地端子ＧＮＤ１にベースが接続されると共に第２の接
地端子ＧＮＤ２にエミッタが接続された第１のＮＰＮト
ランジスタ１３ａと、上記第２の接地端子ＧＮＤ２にベ
ースが接続されると共に上記第１の接地端子ＧＮＤ１に
エミッタが接続された第２のＮＰＮトランジスタ１３ｂ
とで構成したので、第１の接地端子ＧＮＤ１または第２
の接地端子ＧＮＤ２がオープンになっても、半導体集積
回路の接地端子の電位はトランジスタのベースーエミッ
タ間電圧以上には上がらなく、外部回路のパワーＭＯＳ
ＦＥＴＱ１〜Ｑ４の駆動制御電位以下にクランプするこ
とができ、パワーＭＯＳＦＥＴＱ１〜Ｑ４がオンするの
を阻止することができると共に、トランジスタ２石の追
加のみによって、素子数の増加による大幅なチップサイ
ズのアップもなく、安価な半導体集積回路が得られる。
接地端子ＧＮＤ１にベースが接続されると共に第２の接
地端子ＧＮＤ２にエミッタが接続された第１のＮＰＮト
ランジスタ１３ａと、上記第２の接地端子ＧＮＤ２にベ
ースが接続されると共に上記第１の接地端子ＧＮＤ１に
エミッタが接続された第２のＮＰＮトランジスタ１３ｂ
とで構成したので、第１の接地端子ＧＮＤ１または第２
の接地端子ＧＮＤ２がオープンになっても、半導体集積
回路の接地端子の電位はトランジスタのベースーエミッ
タ間電圧以上には上がらなく、外部回路のパワーＭＯＳ
ＦＥＴＱ１〜Ｑ４の駆動制御電位以下にクランプするこ
とができ、パワーＭＯＳＦＥＴＱ１〜Ｑ４がオンするの
を阻止することができると共に、トランジスタ２石の追
加のみによって、素子数の増加による大幅なチップサイ
ズのアップもなく、安価な半導体集積回路が得られる。
【００３７】さらに、上記第１と第２のＮＰＮトランジ
スタ１３ａと１３ｂのコレクタ信号を検出信号として制
御ロジック部１１に与え外部回路のパワーＭＯＳＦＥＴ
Ｑ１〜Ｑ４をオフ制御するようにしたので、検出部によ
る検出信号に基づいて上記駆動制御信号をオフ制御する
ことにより、外部回路のパワーＭＯＳＦＥＴＱ１〜Ｑ４
の暴走を確実に防ぎ、安全性を確保することができる。
スタ１３ａと１３ｂのコレクタ信号を検出信号として制
御ロジック部１１に与え外部回路のパワーＭＯＳＦＥＴ
Ｑ１〜Ｑ４をオフ制御するようにしたので、検出部によ
る検出信号に基づいて上記駆動制御信号をオフ制御する
ことにより、外部回路のパワーＭＯＳＦＥＴＱ１〜Ｑ４
の暴走を確実に防ぎ、安全性を確保することができる。
【００３８】実施例２．次に、図４は実施例２に係る周
辺回路を含む半導体集積回路を示す構成図である。図４
において、図１に示す実施例１と同一符号は同一部分を
示し、その説明は省略する。新たな構成として、１４は
抵抗Ｒ５〜Ｒ７を介してパワーＭＯＳＦＥＴＱ１〜Ｑ４
にある設定値以上の過電流が流れるのを検出する過電流
検出部、１５は消費電流検出部１３のＮＰＮトランジス
タ１３ａ及び１３ｂのコレクタ信号と上記過電流検出部
１４の検出信号との論理積を得てその出力を制御ロジッ
ク部１１に与えるアンド回路、１６は制御ロジック部１
１の出力に基づいてベース駆動制御されて自己診断端子
Ｄから出力を送出するＮＰＮトランジスタ、１７は半導
体集積回路の入力端子ＩＮ１とＩＮ２に２ビットの動作
指令を与えて接地端子ＧＮＤ１またはＧＮＤ２のオープ
ン時の自己診断端子Ｄからの出力に基づいて自己診断を
行うようになされたマイクロコンピュータである。
辺回路を含む半導体集積回路を示す構成図である。図４
において、図１に示す実施例１と同一符号は同一部分を
示し、その説明は省略する。新たな構成として、１４は
抵抗Ｒ５〜Ｒ７を介してパワーＭＯＳＦＥＴＱ１〜Ｑ４
にある設定値以上の過電流が流れるのを検出する過電流
検出部、１５は消費電流検出部１３のＮＰＮトランジス
タ１３ａ及び１３ｂのコレクタ信号と上記過電流検出部
１４の検出信号との論理積を得てその出力を制御ロジッ
ク部１１に与えるアンド回路、１６は制御ロジック部１
１の出力に基づいてベース駆動制御されて自己診断端子
Ｄから出力を送出するＮＰＮトランジスタ、１７は半導
体集積回路の入力端子ＩＮ１とＩＮ２に２ビットの動作
指令を与えて接地端子ＧＮＤ１またはＧＮＤ２のオープ
ン時の自己診断端子Ｄからの出力に基づいて自己診断を
行うようになされたマイクロコンピュータである。
【００３９】すなわち、この実施例２は、図１に示す実
施例１に対し、上記制御ロジック部１１により、接地端
子ＧＮＤ１またはＧＮＤ２のオープン時、制御出力端子
Ｇ１〜Ｇ４をＬにするだけではなく、外部のマイクロコ
ンピュータ１７に異常を知らせる機能を持たせたもの
で、元々半導体集積回路の機能に備えられた過電流保護
の機能、つまりパワーＭＯＳＦＥＴＱ１〜Ｑ４に流れる
電流をモニターしある設定値以上で出力をオフし、外部
へその異常を伝達する端子を持つなどの機能を利用し、
接地端子ＧＮＤ１またはＧＮＤ２のオープン時にオンす
る消費電流検出部１３のＮＰＮトランジスタ１３ａと１
３ｂの信号を使い、過電流検知時と同じ動作になるよう
にしたものである。
施例１に対し、上記制御ロジック部１１により、接地端
子ＧＮＤ１またはＧＮＤ２のオープン時、制御出力端子
Ｇ１〜Ｇ４をＬにするだけではなく、外部のマイクロコ
ンピュータ１７に異常を知らせる機能を持たせたもの
で、元々半導体集積回路の機能に備えられた過電流保護
の機能、つまりパワーＭＯＳＦＥＴＱ１〜Ｑ４に流れる
電流をモニターしある設定値以上で出力をオフし、外部
へその異常を伝達する端子を持つなどの機能を利用し、
接地端子ＧＮＤ１またはＧＮＤ２のオープン時にオンす
る消費電流検出部１３のＮＰＮトランジスタ１３ａと１
３ｂの信号を使い、過電流検知時と同じ動作になるよう
にしたものである。
【００４０】この図４に示す構成では、パワーＭＯＳＦ
ＥＴＱ１〜Ｑ４にある設定値以上の電流が流れた際、過
電流検出部１４の出力がＬになり、アンド回路１５もＬ
となり、出力端子Ｇ１〜Ｇ４をオフにすると同時に自己
診断端子Ｄの出力を正常時に対し反転させてＬからＨに
するものであるが、消費電流検出部１３のトランジスタ
１３ａと１３ｂのコレクタをアンド回路１５に接続する
ことで、接地端子ＧＮＤ１またはＧＮＤ２のオープン時
にそのコレクタ信号をＬにし、前記機能を実現してお
り、追加素子としてＮＰＮトランジスタ１３ａ、１３ｂ
の２トランジスタだけであり、チップサイズもほとんど
かわらず、ローコストでの実現が可能である。また、接
地端子ＧＮＤ１またはＧＮＤ２のいずれかがオープンし
ているという異常状態を外部へ伝達することにより、自
己診断を可能する。
ＥＴＱ１〜Ｑ４にある設定値以上の電流が流れた際、過
電流検出部１４の出力がＬになり、アンド回路１５もＬ
となり、出力端子Ｇ１〜Ｇ４をオフにすると同時に自己
診断端子Ｄの出力を正常時に対し反転させてＬからＨに
するものであるが、消費電流検出部１３のトランジスタ
１３ａと１３ｂのコレクタをアンド回路１５に接続する
ことで、接地端子ＧＮＤ１またはＧＮＤ２のオープン時
にそのコレクタ信号をＬにし、前記機能を実現してお
り、追加素子としてＮＰＮトランジスタ１３ａ、１３ｂ
の２トランジスタだけであり、チップサイズもほとんど
かわらず、ローコストでの実現が可能である。また、接
地端子ＧＮＤ１またはＧＮＤ２のいずれかがオープンし
ているという異常状態を外部へ伝達することにより、自
己診断を可能する。
【００４１】なお、上述した実施例２において、制御ロ
ジック部１１の構成を、接地端子ＧＮＤ１またはＧＮＤ
２のいずれかのオープン時に、制御出力端子Ｇ１〜Ｇ４
はオフさせず、自己診断端子Ｄのみ反転させるようなロ
ジック構成としてもよい。接地端子ＧＮＤ１またはＧＮ
Ｄ２がオープンになっても、消費電流検出部１３によ
り、接地端子ＧＮＤ２はＶBE（約０．７Ｖ）以上は上が
らなく、パワーＭＯＳＦＥＴＱ１〜Ｑ４の駆動制御電位
以下にクランプするので、パワーＭＯＳＦＥＴＱ１〜Ｑ
４がオンすることはない。
ジック部１１の構成を、接地端子ＧＮＤ１またはＧＮＤ
２のいずれかのオープン時に、制御出力端子Ｇ１〜Ｇ４
はオフさせず、自己診断端子Ｄのみ反転させるようなロ
ジック構成としてもよい。接地端子ＧＮＤ１またはＧＮ
Ｄ２がオープンになっても、消費電流検出部１３によ
り、接地端子ＧＮＤ２はＶBE（約０．７Ｖ）以上は上が
らなく、パワーＭＯＳＦＥＴＱ１〜Ｑ４の駆動制御電位
以下にクランプするので、パワーＭＯＳＦＥＴＱ１〜Ｑ
４がオンすることはない。
【００４２】従って、上記実施例２によれば、制御ロジ
ック部１１を、消費電流検出部１３による検出信号に基
づいて上記第１または第２の接地端子ＧＮＤ１またはＧ
ＮＤ２のいずれかがオープンしているという異常状態を
外部へ伝達するよう構成したので、自己診断を可能にす
ることができる。
ック部１１を、消費電流検出部１３による検出信号に基
づいて上記第１または第２の接地端子ＧＮＤ１またはＧ
ＮＤ２のいずれかがオープンしているという異常状態を
外部へ伝達するよう構成したので、自己診断を可能にす
ることができる。
【００４３】実施例３．次に、図５は実施例３に係る半
導体集積回路を示す構成図で、主に、図１に示す実施例
１の消費電流検出部１３に対応する消費電流検出部２３
の構成を示すものである。この実施例３では、図５に示
すように、第１の接地端子ＧＮＤ１と第２の接地端子Ｇ
ＮＤ２との間で消費電流が流れるのを検出し、かつ接地
端子の電位を外部回路のパワーＭＯＳＦＥＴＱ１〜Ｑ４
の駆動制御電位以下にクランプする消費電流検出部２３
として、第１の接地端子ＧＮＤ１にアノードが接続され
ると共に第２の接地端子ＧＮＤ２にカソードが接続され
た第１のダイオード２３ａと、上記第１の接地端子ＧＮ
Ｄ２にカソードが接続されると共に上記第２の接地端子
にアノードが接続された第２のダイオード２３ｂと、上
記第１のダイオード２３ａの順方向電圧と基準電圧とを
比較する第１の比較器２３ｃと、上記第２のダイオード
２３ｂの順方向電圧と基準電圧とを比較する第２の比較
器２３ｄとで構成されており、上記第１と第２の比較器
２３ａと２３ｂの比較出力を検出信号として制御ロジッ
ク部１１に与えるようにしている。
導体集積回路を示す構成図で、主に、図１に示す実施例
１の消費電流検出部１３に対応する消費電流検出部２３
の構成を示すものである。この実施例３では、図５に示
すように、第１の接地端子ＧＮＤ１と第２の接地端子Ｇ
ＮＤ２との間で消費電流が流れるのを検出し、かつ接地
端子の電位を外部回路のパワーＭＯＳＦＥＴＱ１〜Ｑ４
の駆動制御電位以下にクランプする消費電流検出部２３
として、第１の接地端子ＧＮＤ１にアノードが接続され
ると共に第２の接地端子ＧＮＤ２にカソードが接続され
た第１のダイオード２３ａと、上記第１の接地端子ＧＮ
Ｄ２にカソードが接続されると共に上記第２の接地端子
にアノードが接続された第２のダイオード２３ｂと、上
記第１のダイオード２３ａの順方向電圧と基準電圧とを
比較する第１の比較器２３ｃと、上記第２のダイオード
２３ｂの順方向電圧と基準電圧とを比較する第２の比較
器２３ｄとで構成されており、上記第１と第２の比較器
２３ａと２３ｂの比較出力を検出信号として制御ロジッ
ク部１１に与えるようにしている。
【００４４】すなわち、図５に示す実施例３の消費電流
検出部２３では、図１に示す実施例１の消費電流検出部
１３に対し、トランジスタ１３ａと１３ｂの代わりにダ
イオード２３ａと２３ｂとし、各ダイオードのアノード
側を比較器の比較入力側に接続し、接地端子ＧＮＤ１ま
たはＧＮＤ２のオープン発生時に各比較器２３ｃと２３
ｄの出力が反転するように構成したもので、単に、接地
端子ＧＮＤ１またはＧＮＤ２がオープンになっても、オ
ープンした接地端子がダイオードの順方向電圧ＶF(約
０．７Ｖ）分浮くだけで、電源ＶCC近くまで上がること
はなく、正常動作可能となる。また、各比較器２３ｃと
２３ｄの基準電圧としては、正常時のアノードが０Ｖ、
異常時が約０．７Ｖなので、その間の値として、０．２
〜０．４Ｖ程度に設定することにより、結果としては、
実施例１や２と同じ機能が可能となる。
検出部２３では、図１に示す実施例１の消費電流検出部
１３に対し、トランジスタ１３ａと１３ｂの代わりにダ
イオード２３ａと２３ｂとし、各ダイオードのアノード
側を比較器の比較入力側に接続し、接地端子ＧＮＤ１ま
たはＧＮＤ２のオープン発生時に各比較器２３ｃと２３
ｄの出力が反転するように構成したもので、単に、接地
端子ＧＮＤ１またはＧＮＤ２がオープンになっても、オ
ープンした接地端子がダイオードの順方向電圧ＶF(約
０．７Ｖ）分浮くだけで、電源ＶCC近くまで上がること
はなく、正常動作可能となる。また、各比較器２３ｃと
２３ｄの基準電圧としては、正常時のアノードが０Ｖ、
異常時が約０．７Ｖなので、その間の値として、０．２
〜０．４Ｖ程度に設定することにより、結果としては、
実施例１や２と同じ機能が可能となる。
【００４５】このように消費電流検出部２３を構成する
ことで、接地端子ＧＮＤ１またはＧＮＤ２がオープンに
なっていない場合に、ノイズ等による影響によって一方
の接地端子と他方の接地端子間に電位差が生じても、上
記基準電圧の値の設定によってノイズ等による影響を除
去して検出感度を高めることによって外部回路のパワー
ＭＯＳＦＥＴＱ１〜Ｑ４が誤って動作するのを防止で
き、また、各比較器の基準電圧を個別に独立して設定で
き、検出感度の調整を行うことを可能にする。
ことで、接地端子ＧＮＤ１またはＧＮＤ２がオープンに
なっていない場合に、ノイズ等による影響によって一方
の接地端子と他方の接地端子間に電位差が生じても、上
記基準電圧の値の設定によってノイズ等による影響を除
去して検出感度を高めることによって外部回路のパワー
ＭＯＳＦＥＴＱ１〜Ｑ４が誤って動作するのを防止で
き、また、各比較器の基準電圧を個別に独立して設定で
き、検出感度の調整を行うことを可能にする。
【００４６】なお、上述した各実施例は、電圧駆動型電
力制御素子としてパワーＭＯＳＦＥＴで説明したが、Ｉ
ＧＢＴでも同じ効果が得られる。また、半導体集積回路
の接地端子ＧＮＤは３つ以上にしても同様の構成にすれ
ば同じ効果が得られる。
力制御素子としてパワーＭＯＳＦＥＴで説明したが、Ｉ
ＧＢＴでも同じ効果が得られる。また、半導体集積回路
の接地端子ＧＮＤは３つ以上にしても同様の構成にすれ
ば同じ効果が得られる。
【００４７】
【発明の効果】以上のように、この発明によれば、接地
端子を少なくとも２つに分け外部で接続すると共に、一
方の接地端子と他方の接地端子との間で消費電流が流れ
るのを検出し、かつ上記接地端子ピンの電位を外部回路
の電圧駆動型電力制御素子の駆動制御電位以下にクラン
プする消費電流検出部を備えることにより、接地端子ピ
ンがオープンになっても、外部回路の電圧駆動型電力制
御素子に貫通電流を流すことなく、また、その破壊を防
ぐことができる。
端子を少なくとも２つに分け外部で接続すると共に、一
方の接地端子と他方の接地端子との間で消費電流が流れ
るのを検出し、かつ上記接地端子ピンの電位を外部回路
の電圧駆動型電力制御素子の駆動制御電位以下にクラン
プする消費電流検出部を備えることにより、接地端子ピ
ンがオープンになっても、外部回路の電圧駆動型電力制
御素子に貫通電流を流すことなく、また、その破壊を防
ぐことができる。
【００４８】また、上記消費電流検出部を、一方の接地
端子にベースが接続されると共に他方の接地端子にエミ
ッタが接続された第１のＮＰＮトランジスタと、上記他
方の接地端子にベースが接続されると共に上記一方の接
地端子にエミッタが接続された第２のＮＰＮトランジス
タとで構成し、上記第１と第２のＮＰＮトランジスタの
コレクタ信号を検出信号とすることにより、トランジス
タ２石の追加のみによって、素子数の増加による大幅な
チップサイズのアップもなく、接地端子ピンがオープン
になっても、外部回路の電圧駆動型電力制御素子に貫通
電流を流すことなく、また、その破壊を防ぐことができ
る半導体集積回路が得られる。
端子にベースが接続されると共に他方の接地端子にエミ
ッタが接続された第１のＮＰＮトランジスタと、上記他
方の接地端子にベースが接続されると共に上記一方の接
地端子にエミッタが接続された第２のＮＰＮトランジス
タとで構成し、上記第１と第２のＮＰＮトランジスタの
コレクタ信号を検出信号とすることにより、トランジス
タ２石の追加のみによって、素子数の増加による大幅な
チップサイズのアップもなく、接地端子ピンがオープン
になっても、外部回路の電圧駆動型電力制御素子に貫通
電流を流すことなく、また、その破壊を防ぐことができ
る半導体集積回路が得られる。
【００４９】また、上記消費電流検出部を、一方の接地
端子にアノードが接続されると共に他方の接地端子にカ
ソードが接続された第１のダイオードと、上記他方の接
地端子にアノードが接続されると共に上記一方の接地端
子にカソードが接続された第２のダイオードと、上記第
１のダイオードの順方向電圧と基準電圧とを比較する第
１の比較器と、上記第２のダイオードの順方向電圧と基
準電圧とを比較する第２の比較器とで構成し、上記第１
と第２の比較器の比較出力を検出信号とすることによ
り、接地端子ピンがオープンになっていない場合に、ノ
イズ等による影響によって一方の接地端子と他方の接地
端子間に電位差が生じても、上記基準電圧の値の設定に
よってノイズ等による影響を除去して検出感度を高める
ことによって外部回路の電圧駆動型電力制御素子が誤っ
て動作するのを防止でき、また、各比較器の基準電圧を
個別に独立して設定でき、検出感度の調整を行うことが
できる。
端子にアノードが接続されると共に他方の接地端子にカ
ソードが接続された第１のダイオードと、上記他方の接
地端子にアノードが接続されると共に上記一方の接地端
子にカソードが接続された第２のダイオードと、上記第
１のダイオードの順方向電圧と基準電圧とを比較する第
１の比較器と、上記第２のダイオードの順方向電圧と基
準電圧とを比較する第２の比較器とで構成し、上記第１
と第２の比較器の比較出力を検出信号とすることによ
り、接地端子ピンがオープンになっていない場合に、ノ
イズ等による影響によって一方の接地端子と他方の接地
端子間に電位差が生じても、上記基準電圧の値の設定に
よってノイズ等による影響を除去して検出感度を高める
ことによって外部回路の電圧駆動型電力制御素子が誤っ
て動作するのを防止でき、また、各比較器の基準電圧を
個別に独立して設定でき、検出感度の調整を行うことが
できる。
【００５０】また、上記消費電流検出部による検出信号
に基づいて上記第１または第２の接地端子のいずれかが
オープンしているという異常状態を外部へ伝達する制御
ロジック部を備えることにより、自己診断を可能にする
ことができる。
に基づいて上記第１または第２の接地端子のいずれかが
オープンしているという異常状態を外部へ伝達する制御
ロジック部を備えることにより、自己診断を可能にする
ことができる。
【００５１】さらに、上記制御ロジック部により、上記
消費電流検出部による検出信号に基づいて上記駆動制御
信号をオフ制御することにより、外部回路の電圧駆動型
電力制御素子の暴走を防ぎ、安全性を確保することがで
きる。
消費電流検出部による検出信号に基づいて上記駆動制御
信号をオフ制御することにより、外部回路の電圧駆動型
電力制御素子の暴走を防ぎ、安全性を確保することがで
きる。
【図１】 この発明の実施例１に係る半導体集積回路と
その周辺回路を示す構成図である。
その周辺回路を示す構成図である。
【図２】 図１の第１と第２の接地端子ピンの悪い配置
例を示す説明図である。
例を示す説明図である。
【図３】 図１の第１と第２の接地端子ピンの良い配置
例を示す説明図である。
例を示す説明図である。
【図４】 この発明の実施例２に係る半導体集積回路と
その周辺回路を示す構成図である。
その周辺回路を示す構成図である。
【図５】 この発明の実施例３に係る半導体集積回路の
主に検出部を示す構成図である。
主に検出部を示す構成図である。
【図６】 従来の半導体集積回路とその周辺回路を示す
構成図である。
構成図である。
【図７】 バイポーラ半導体集積回路のＮＰＮトランジ
スタの断面構造図である。
スタの断面構造図である。
【図８】 バイポーラ半導体集積回路のＮＰＮトランジ
スタで構成したダイオードと寄生ダイオードの関係を示
す説明図である。
スタで構成したダイオードと寄生ダイオードの関係を示
す説明図である。
【図９】 バイポーラ半導体集積回路のＰＮＰトランジ
スタで構成したダイオードと寄生ダイオードの関係を示
す説明図である。
スタで構成したダイオードと寄生ダイオードの関係を示
す説明図である。
１１ 制御ロジック部、１２ プリドライバ部、１３
消費電流検出部、１３ａ 第１のＮＰＮトランジスタ、
１３ｂ 第２のＮＰＮトランジスタ、１４ 過電流検出
部、１５ アンド回路、１６ ＮＰＮトランジスタ、１
７ マイクロコンピュータ、２３ 消費電流検出部、２
３ａ 第１のダイオード、２３ｂ 第２のダイオード、
２３ｃ 第１の比較器、２３ｄ 第２の比較器、ＧＮＤ
１ 第１の接地端子、ＧＮＤ２ 第２の接地端子、ＶCC
電源、Ｐ 電源端子、Ｇ１〜Ｇ４ 制御出力端子、Ｉ
Ｎ１、ＩＮ２ 入力端子、Ｄ 自己診断端子、Ｑ１〜Ｑ
４ パワーＭＯＳＦＥＴ、Ｍ モータ。
消費電流検出部、１３ａ 第１のＮＰＮトランジスタ、
１３ｂ 第２のＮＰＮトランジスタ、１４ 過電流検出
部、１５ アンド回路、１６ ＮＰＮトランジスタ、１
７ マイクロコンピュータ、２３ 消費電流検出部、２
３ａ 第１のダイオード、２３ｂ 第２のダイオード、
２３ｃ 第１の比較器、２３ｄ 第２の比較器、ＧＮＤ
１ 第１の接地端子、ＧＮＤ２ 第２の接地端子、ＶCC
電源、Ｐ 電源端子、Ｇ１〜Ｇ４ 制御出力端子、Ｉ
Ｎ１、ＩＮ２ 入力端子、Ｄ 自己診断端子、Ｑ１〜Ｑ
４ パワーＭＯＳＦＥＴ、Ｍ モータ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/687 9184−5Ｋ Ｈ０３Ｋ 17/687 Ｆ
Claims (5)
- 【請求項１】 電圧駆動型電力制御素子の駆動電源に接
続される電源端子、上記電圧駆動型電力制御素子の制御
端子に接続されて駆動制御信号を出力する制御出力端
子、及び接地端子を有し、上記電圧駆動型電力制御素子
を駆動制御する半導体集積回路において、接地端子を少
なくとも２つに分け外部で接続すると共に、一方の接地
端子と他方の接地端子との間で消費電流が流れるのを検
出し、かつ上記接地端子の電位を上記電圧駆動型電力制
御素子の駆動制御電位以下にクランプする消費電流検出
部を備えたことを特徴とする半導体集積回路。 - 【請求項２】 上記消費電流検出部は、一方の接地端子
にベースが接続されると共に他方の接地端子にエミッタ
が接続された第１のＮＰＮトランジスタと、上記他方の
接地端子にベースが接続されると共に上記一方の接地端
子にエミッタが接続された第２のＮＰＮトランジスタと
でなり、上記第１と第２のＮＰＮトランジスタのコレク
タ信号を検出信号とすることを特徴とする請求項１記載
の半導体集積回路。 - 【請求項３】 上記消費電流検出部は、一方の接地端子
にアノードが接続されると共に他方の接地端子にカソー
ドが接続された第１のダイオードと、上記他方の接地端
子にアノードが接続されると共に上記一方の接地端子に
カソードが接続された第２のダイオードと、上記第１の
ダイオードの順方向電圧と基準電圧とを比較する第１の
比較器と、上記第２のダイオードの順方向電圧と基準電
圧とを比較する第２の比較器とでなり、上記第１と第２
の比較器の比較出力を検出信号とすることを特徴とする
請求項１記載の半導体集積回路。 - 【請求項４】 上記消費電流検出部による検出信号に基
づいて上記第１または第２の接地端子のいずれかがオー
プンしているという異常状態を外部へ伝達する制御ロジ
ック部を備えたことを特徴とする請求項１ないし３のい
ずれかに記載の半導体集積回路。 - 【請求項５】 上記制御ロジック部は、上記消費電流検
出部による検出信号に基づいて上記駆動制御信号をオフ
制御することを特徴とする請求項４記載の半導体集積回
路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6216226A JPH0883909A (ja) | 1994-09-09 | 1994-09-09 | 半導体集積回路 |
| US08/402,719 US5483404A (en) | 1994-09-09 | 1995-03-13 | Semiconductor integrated circuit |
| KR1019950029435A KR0177539B1 (ko) | 1994-09-09 | 1995-09-07 | 반도체 집적회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6216226A JPH0883909A (ja) | 1994-09-09 | 1994-09-09 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0883909A true JPH0883909A (ja) | 1996-03-26 |
Family
ID=16685260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6216226A Pending JPH0883909A (ja) | 1994-09-09 | 1994-09-09 | 半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5483404A (ja) |
| JP (1) | JPH0883909A (ja) |
| KR (1) | KR0177539B1 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009162745A (ja) * | 2007-12-31 | 2009-07-23 | Korea Inst Of Geoscience & Mineral Resources | 電気比抵抗探査送信電極自動配電制御装置及び方法 |
| JP2010183168A (ja) * | 2009-02-03 | 2010-08-19 | Seiko Epson Corp | 集積回路装置、及び電子機器 |
| KR20150057633A (ko) * | 2013-11-20 | 2015-05-28 | 현대모비스 주식회사 | 차량용 모터 구동 회로 |
| CN105162442A (zh) * | 2015-10-08 | 2015-12-16 | 重庆中科芯亿达电子有限公司 | 一种功率管驱动集成电路 |
| WO2019111734A1 (ja) * | 2017-12-06 | 2019-06-13 | 住友電装株式会社 | 負荷駆動回路 |
| US11081884B2 (en) | 2019-07-16 | 2021-08-03 | Fuji Electric Co., Ltd. | Semiconductor device |
| WO2022065150A1 (ja) * | 2020-09-24 | 2022-03-31 | ローム株式会社 | 信号伝達装置、電子機器、車両 |
| US11329643B2 (en) | 2019-09-06 | 2022-05-10 | Fuji Electric Co., Ltd. | Driver circuit and semiconductor device |
| US11502676B2 (en) | 2019-09-06 | 2022-11-15 | Fuji Electric Co., Ltd. | Driver circuit and semiconductor device |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5773991A (en) * | 1995-05-02 | 1998-06-30 | Texas Instruments Incorporated | Motor current sense circuit using H bridge circuits |
| US5744922A (en) * | 1996-09-16 | 1998-04-28 | Xerox Corporation | Current regulator |
| JP3008924B2 (ja) | 1998-04-10 | 2000-02-14 | 富士電機株式会社 | パワー素子のドライブ回路 |
| US6259305B1 (en) * | 1999-02-25 | 2001-07-10 | Stmicroelectronics, Inc. | Method and apparatus to drive the coil of a magnetic write head |
| US6489779B1 (en) | 2000-06-06 | 2002-12-03 | Mitsubishi Electric And Electronics, U.S.A., Inc | System and method for terminal short detection |
| ITTO20030505A1 (it) * | 2003-07-01 | 2005-01-02 | Btm S R L | Circuito di pilotaggio di un carico, in particolare di |
| JP6384201B2 (ja) * | 2014-08-28 | 2018-09-05 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
| FR3096519B1 (fr) * | 2019-05-22 | 2022-08-05 | Psa Automobiles Sa | Dispositif de gestion de masse dans une architecture bi-réseau |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4649454A (en) * | 1984-10-09 | 1987-03-10 | Winterton Arvin O | Apparatus and method for detecting an open ground connection |
| JP2746894B2 (ja) * | 1988-01-22 | 1998-05-06 | 株式会社東芝 | 電子機器の電源供給ライン |
-
1994
- 1994-09-09 JP JP6216226A patent/JPH0883909A/ja active Pending
-
1995
- 1995-03-13 US US08/402,719 patent/US5483404A/en not_active Expired - Fee Related
- 1995-09-07 KR KR1019950029435A patent/KR0177539B1/ko not_active IP Right Cessation
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009162745A (ja) * | 2007-12-31 | 2009-07-23 | Korea Inst Of Geoscience & Mineral Resources | 電気比抵抗探査送信電極自動配電制御装置及び方法 |
| JP4714251B2 (ja) * | 2007-12-31 | 2011-06-29 | コリア インスティチュート オブ ジオサイエンス アンド ミネラル リソースズ | 電気比抵抗探査送信電極自動配電制御装置及び方法 |
| JP2010183168A (ja) * | 2009-02-03 | 2010-08-19 | Seiko Epson Corp | 集積回路装置、及び電子機器 |
| JP4670972B2 (ja) * | 2009-02-03 | 2011-04-13 | セイコーエプソン株式会社 | 集積回路装置、及び電子機器 |
| KR20150057633A (ko) * | 2013-11-20 | 2015-05-28 | 현대모비스 주식회사 | 차량용 모터 구동 회로 |
| CN105162442B (zh) * | 2015-10-08 | 2018-12-21 | 重庆中科芯亿达电子有限公司 | 一种功率管驱动集成电路 |
| CN105162442A (zh) * | 2015-10-08 | 2015-12-16 | 重庆中科芯亿达电子有限公司 | 一种功率管驱动集成电路 |
| WO2019111734A1 (ja) * | 2017-12-06 | 2019-06-13 | 住友電装株式会社 | 負荷駆動回路 |
| JP2019103063A (ja) * | 2017-12-06 | 2019-06-24 | 住友電装株式会社 | 負荷駆動回路 |
| US11081884B2 (en) | 2019-07-16 | 2021-08-03 | Fuji Electric Co., Ltd. | Semiconductor device |
| US11329643B2 (en) | 2019-09-06 | 2022-05-10 | Fuji Electric Co., Ltd. | Driver circuit and semiconductor device |
| US11502676B2 (en) | 2019-09-06 | 2022-11-15 | Fuji Electric Co., Ltd. | Driver circuit and semiconductor device |
| WO2022065150A1 (ja) * | 2020-09-24 | 2022-03-31 | ローム株式会社 | 信号伝達装置、電子機器、車両 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5483404A (en) | 1996-01-09 |
| KR960012558A (ko) | 1996-04-20 |
| KR0177539B1 (ko) | 1999-05-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0883909A (ja) | 半導体集積回路 | |
| US5920452A (en) | Circuit and method for protecting from overcurrent conditions and detecting an open electrical load | |
| EP0709961B1 (en) | Method and circuit for controlling and monitoring a load | |
| JP3633522B2 (ja) | 負荷駆動回路 | |
| US20110221481A1 (en) | Gate drive circuit | |
| JPH07245559A (ja) | パワーダウン機能を有する出力バッファ回路 | |
| US11539312B2 (en) | Motor driver and motor driving system | |
| US20040136129A1 (en) | Electric parts drive circuit | |
| JP2885967B2 (ja) | 電気回路装置 | |
| US7369392B2 (en) | Circuit for preventing simultaneous on operations | |
| US11777438B2 (en) | Motor drive device | |
| JP2005277860A (ja) | 負荷駆動装置及び負荷駆動装置の高電圧印加試験方法 | |
| JP3272809B2 (ja) | 半導体集積回路装置 | |
| US6184715B1 (en) | Bus-hold input circuit adapted for receiving input signals with voltage levels higher than the voltage supply thereof | |
| JP4278440B2 (ja) | 電力用半導体装置および該装置に用いられる半導体集積回路装置 | |
| JP2001267898A (ja) | 誘導性負荷駆動回路 | |
| JP2799833B2 (ja) | 電気的負荷の制御装置 | |
| JP2658386B2 (ja) | 過電流検出回路 | |
| JP2007295252A (ja) | 過電圧保護回路 | |
| RU2054787C1 (ru) | Драйвер двигателя | |
| JP2583338Y2 (ja) | 電子回路故障診断装置 | |
| JPH02301802A (ja) | 負荷故障検出回路 | |
| JP2021087310A (ja) | 故障判定回路 | |
| JPH07321627A (ja) | Ｔｔｌ回路 | |
| JPH11142462A (ja) | オープン検出回路 |